JP2006032946A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 自己整列工程を実施しながら、トンネル酸化膜の形成で発生するシニング現象を減少させフローティングゲートの形成でギャップフィルマージンを十分に確保し、簡単な工程の実施で獲得可能である半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、基板１０に形成されたトレンチ１１を埋立し表面の中心部位にはリセスパターン１２ａを有する素子分離膜１２を備える。そして、基板１０の前記素子分離膜１２を除いた部位上に形成されるトンネル酸化膜パターン１４と、前記トンネル酸化膜パターン１４及び前記素子分離膜１２の上に形成され、前記素子分離膜１２を部分的に露出させる第１ゲート電極１８とを備える。また、前記第１ゲート電極１８の表面上と前記素子分離膜１２の表面上に連続的に形成された誘電膜２０、及び前記誘電膜２０を有する結果物上に形成された第３導電物からなる第２ゲート電極２２を備える。
【選択図】 図１
【解決手段】 半導体装置は、基板１０に形成されたトレンチ１１を埋立し表面の中心部位にはリセスパターン１２ａを有する素子分離膜１２を備える。そして、基板１０の前記素子分離膜１２を除いた部位上に形成されるトンネル酸化膜パターン１４と、前記トンネル酸化膜パターン１４及び前記素子分離膜１２の上に形成され、前記素子分離膜１２を部分的に露出させる第１ゲート電極１８とを備える。また、前記第１ゲート電極１８の表面上と前記素子分離膜１２の表面上に連続的に形成された誘電膜２０、及び前記誘電膜２０を有する結果物上に形成された第３導電物からなる第２ゲート電極２２を備える。
【選択図】 図１
Description
本発明は半導体装置及びその製造方法に関し、より詳細には一度データを入力すると時間が経ってもその状態を保持しながら電気的にデータの入出力が可能な半導体装置及びその製造方法に関する。
半導体装置中で、既存のフレッシュメモリ装置の製造では、トレンチを形成した後、前記トレンチを有する結果物上に酸化膜とポリシリコン膜を形成する。そして、パターニングを実施して、前記酸化膜とポリシリコン膜をトンネル酸化膜とフローティングゲートに形成した後、前記フローティングゲート上に誘電膜とコントロールゲートを形成する。
しかし、前記酸化膜とポリシリコン膜のパターニングのためのフォトリソグラフィ工程を実施する際、ミスアラインが頻繁に発生する。特に、７０ｎｍ以下の微細パターンを要求するフレッシュメモリ装置の製造においては、前記ミスアラインがさらに頻繁に発生する。このように前記ミスアラインが発生すると、後続工程を実施するときアクティブ領域が損傷を受ける状況（ｐｉｔｔｉｎｇ）が発生する。
しかし、前記酸化膜とポリシリコン膜のパターニングのためのフォトリソグラフィ工程を実施する際、ミスアラインが頻繁に発生する。特に、７０ｎｍ以下の微細パターンを要求するフレッシュメモリ装置の製造においては、前記ミスアラインがさらに頻繁に発生する。このように前記ミスアラインが発生すると、後続工程を実施するときアクティブ領域が損傷を受ける状況（ｐｉｔｔｉｎｇ）が発生する。
これにより、最近のフレッシュメモリ装置の製造では、フローティングゲートを形成するためのアクティブ領域とトレンチ素子分離膜を形成するためのフィールド領域を同時に画定する自己整列工程（ｓｅｌｆ ａｌｉｇｎｅｄ ｐｒｏｃｅｓｓ）を実施して前記ミスアラインの発生を減少させている。
具体的には、基板上にパッド酸化膜とハードマスク膜を順次に形成した後、パターニングを実施してハードマスク膜パターンとパッド酸化膜パターンを形成する。そして、前記パターニングによって露出された基板にトレンチを形成する。その結果、前記アクティブ領域とフィールド領域が同時に画定される。続いて、前記基板上に絶縁物質からなる薄膜を形成する。このとき、前記トレンチには前記絶縁物質が充分に埋立される。続けて、前記ハードマスク膜パターンが露出されるまで前記薄膜を除去する。そして、露出された前記ハードマスク膜パターンとパッド酸化膜パターンを順次に除去した後、前記除去によって露出された基板上にトンネル酸化膜とポリシリコン膜を形成する。続けて、前記薄膜の表面が露出されるまで前記ポリシリコン膜を除去した後、前記トンネル酸化膜とポリシリコン膜からなる構造物の間に露出される薄膜の一部を除去する。これにより、前記トレンチには前記絶縁物質が充分に埋立された素子分離膜が形成され、前記基板上には前記ポリシリコン膜からなるフローティングゲートが形成される。そして、前記フローティングゲートが形成された結果物上に誘電膜とコントロールゲートを形成した後、前記コントロールゲートと誘電膜をパターニングする。
このように、前記自己整列工程を実施することでミスアラインマージンを充分に確保する。しかし、前記トンネル酸化膜の形成において、前記アクティブ領域とトレンチが隣接する領域に形成される前記トンネル酸化膜の厚さが薄くなる現象が頻繁に発生する。また、前記ポリシリコン膜の形成でもギャップフィルのためのマージン不足に起因して、前記ポリシリコン膜内にボイドが頻繁に発生する。
これにより、より最近には、前記ポリシリコン膜を二度の工程を実施することにより形成することで、トンネル酸化膜のシニング現象減少とポリシリコン膜のギャップフィルマージンを確保している。
具体的には、基板上にトンネル酸化膜、第１ポリシリコン膜及びハードマスク膜を順次に形成した後、パターニングを実施してハードマスク膜パターン、第１ポリシリコン膜パターン及びトンネル酸化膜パターンを形成する。そして、前記パターニングによって露出された基板にトレンチを形成する。その結果、前記アクティブ領域とフィールド領域が同時に画定される。続いて、前記基板上に絶縁物質からなる薄膜を形成する。このとき、前記トレンチには前記絶縁物質が充分に埋立される。続けて、前記ハードマスク膜パターンが露出されるまで前記薄膜を除去する。そして、露出された前記ハードマスク膜パターンを除去した後、前記除去によって露出された第１ポリシリコン膜上に第２ポリシリコン膜を形成する。続けて、前記薄膜の表面が露出されるまで前記第２ポリシリコン膜を除去する。そして、前記薄膜の一部を除去することで前記トレンチには前記絶縁物質が充分に埋立された素子分離膜が形成され、前記基板上には前記第１ポリシリコン膜パターンと第２ポリシリコン膜からなるフローティングゲートが形成される。そして、前記フローティングゲートが形成された結果物上に誘電膜とコントロールゲートを形成した後、前記コントロールゲートと誘電膜をパターニングする。
前記フレッシュメモリ装置の製造において、前記第１ポリシリコン膜パターンと第２ポリシリコン膜からなるフローティングゲートを形成する方法に関する一例が特許文献１、特許文献２などに開示されている。特に、特許文献２に開示された発明は本出願人が２０００年９月８日に特許出願第０９/６５８，３８３号として米国特許庁に特許出願し、２００３年９月１６日に特許第６，６２０，６８１号として米国特許庁から特許された発明と同一である。
しかし、前記第１ポリシリコン膜パターンと第２ポリシリコン膜からなるフローティングゲートを形成する方法では多少複雑な工程を実施するという問題点を有する。
韓国特許出願公開第２００３−９４４４３号明細書
韓国特許第３６９，２３６号明細書
しかし、前記第１ポリシリコン膜パターンと第２ポリシリコン膜からなるフローティングゲートを形成する方法では多少複雑な工程を実施するという問題点を有する。
本発明の第１目的は、自己整列工程を実施しながら、トンネル酸化膜の形成で発生するシニング現象を減少させフローティングゲートの形成でギャップフィルマージンを十分に確保すると同時に、簡単な工程の実施によって獲得可能である半導体装置を提供することにある。
本発明の第２目的は、自己整列工程を実施しながら、トンネル酸化膜の形成で発生するシニング現象を減少させフローティングゲートの形成でギャップフィルマージンを充分に確保すると同時に、簡単な工程の実施が可能である半導体装置の製造方法を提供することにある。
本発明の第２目的は、自己整列工程を実施しながら、トンネル酸化膜の形成で発生するシニング現象を減少させフローティングゲートの形成でギャップフィルマージンを充分に確保すると同時に、簡単な工程の実施が可能である半導体装置の製造方法を提供することにある。
前記第１目的を達成するための本発明の半導体装置は、基板に形成されたトレンチを埋立し表面の中心部位にリセスパターンを有する素子分離膜を備える。そして、前記基板の前記素子分離膜を除いた部位上に形成されるトンネル酸化膜パターンと、前記素子分離膜を露出させ前記トンネル酸化膜パターン上に形成された第１導電物からなる第１導電膜パターン、及び前記第１導電膜パターンの側壁に形成された第２導電物からなるスペーサを有する第１ゲート電極とを備える。また、前記第１ゲート電極の表面上と前記素子分離膜の表面上に連続的に形成された誘電膜、及び前記誘電膜を有する結果物上に形成された第３導電物からなる第２ゲート電極を備える。
前記第２目的を達成するための本発明の半導体装置の製造方法では、基板上にトンネル酸化膜、第１導電物からなる第１導電膜、及びハードマスク膜を順次に形成した後、パターニングを実施して、前記基板の表面を露出させトンネル酸化膜パターン、第１導電膜パターン及びハードマスク膜パターンからなるパターン構造物を形成する。そして、前記露出された基板をエッチングしてトレンチを形成した後、前記トレンチに絶縁物質からなる素子分離膜を形成する。続いて、前記パターン構造物の側壁に第２導電物からなるスペーサを形成しながら、前記スペーサの間に露出される素子分離膜の一部を除去してリセスパターンを形成する。続けて、前記ハードマスク膜パターンを除去して前記第１導電膜パターンとスペーサからなる第１ゲート電極を形成する。そして、前記第１ゲート電極の表面上と前記素子分離膜の表面上に誘電膜を連続的に形成した後、前記誘電膜を有する結果物上に第３導電物からなる第２ゲート電極を形成する。
前記第２目的を達成するための本発明の半導体装置の製造方法では、基板上にトンネル酸化膜、第１ポリシリコン膜及びハードマスク膜を順次に形成した後、パターニングを実施して、前記基板の表面を露出させトンネル酸化膜パターン、第１ポリシリコン膜パターン及びハードマスク膜パターンからなるパターン構造物を形成する。続いて、前記露出された基板をエッチングしてトレンチを形成し、前記パターン構造物の間の空間、及び前記トレンチに絶縁物質からなるトレンチ構造物を形成した後、前記トレンチ構造物の一部を除去して素子分離膜を形成する。続けて、前記素子分離膜が形成されたパターン構造物上に第２ポリシリコン膜を形成した後、前記ハードマスク膜パターンが露出されるまで前記第２ポリシリコン膜をエッチングして前記パターン構造物の側壁にスペーサを形成しながら、前記スペーサの間に露出された素子分離膜の一部をエッチングしてリセスパターンを形成する。続いて、前記ハードマスク膜パターンを除去して前記第１ポリシリコン膜パターンとスペーサからなる第１ゲート電極を形成する。そして、前記第１ゲート電極の表面上と前記素子分離膜の表面上に誘電膜を連続的に形成した後、前記誘電膜を有する結果物上に第３ポリシリコン膜からなる第２ゲート電極を形成する。
このように、本発明によるとトンネル酸化膜を基板全面に形成するのでシニング現象は充分に減少される。そして、フローティングゲートに使用するための第１ゲート電極として第１ポリシリコン膜パターンが単一薄膜の構造を有するので、ギャップフィルマージンに対する考慮を省略することでボイドの発生が顕著に減少される。また、前記第１ゲート電極としてスペーサを形成するので、セル領域が占める面積を拡張させることでより優れた電気的特性の確保が可能である。また、前記スペーサはアクティブ領域を充分に保護するので、後続するパターニングのためのエッチング工程でアクティブ領域が損傷されることを防止することができる。さらに、前記素子分離膜にリセスパターンを形成することによってフローティングゲートの間での電子干渉を充分に遮断することができ、誘電膜が占める面積をより広く確保することができるため、高いカップリング係数の保持が可能である。
以下、図面を参照して本発明の望ましい一実施例を詳細に説明する。
図１は本発明の一実施例による半導体装置を概略的に示す断面図である。
図１に示すように、トレンチ１１が形成された基板１０がある。前記基板１０の例としてはシリコン基板、ＳＯＩ基板などを挙げることができる。
そして、前記基板１０にトレンチ１１が形成されているので、素子分離膜１２はトレンチ素子分離膜であることが望ましい。また、前記素子分離膜１２は充分な埋立特性を考慮しなければならないので、埋立特性の優れた高密度プラズマ酸化膜からなることが望ましい。特に、前記素子分離膜１２はそれの表面中心部位にリセスパターン１２ａを有する。前記リセスパターン１２ａが約２００Å未満の深さを有する場合、第１ゲート電極であるフローティングゲートの間で電子干渉を充分に遮断することができないので望ましくなく、前記リセスパターン１２ａが約３００Åを超過する深さを有する場合、前記リセスパターン１２ａを形成するための工程での不良が発生するので望ましくない。従って、前記リセスパターン１２ａは表面から約２００Åないし３００Åの深さを有することが望ましい。
図１は本発明の一実施例による半導体装置を概略的に示す断面図である。
図１に示すように、トレンチ１１が形成された基板１０がある。前記基板１０の例としてはシリコン基板、ＳＯＩ基板などを挙げることができる。
そして、前記基板１０にトレンチ１１が形成されているので、素子分離膜１２はトレンチ素子分離膜であることが望ましい。また、前記素子分離膜１２は充分な埋立特性を考慮しなければならないので、埋立特性の優れた高密度プラズマ酸化膜からなることが望ましい。特に、前記素子分離膜１２はそれの表面中心部位にリセスパターン１２ａを有する。前記リセスパターン１２ａが約２００Å未満の深さを有する場合、第１ゲート電極であるフローティングゲートの間で電子干渉を充分に遮断することができないので望ましくなく、前記リセスパターン１２ａが約３００Åを超過する深さを有する場合、前記リセスパターン１２ａを形成するための工程での不良が発生するので望ましくない。従って、前記リセスパターン１２ａは表面から約２００Åないし３００Åの深さを有することが望ましい。
前記基板１０上にはトンネル酸化膜パターン１４が形成されている。前記トンネル酸化膜パターン１４は基板１０の前記素子分離膜１２を除いた部位上に形成される。即ち、前記トンネル酸化膜パターン１４はアクティブ領域上に形成される。特に、前記トンネル酸化膜パターン１４は熱酸化法またはラジカル酸化法などを実施して形成されるシリコン酸化膜をパターニングすることで獲得することがのぞましい。また、前記トンネル酸化膜パターン１４は約１０ないし５００Åの厚さを有するように形成することが望ましく、約５０ないし３００Åの厚さを有するように形成することがより望ましく、約５０ないし２００Åの厚さを有するように形成することがさらに望ましく、約１００Å内外の厚さを有するように形成することが最も望ましい。
前記トンネル酸化膜パターン１４上には第１ゲート電極１８としての第１導電膜パターン１６が形成されている。前記第１導電膜パターン１６はポリシリコンのような第１導電物からなることが望ましい。前記第１導電物の他の例としては、金属、窒化物などを挙げることができる。これにより、前記第１導電膜パターン１６は熱分解法を実施して形成された第１導電膜であるポリシリコン膜をパターニングすることで獲得することが望ましい。
具体的に、前記第１導電膜パターン１６として獲得するためのポリシリコン膜は、積層が行われる第１工程と不純物をドーピングする第２工程を実施して形成する。前記第１工程でプラズマ増大化学気相蒸着工程を実施して前記ポリシリコン膜を形成する場合、前記熱分解法を通じて形成されるポリシリコン膜が有する電気的特性より多少劣るので望ましくない。従って、前記第１工程ではファーネスを使用したシラン（ＳｉＨ4）ガスの熱分解を実施することが望ましい。前記シランガスの例としては１００％シランガス、窒素で希釈した２０ないし３０％のシランガスなどを挙げることができる。また、前記第１工程での温度が約５００℃未満の場合には前記ポリシリコン膜が積層される速度が遅いので望ましくなく、約６５０℃を超過する場合にはシランガスの枯渇が発生し、前記ポリシリコン膜の積層均一度が悪くなるので望ましくない。従って、前記第１工程は約５００ないし６５０℃の温度で実施することが望ましい。特に、前記温度範囲内で第１工程を実施する場合、約２５ないし１５０Ｐａの圧力で良好な積層速度を示す。
前記第２工程の例としては前記第１工程を実施した後実施する拡散工程、イオン注入工程、前記第１工程を実施する途中不純物ガスを添加することで不純物をドーピングするイン−サイチュドーピング工程などを挙げることができる。特に、第２工程を実施することによってドーピングされる不純物の例としては燐、砒素、ボロン、インジウムなどを挙げることができる。即ち、Ｐ−型のゲート電極を所望する場合には燐をドーピングし、Ｎ−型のゲート電極を所望する場合にはボロンをドーピングする。
また、前記第１ゲート電極としての第１導電膜パターン１６は単一薄膜の構造を有する。従って、前記第１導電膜パターン１６を形成するとき、ギャップフィルマージンに対する考慮の省略が可能である。従って、前記第１導電膜パターン１６の厚さは約７００ないし１５００Åの厚さを有することが望ましい。また、前記第１導電膜パターン１６の厚さは約８００ないし１５００Åであることが望ましく、約８００ないし１２００Åであることがより望ましく、約１０００Å内外であることが最も望ましい。特に、前記第１導電膜パターン１６の厚さは後続する工程の実施によって多少減少されるので、これを適切に考慮してその厚さを決定することが望ましい。
前記第１導電膜パターン１６の側壁には第１ゲート電極１８としてのスペーサ１７が形成されている。前記スペーサ１７は第１導電膜パターン１６と同様にポリシリコンのような第２導電物からなることが望ましい。前記第２導電物の例としては金属、金属酸化物などを挙げることができる。これにより、前記スペーサ１７は熱分解法を実施して形成されたポリシリコン膜をパターニングすることで獲得することが望ましい。従って、前記スペーサ１７を形成するために使用されるポリシリコン膜の形成方法は前記第１導電膜パターン１６を形成するための使用されるポリシリコン膜の形成方法と同一の方法で行われることが望ましい。特に、前記スペーサ１７は前記素子分離膜１２のリセスパターン１２ａを除いた領域に形成される。これは、前記スペーサ１７が、前記リセスパターン１２ａを形成するときエッチングマスクの役割をするからである。
前記第１導電膜パターン１６がポリシリコンではなく金属または金属窒化物などからなる場合には、前記スペーサ１７も金属または金属窒化物からなることが望ましい。即ち、前記スペーサ１７は前記第１導電膜パターン１６と同一の物質からなることが望ましい。
第１ゲート電極１８の表面上と素子分離膜１２の表面上には誘電膜２０が連続的に形成されている。即ち、前記第１導電膜パターン１６とスペーサ１７及びリセスパターン１２ａの表面上に誘電膜２０が連続的に形成されている。前記誘電膜２０として形成するための物質の例としては、酸化物−窒化物−酸化物、金属酸化物などを挙げることができる。特に、前記誘電膜２０は前記スペーサ１７とリセスパターン１２ａの表面上に連続的に形成されるので、前記誘電膜２０が形成される表面積が既存に比べて拡張されるという長所がある。従って、フレッシュメモリ装置でのカップリング係数が高くなるという効果を得ることができる。
前記誘電膜２０を含む結果物上には第２ゲート電極２２としての第２導電膜が形成されている。前記第２導電膜は第１導電膜パターン１６と同様にポリシリコンのような第３導電膜からなることが望ましい。前記第３導電物の他の例としては、金属、金属窒化物などを挙げることができる。これにより、前記第２導電膜は熱分解法を実施して形成されたポリシリコン膜であることが望ましい。従って、前記第２ゲート電極２２である第２導電膜として形成するためのポリシリコン膜の形成方法は前記第１導電膜パターン１６として形成するためのポリシリコンの形成方法と同一の方法からなることが望ましい。
前記第１導電膜パターン１６がポリシリコンではなく金属または金属窒化物からなる場合には前記第２ゲート電極２２としての第２導電膜も金属または金属窒化物からなることが望ましい。即ち、前記第２導電膜は前記第１導電膜パターン１６と同一の物質からなることが望ましい。
このように、本実施例においての半導体装置は、第１ゲート電極１８と誘電膜２０及び第２ゲート電極２２を含む。従って、前記半導体装置は第１ゲート電極１８がフローティングゲートに該当し、前記第２ゲート電極２２がコントロールゲートに該当するのでフレッシュメモリ装置であることが望ましい。特に、前記半導体装置ではフローティングゲートである第１ゲート電極１８にスペーサ１７を含ませ、素子分離膜１２にリセスパターン１２ａを形成することで、誘電膜２０が形成される表面積の拡張が可能であり、フローティングゲートの間での電子干渉を十分に遮断させる。従って、電気的特性に優れたフレッシュメモリ装置の提供が行われる。また、前記第１ゲート電極１６として第１ポリシリコン膜パターンが単一薄膜の構造を有するので、ギャップフィルマージンに対する考慮を省略することでボイドの発生が顕著に減少される。また、前記第１ゲート電極１８としてスペーサ１７を形成するので、セル領域が占める面積を拡張させることでより優れた電気的特性を有するフレッシュメモリ装置の提供が可能である。
以下、本発明の一実施例による半導体装置の製造方法を添付した図面に基づいて詳細に説明する。
図２ないし図９は本発明の一実施例による半導体装置の製造方法を概略的に示す断面図である。
図２に示すように、半導体装置を形成するためのシリコン基板を準備する。そして、前記基板１００上にトンネル酸化膜１０５を形成する。特に、前記トンネル酸化膜１０５は基板１００全面に形成される。前記トンネル酸化膜１０５は熱酸化法を実施して形成されるシリコン酸化膜であることが望ましく、約１００Å内外の厚さを有するように形成することが望ましい。
図２ないし図９は本発明の一実施例による半導体装置の製造方法を概略的に示す断面図である。
図２に示すように、半導体装置を形成するためのシリコン基板を準備する。そして、前記基板１００上にトンネル酸化膜１０５を形成する。特に、前記トンネル酸化膜１０５は基板１００全面に形成される。前記トンネル酸化膜１０５は熱酸化法を実施して形成されるシリコン酸化膜であることが望ましく、約１００Å内外の厚さを有するように形成することが望ましい。
このように、本実施例においては素子分離膜を形成する以前に前記基板１００の全面にトンネル酸化膜１０５を均一に形成することで、アクティブ領域と素子分離膜とが隣接する領域でトンネル酸化膜１０５が薄くなる現象を充分に減少することができる。
続いて、前記トンネル酸化膜１０５上に第１ゲート電極に形成するための第１ポリシリコン膜１１０を形成する。他にも、前記第１ポリシリコン膜１１０の代わりに金属膜または金属窒化膜などを形成することもできる。特に、前記第１ポリシリコン膜１１０はそれの厚さが約１２００Åになるように形成することが望ましい。これは、後続工程の実施によって前記第１ポリシリコン膜１１０の厚さが減少されることを考慮したものであって、前記後続工程を実施して獲得される第１ポリシリコン膜パターンが約１０００Åの厚さを有することが望ましいからである。即ち、前記第１ポリシリコン膜１１０を形成した後、後続工程を実施することによって前記第１ポリシリコン膜１１０の厚さが約２００Å減少されると考慮した結果である。
具体的に、前記第１ポリシリコン膜１１０は積層が行われる第１工程と、不純物をドーピングする第２工程を実施して形成する。前記第１工程では約５００ないし６５０℃の温度に組成されたファーネスで１００％シラン（ＳｉＨ4）ガス、または窒素で希釈した２０ないし３０％のシランガスの熱分解を実施することが望ましい。特に、前記第１工程を実施するとき前記ファーネスは約２５ないし１５０Ｐａの圧力を有するように工程条件が調整される。前記第２工程としては第１工程を実施した後イオン注入を実施することが望ましい。これは、前記イオン注入が低い工程温度でもその実施が可能であるからである。他にも、前記第２工程として、前記第１工程を実施した後拡散を実施するか、前記第１工程を実施する途中不純物ガスを添加することで不純物をドーピングするインサイチュドーピングを実施することができる。
このように、本実施例においては前記第１ポリシリコン膜１１０が約１２００Åの厚さを有する単一薄膜の構造を有する。従って、前記第１ポリシリコン膜１１０を加工して獲得される第１ゲート電極としての第１ポリシリコン膜パターンも単一薄膜の構造を有する。従って、前記第１ポリシリコン膜１１０を形成するときギャップフィルマージンに対する考慮を省略することができる。その結果、ボイドの発生なしに緻密な構造を有する第１ポリシリコン膜１１０の形成が可能である。
続けて、前記第１ポリシリコン膜１１０上にハードマスク膜１１５を形成する。前記ハードマスク膜１１５は基板１００にトレンチを形成する時エッチングマスクとして使用する。従って、前記ハードマスク膜１１５の一例としては、シリコン窒化膜、中温酸化膜（ＭＴＯ）などを挙げることができる。特に、前記ハードマスク膜１１５は前記シリコン窒化膜と中温酸化膜が順次に積層された多層膜であることが望ましい。
また、後続工程でのパターニングでフォトリソグラフィ工程を選択する場合、前記フォトリソグラフィ工程を円滑に実施するために前記ハードマスク膜１１５上に反射防止膜（図示せず）としてシリコン酸窒化膜を形成することもできる。
図３に示すように、パターニングを実施して、前記基板１００を露出させながらトンネル酸化膜パターン１０５ａ、第１ポリシリコン膜パターン１１０ａ及びハードマスク膜パターン１１５ａで構成されるパターン構造物１１７を形成する。前記ハードマスク膜パターン１１５ａはシリコン窒化膜パターン及び中温酸化膜パターンからなる。
図３に示すように、パターニングを実施して、前記基板１００を露出させながらトンネル酸化膜パターン１０５ａ、第１ポリシリコン膜パターン１１０ａ及びハードマスク膜パターン１１５ａで構成されるパターン構造物１１７を形成する。前記ハードマスク膜パターン１１５ａはシリコン窒化膜パターン及び中温酸化膜パターンからなる。
ここで、前記パターニングはフォトレジストパターンをマスクとして使用したフォトリソグラフィ工程であることが望ましい。具体的に、前記ハードマスク膜１１５上にフォトレジスト膜を形成した後、露光及び現象を実施してフォトレジストパターンを形成する。続いて、前記フォトレジストパターンをエッチングマスクとして使用したエッチングを実施して、前記パターン構造物１１７を形成する。そして、前記パターン構造物１１７上に残留するフォトレジストパターンを除去する。
続けて、前記パターン構造物１１７をエッチングマスクとして使用して、前記露出された基板１００をエッチングする。その結果、前記基板１００にはトレンチ１２０が形成される。特に、前記トレンチ１２０を形成することで、前記パターン構造物１１７が形成された領域はアクティブ領域に画定される。即ち、自己整列工程を実施して、フィールド領域に形成するためのトレンチ１２０とアクティブ領域を同時に画定する。従って、前記トレンチ１２０を形成するとき充分なアラインマージンの確保が可能である。
ここで、前記パターン構造物１１７を形成した後フォトレジストパターンを除去するが、前記フォトレジストパターンを継続的に使用することもできる。即ち、フォトレジストパターンを前記トレンチ１２０を形成するときエッチングマスクとして使用した後除去してもよい。ただ、前記フォトレジストパターンをトレンチ１２０を形成するためのエッチングマスクとして使用する場合、前記トレンチ１２０内にフォトレジストパターンの残留物などが残留することが懸念である。
そして、前記トレンチ１２０を形成した後、前記トレンチ１２０の側壁に加えられた損傷などを補償するために前記トレンチ１２０の側壁を酸化させる工程などを実施することができる。
図４に示すように、前記トレンチ１２０を有する結果物上に絶縁物質からなるトレンチ構造物１２２を形成する。このとき、前記トレンチ構造物１２２の絶縁物質は前記パターン構造物１１７の間の空間、及びそれの下に位置するトレンチ１２０に充分に埋立される。特に、前記トレンチ構造物１２２として埋立特性に優れた高密度プラズマ酸化膜を使用すると、前記絶縁物質より緻密に前記トレンチ１２２を埋立することができる。前記パターン構造物１１７の間の空間、及びトレンチ１２０に前記トレンチ構造物１２２を充分に埋立させるためには、前記トレンチ構造物１２２を前記パターン構造物１１７上部にも形成する。
従って、化学機械的研磨のような除去工程を実施して前記ハードマスク膜パターン１１５ａが露出されるまで前記パターン構造物１１７上部を研磨する。これにより、前記パターン構造物１１７の間の空間、及びトレンチ１２０には絶縁物質からなるトレンチ構造物１２２が形成される。
図５に示すように、前記トレンチ構造物１２２の一部分を除去する。前記トレンチ構造物１２２の除去は主にトレンチ構造物１２２の絶縁物質と前記ハードマスク膜パターン１１５ａが有するエッチング選択比を用いたエッチング工程によって達成される。即ち、前記ハードマスク膜パターン１１５ａは殆どエッチングされず、前記トレンチ構造物１２２のみが選択的に除去されるエッチング液を使用したエッチングを実施したのである。例えば、前記ハードマスク膜パターン１１５ａのシリコン窒化膜パターンと前記トレンチ構造物１２２の高密度プラズマ酸化膜が有するエッチング選択比を用いる。
これにより、前記トレンチ１２０には前記絶縁物質が十分に埋立された素子分離膜１２２ａが形成される。素子分離膜１２２ａの上部表面が前記トンネル酸化膜パターン１０５ａの表面より下に位置する場合、後続するパターニングのためのエッチング工程でアクティブ領域が損傷される状況が頻繁に発生する。従って、前記素子分離膜１２２ａの上部表面は前記トンネル酸化膜パターン１０５ａの表面と少なくとも同じ高さを有することが望ましい。従って、前記トレンチ構造物１２２を除去するときエッチング速度の適切な制御が必要である。
図６に示すように、前記素子分離膜１２２ａが形成されたパターン構造物１１７上に第２ポリシリコン膜１２５を形成する。前記第２ポリシリコン膜１２５の形成方法はそれが有する厚さを除いては前記第１ポリシリコン膜１１０の形成方法と同一である。前記第１ポリシリコン膜１１０として金属膜または金属窒化膜を選択した場合には前記第２ポリシリコン膜１２５として金属膜または金属窒化膜を選択することが望ましい。
図７に示すように、前記パターン構造物１１７のハードマスク膜パターン１１５ａが露出されるまで前記第２ポリシリコン膜１２５を除去する。このとき、前記第２ポリシリコン膜１２５の除去は前記第２ポリシリコン膜１２５と前記ハードマスク膜パターン１１５ａのエッチング選択比を用いたエッチングによって行われる。これにより、前記パターン構造物１１７の側壁には前記第２ポリシリコン膜１２５からなるスペーサ１２５ａが形成される。
また、前記スペーサ１２５をが形成しながら、前記スペーサ１２５ａの間に露出される素子分離膜１２２ａの一部を除去する。ここでも、前記露出される素子分離膜１２２ａの一部除去は前記素子分離膜１２２ａと前記ハードマスク膜パターン１１５ａが有するエッチング選択比を用いたエッチングによって行われる。これにより、前記素子分離膜１２２ａの表面にはリセスパターン１２４が形成される。即ち、素子分離膜１２２ａの前記スペーサ１２５ａが形成される部分を除いた部位の表面にリセスパターン１２４が形成される。このとき、約３００Åを超過する深さで前記リセスパターン１２４が形成される場合には、前記ハードマスク膜パターン１１５ａがエッチングマスクの役割を充分にすることができないので望ましくなく、約２００Å未満の深さで前記リセスパターン１２４が形成される場合には、獲得されるフローティングゲートの間で充分な電子干渉を遮断することができないので望ましくない。従って、リセスパターン１２４の形成でも前記リセスパターン１２４が約２００ないし３００Åの深さを有するようにエッチング速度を制御する。
また、本実施例においては前記パターン構造物１１７のハードマスク膜パターン１１５ａが有するエッチング選択比を用いて前記スペーサ１２５ａとリセスパターン１２４を形成するが、特に前記リセスパターン１２４の場合には他の方法の工程を実施してもそれの形成が可能である。例えば、前記スペーサ１２５ａを形成した後、ハードマスク膜パターン１１５ａを除去する。そして、フォトレジストパターンを適切に形成した後、素子分離膜１２２ａを部分的に除去することでリセスパターン１２４を形成する方法がある。この場合には、前記スペーサ１２５ａの高さを前記パターン構造物１１７の高さより高く確保することもできる。しかし、前記方法では複雑な工程の実施が要求される。
図８に示すように、前記ハードマスク膜パターン１１５ａを除去する。その結果、前記第１ポリシリコン膜パターン１１０ａが露出される。しかし、前記ハードマスク膜パターン１１５ａを除去するとき前記第１ポリシリコン膜パターン１１０ａも一部共に除去される。この場合、先行工程で第１ポリシリコン膜１１０を約１２００Åの厚さを有するように形成したので、前記第１ポリシリコン膜パターン１１０ａが一部共に除去されても前記第１ポリシリコン膜パターン１１０ａは約１０００Åの厚さを確保可能である。
このように、前記ハードマスク膜パターン１１５ａを除去することで、第１ゲート電極１３０として第１ポリシリコン膜パターン１１０ａとスペーサ１２５ａが形成される。
特に、本実施例において、前記第１ゲート電極１３０としての第１ポリシリコン膜パターン１１０ａは単一薄膜の構造を有する。従って、前記第１ポリシリコン膜パターン１１０ａはより緻密な構造を有する。これは、第１ゲート電極１３０が有する電気的特性を向上させる効果がある。また、前記第１ゲート電極１３０としてスペーサ１２５ａを形成するので、セル領域が示す面積を拡張させることでより優れた電気的特性が確保可能である。また、前記スペーサ１２５ａはアクティブ領域を充分に保護するので、後続するパターニングのためのエッチング工程でアクティブ領域が損傷されることが防止することができる。そして、前記リセスパターン１２４を形成することで、フローティングゲートの間での電子干渉を遮断することができ、誘電膜が形成される表面積を拡張させるので、高いカップリング係数の確保が可能である。
フレッシュメモリ装置の製造において、前記第１ゲート電極としてスペーサを形成する方法に関する一例は、特許文献３、特許文献４、特許文献５などに開示されている。
しかし、特許文献３、特許文献４、特許文献５では、単純にスペーサを形成する工程に関してのみ開示されている。
（特許文献３） 韓国特許出願公開第２００２−９１９８４号明細書
（特許文献４） 米国特許第６，３２６，２６３号明細書
（特許文献５） 米国特許第６，１７１，９０９号明細書
しかし、特許文献３、特許文献４、特許文献５では、単純にスペーサを形成する工程に関してのみ開示されている。
（特許文献３） 韓国特許出願公開第２００２−９１９８４号明細書
（特許文献４） 米国特許第６，３２６，２６３号明細書
（特許文献５） 米国特許第６，１７１，９０９号明細書
図９に示すように、前記第１ゲート電極１３０の表面上と前記素子分離膜１２２ａの表面上に誘電膜１４０を連続的に形成する。即ち、前記第１ポリシリコン膜パターン１１０ａとスペーサ１２５ａ、及びリセスパターン１２４の表面上に誘電膜１４０を連続的に形成する。前記誘電膜１４０は主に酸化物−窒化物−酸化物からなることが望ましい。他にも、前記誘電膜１４０の例としては高誘電率を有する金属酸化膜を挙げることができる。特に、前記高誘電率を有する金属酸化膜の例としてはハフニウム酸化膜、チタン酸化膜などを挙げることができ、これらは原子層積層を実施して形成することが望ましい。
そして、前記誘電膜１４０を有する結果物上に第２ゲート電極としての第３導電物からなる第３ポリシリコン膜１５０を形成する。前記第３ポリシリコン膜１５０もその厚さを異なるようにすることを除いては第１ポリシリコン膜１１０を形成する方法と同一の方法で形成する。
続いて、前記誘電膜１４０と第２ゲート電極である第３ポリシリコン膜１５０をパターニングする。
これにより、前記基板上にフローティングゲートとしての第１ゲート電極、誘電膜、及びコントロールゲートとしての第２ゲート電極を含むフレッシュメモリ装置の構造物が形成される。
（発明の効果）
続いて、前記誘電膜１４０と第２ゲート電極である第３ポリシリコン膜１５０をパターニングする。
これにより、前記基板上にフローティングゲートとしての第１ゲート電極、誘電膜、及びコントロールゲートとしての第２ゲート電極を含むフレッシュメモリ装置の構造物が形成される。
（発明の効果）
本発明によると、ミスアラインによる不良を阻止し、トンネル酸化膜のシニング現象を減少させ、フローティングゲートに形成するための薄膜でのボイドの発生を減少させる。また、スペーサを形成することでセル領域が占める面性を拡張させる一方、後続するパターニングのためのエッチング工程でアクティブ領域が損傷されることを防止する。また、リセスパターンを形成することでフローティングゲートの間での電子干渉を充分に遮断し、誘電膜が占める面積をより広く確保することで高いカップリング係数の保持が可能である。
従って、本発明は安定された工程の実施を通じて、電気的特性に優れた半導体装置を獲得することができる。
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できる。
従って、本発明は安定された工程の実施を通じて、電気的特性に優れた半導体装置を獲得することができる。
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できる。
１０、１００ 基板、１１ トレンチ、１２ 素子分離膜、１２ａ リセスパターン、１４ トンネル酸化膜パターン、１６ 第１導電膜パターン、１７ スペーサ、１８、１３０ 第１ゲート電極、２０ 誘電膜、２２ 第２ゲート電極、１０５ トンネル酸化膜、１０５ａ トンネル酸化膜パターン、１１０ 第１ポリシリコン膜、１１０ａ 第１ポリシリコン膜パターン、１１５ マスク膜、１１５ａ ハードマスク膜パターン、１１７ パターン構造物、１２０ トレンチ、１２２ トレンチ構造物、１２２ａ 素子分離膜、１２４ リセスパターン、１２５ 第２ポリシリコン膜、１２５ａ スペーサ、１４０ 誘電膜、１５０ 第３ポリシリコン膜
Claims (29)
- 基板に形成されたトレンチを埋立し表面の中心部位にリセスパターンを有する素子分離膜と、
前記基板の前記素子分離膜を除いた部位上に形成されるトンネル酸化膜パターンと、
前記トンネル酸化膜パターン及び前記素子分離膜の上に形成され、前記素子分離膜を部分的に露出させる第１ゲート電極と、
前記第１ゲート電極の表面上、及び前記素子分離膜の表面上に連続的に形成された誘電膜と、
前記誘電膜を有する結果物上に形成された第３導電物からなる第２ゲート電極と、
を備えることを特徴とする半導体装置。 - 前記第１ゲート電極は、前記素子分離膜を露出させトンネル酸化膜パターン上に形成された第１導電物からなる第１導電膜パターンと、前記第１導電膜パターンの側壁に形成された第２導電物からなるスペーサと、を有することを特徴とする請求項１記載の半導体装置。
- 前記トンネル酸化膜パターンは、１０ないし５００Åの厚さを有することを特徴とする請求項２記載の半導体装置。
- 前記第１導電膜パターンは、７００ないし１５００Åの厚さを有することを特徴とする請求項２記載の半導体装置。
- 前記リセスパターンは、表面から２００ないし３００Åの深さを有することを特徴とする請求項２記載の半導体装置。
- 前記トンネル酸化膜パターンは、１０ないし５００Åの厚さを有し、
前記第１導電膜パターンは７００ないし１５００Åの厚さを有し、
前記リセスパターンは表面から２００ないし３００Åの深さを有することを特徴とする請求項２記載の半導体装置。 - 前記第１導電物、前記第２導電物及び前記第３導電物はそれぞれ、ポリシリコンであることを特徴とする請求項２記載の半導体装置。
- 前記誘電膜は、酸化物−窒化物−酸化物または金属酸化物からなることを特徴とする請求項１記載の半導体装置。
- 前記誘電膜は、前記第１ゲート電極及び前記リセスパターンに沿って形成されることを特徴とする請求項１記載の半導体装置。
- 基板上にトンネル酸化膜、第１導電物からなる第１導電膜、及びハードマスク膜を順次に形成する段階ａ）と、
パターニングを実施し、前記基板の表面を露出させトンネル酸化膜パターン、第１導電膜パターン及びハードマスク膜パターンで構成されるパターン構造物を形成する段階ｂ）と、
前記露出された基板をエッチングしてトレンチを形成する段階ｃ）と、
前記トレンチに絶縁物質からなる素子分離膜を形成する段階ｄ）と、
前記パターン構造物の側壁に第２導電物からなるスペーサを形成しながら、前記スペーサの間に露出される素子分離膜の一部を除去してリセスパターンを形成する段階ｅ）と、
前記ハードマスク膜パターンを除去し、前記第１導電膜パターン及び前記スペーサからなる第１ゲート電極を形成する段階ｆ）と、
前記第１ゲート電極の表面上、及び前記素子分離膜の表面上に誘電膜を連続的に形成する段階ｇ）と、
前記誘電膜を有する結果物上に第３導電物からなる第２ゲート電極を形成する段階ｈ）と、
を含むことを特徴とする半導体装置の製造方法。 - 前記トンネル酸化膜は、１０ないし５００Åの厚さを有するように形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記第１導電膜は７００ないし１５００Åの厚さを有するように形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記第１導電物、前記第２導電物及び前記第３導電物はそれぞれ、ポリシリコンであることを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記第１導電物、前記第２導電物及び前記第３導電物はそれぞれ、２５ないし１５０Ｐａの圧力条件、及び５００ないし６５０℃の温度条件で行われる第１工程と、不純物をドーピングする第２工程とを実施することにより獲得されることを特徴とする請求項１３記載の半導体装置の製造方法。
- 前記第１工程では１００％シランガス、または窒素で希釈された２０ないし３０％のシランガスを使用することを特徴とする請求項１４記載の半導体装置の製造方法。
- 前記第２工程は、前記第１工程を実施した以後に実施される拡散工程またはイオン注入工程、あるいは前記第１工程を実施する途中に不純物ガスを添加することで不純物をドーピングするイン−サイチュドーピング工程であることを特徴とする請求項１４記載の半導体装置の製造方法。
- 前記段階ｅ）では、前記ハードマスク膜パターンが有するエッチング選択比を用いたエッチング工程を実施することを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記リセスパターンは、２００ないし３００Åの深さを有するように形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記誘電膜は、酸化物−窒化物−酸化物または金属酸化物からなることを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記誘電膜は、前記第１ゲート電極及び前記リセスパターンに沿って形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
- 基板上にトンネル酸化膜、第１ポリシリコン膜及びハードマスク膜を順次に形成する段階ａ）と、
パターニングを実施し、前記基板の表面を露出させトンネル酸化膜パターン、第１ポリシリコン膜パターン及びハードマスク膜パターンで構成されるパターン構造物を形成する段階ｂ）と、
前記露出された基板をエッチングしてトレンチを形成する段階ｃ）と、
前記パターン構造物の間の空間、及び前記トレンチに絶縁物質からなるトレンチ構造物を形成する段階ｄ）と、
前記トレンチ構造物の一部を除去して素子分離膜を形成する段階ｅ）と、
前記素子分離膜が形成されたパターン構造物上に第２ポリシリコン膜を形成する段階ｆ）と、
前記ハードマスク膜パターンが露出されるまで前記第２ポリシリコン膜をエッチングして前記パターン構造物の側壁にスペーサを形成しながら、前記スペーサの間に露出された素子分離膜の一部をエッチングしてリセスパターンを形成する段階ｇ）と、
前記ハードマスク膜パターンを除去し、前記第１ポリシリコン膜パターン及び前記スペーサからなる第１ゲート電極を形成する段階ｈ）と、
前記第１ゲート電極の表面上、及び前記素子分離膜の表面上に誘電膜を連続的に形成する段階ｉ）と、
前記誘電膜を有する結果物上に第３ポリシリコン膜からなる第２ゲート電極を形成する段階ｊ）と、
を含むことを特徴とする半導体装置の製造方法。 - 前記トンネル酸化膜は、１０ないし５００Åの厚さを有するように形成されることを特徴とする請求項２１記載の半導体装置の製造方法。
- 前記第１ポリシリコン膜は、７００ないし１５００Åの厚さを有するように形成されることを特徴とする請求項２１記載の半導体装置の製造方法。
- 前記第１ポリシリコン膜、前記第２ポリシリコン膜及び前記第３ポリシリコン膜はそれぞれ、２５ないし１５０Ｐａの圧力条件、及び５００ないし６５０℃の温度条件で行われる第１工程と、不純物をドーピングする第２工程とを実施することにより形成されることを特徴とする請求項２１記載の半導体装置の製造方法。
- 前記第１工程では１００％シランガス、または窒素で希釈された２０ないし３０％のシランガスを使用することを特徴とする請求項２４記載の半導体装置の製造方法。
- 前記第２工程は、前記第１工程を実施した後に実施される拡散工程またはイオン注入工程、あるいは前記第１工程を実施する途中に不純物ガスを添加することで不純物をドーピングするイン−サイチュドーピング工程であることを特徴とする請求項２４記載の半導体装置の製造方法。
- 前記段階ｇ）においてのエッチングでは、前記ハードマスク膜パターンが有するエッチング選択比を用いることを特徴とする請求項２１記載の半導体装置の製造方法。
- 前記リセスパターンは、２００ないし３００Åの深さを有するように形成されることを特徴とする請求項２１記載の半導体装置の製造方法。
- 前記誘電膜は、酸化物−窒化物−酸化物または金属酸化物からなることを特徴とする請求項２１記載の半導体装置の製造方法。
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