KR100898659B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판에 터널 산화막, 폴리 실리콘막을 형성하고 시각하여 패턴 및 트랜치를 형성하는 단계, 트랜치에 소자 분리막을 형성하는 단계, 전체구조 상부에 폴리 실리콘 스페이서막을 형성하고, 한번의 식각 공정으로 소정 영역을 식각하여 소자 분리막의 중앙부에 리세스 홀을 형성하는 단계 및 폴리 실리콘 스페이서막을 모두 제거하는 단계를 포함하고, a-카본막을 제 1 폴리 실리콘막의 스페이서로 사용함으로써 식각 공정 단계를 줄이고 원하는 깊이로 리세스 공정을 실시하여 공정 비용을 줄이고 수율 및 신뢰도를 개선할 수 있다.
플래쉬 메모리 소자, 리세스, 간섭, a-카본

Description

플래쉬 메모리 소자의 제조방법{Method of manufacturing flash memory device}
도 1 내지 도 4는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 도시한 단면도이다.
<도면의 주요 부분에 대한 보호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 폴리 실리콘막 104 : 소자 분리막
105 : a-카본막
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로 특히, 소자분리막의 리세스 형성 방법에 관한 것이다.
70nm 이하급의 낸드 플래쉬 메모리 소자의 경우, 단일 레벨 소자(single level cell; SLC)에 비해 멀티 레벨 소자(multi level cell; MLC)에 있어서 소자간 의 간섭이 많이 발생한다. 소자에 영향을 주는 주요 간섭 중에서 특히 플로팅 게이트(floating gate) 간의 간섭이 가장 큰 영향을 미치는 요소 중의 하나이다. 이를 최소화해야 소자의 신뢰도가 높아질 수 있다. 종래의 플래쉬 메모리 소자 제조공정에서는 소자 분리막 상부를 리세스(recess) 함으로써 전극 간의 간섭을 줄이도록 하였다. 그러나, 공정 단계가 많고 두께 조절이 어렵기 때문에 수율 및 신뢰도를 개선하는 데 어려움이 따른다.
따라서, 본 발명은 a-카본막을 제 1 폴리 실리콘막의 스페이서로 사용함으로써 식각 공정 단계를 줄이고 원하는 깊이로 리세스 공정을 실시하는 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 반도체 기판에 터널 산화막, 폴리 실리콘막을 형성하고 시각하여 패턴 및 트랜치를 형성하는 단계, 트랜치에 소자 분리막을 형성하는 단계, 전체구조 상부에 폴리 실리콘 스페이서막을 형성하고, 한번의 식각 공정으로 소정 영역을 식각하여 소자 분리막의 중앙부에 리세스 홀을 형성하는 단계 및 폴리 실리콘 스페이서막을 모두 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 4는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 도시한 단면도이다.
도 1을 참조하면, 자기 정렬 플로팅 게이트 형성방법(self aligned floating gate scheme; SA-FG) 및 자기 정렬 소자분리법(self aligned shallow trench isolation; SA-STI)으로 반도체 기판(101) 상부에 터널 산화막(102) 및 플로팅 게이트용 폴리 실리콘막(103)을 형성한다. 즉, 반도체 기판(101) 상부에 게이트 산화막(102) 및 폴리 실리콘막(103)을 형성하고, 소정의 식각 공정에 의해 게이트 패턴을 형성한 후 반도체 기판(101)에 트랜치(200)를 형성한다.
도 2를 참조하면, 전체구조 상부에 소자 분리막(104)으로 산화막을 형성하여 매립한다. 형성된 소자 분리막(104)을 폴리 실리콘막(103)이 드러날 때까지 CMP 공정으로 평탄하게 연마한다. 건식 또는 습식 식각 공정을 실시하여 소자 분리막(104)을 일정 깊이까지 식각한다. 식각 깊이는 터널 산화막(102)으로 부터 소자 분리막(104) 상부까지의 높이(EFH; effective floating gate oxide height)가 100 내지 600Å이 되도록 한다. 이는 최종 형성될 높이로써 후속 식각공정시의 손실을 고려하지 않아도 된다.
도 3을 참조하면, 전체구조 상부에 폴리 실리콘막(103)의 스페이서 용으로 a-카본막(105)을 형성한다. 또한, a-카본막(105) 대신 저유전체 물질(low-k) 또는 습식 식각 속도가 매우 빠른 USG(undoped silicate glass)등의 산화막을 사용할 수도 있다. a-카본막(105)을 형성한 후 건식 식각 공정으로 리세스할 부위를 식각하여 리세스 홀(RFC)을 형성한다. 리세스 홀(RFC)의 하부 깊이는 반도체 기판(101)의 액티브 상부를 기준으로 하여 -300 내지 300Å가 되도록 하고, 폭은 100 내지 500Å이 되도록 한다. 리세스 홀(RFC)의 두께 즉, 측벽과 액티브간의 간격(A)은 액티브에서 소자 분리막(104)의 상부까지의 높이(EFC)와 같다. 가스로는 SF6, NF3, 탄화플루오루(fluorocarbon) 계열(CxFy;x, y는 자연수, 예를 들면 CF4), 탄화수소플루오루(fluoro-hydrocarbon) 계열(CxHyFz;x, y, z는 자연수), Cl2, BCL3, HBr, HI 등을 하나 또는 혼합하여 사용한다. 또한, 식각속도 및 식각모양 조절을 위해서 O2, N2, CO 및 H2 등을 하나 또는 혼합하여 상기 식각 가스에 추가하여 실시할 수 있다.
도 4를 참조하면, a-카본막(105)을 모두 제거한다. 제거 공정은 포토 레지스트 제거에 사용되는 플라즈마 식각법으로 O2, N2 및 H2 중 어느 하나 또는 여러 비율로 혼합하여 식각한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면 a-카본막을 제 1 폴리 실리콘막의 스페이서로 사용함으로써 식각 공정 단계를 줄이고 원하는 깊이로 리세스 공정을 실시하여 공정 비용을 줄이고 수율 및 신뢰도를 개선할 수 있다.

Claims (8)

  1. 반도체 기판에 터널 산화막, 폴리 실리콘막을 형성하는 단계;
    상기 폴리 실리콘막 및 상기 터널 산화막을 패터닝하고, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 폴리 실리콘막의 상부 및 측벽이 드러나도록 상기 트랜치의 내부에 소자 분리막을 형성하는 단계;
    노출된 상기 폴리 실리콘막의 측벽에 스페이서막을 형성하는 단계;
    상기 소자 분리막의 중앙부에 리세스 홀을 형성하기 위한 식각 공정을 실시하는 단계; 및
    상기 스페이서막을 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 터널 산화막의 하부면과 상기 소자 분리막의 상부면의 높이 차이는 100Å 내지 600Å이 되도록 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 스페이서막은 a-카본막, USG 또는 산화막으로 형성하는 플래쉬 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 a-카본막을 형성할 경우, 건식 식각 공정을 실시하여 상기 리세스 홀을 형성하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 식각 공정은 SF6, NF3 또는 탄화플루오루(fluorocarbon)를 포함하는 가스, 탄화수소플루오루(fluoro-hydrocarbon)를 포함하는 가스, Cl2, BCL3, HBr 또는 HI 중 어느 하나 또는 혼합된 식각 가스를 사용하는 플래쉬 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 식각 공정은 상기 식각 가스에 O2, N2, CO 및 H2 중 어느 하나 또는 이들의 혼합가스를 더 혼합하여 실시하는 플래쉬 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 리세스 홀의 하부면과 상기 반도체 기판의 액티브 상부면의 높이 차는 -300Å 내지 300Å이 되도록 하고, 상기 리세스 홀의 폭은 100Å 내지 500Å이 되도록 하는 플래쉬 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 스페이서막을 제거하는 단계는 O2, N2 및 H2 중 어느 하나 또는 이들의 혼합가스를 사용한 건식 식각 공정으로 실시하는 플래쉬 메모리 소자의 제조방법.
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