JP2014514757A - 化学的に改変されたスペーサ表面を有する集積回路 - Google Patents

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Abstract

集積回路を製造する方法（１００）が、ゲート誘電体上のゲート電極を含むゲートスタックをその上に有する基板の半導体表面上に第１の誘電体材料を堆積すること（１０１）を含む。ゲートスタックの側壁上に側壁スペーサを形成するため第１の誘電体材料がエッチングされる（１０２）。表面変換された側壁スペーサを提供するため少なくとも１つの要素を付加することにより第１の誘電体材料の頂部表面が第２の誘電体材料に化学的に変換される（１０３）。第２の誘電体材料は、遷移領域にわたって第１の誘電性材料に化学的に結合される。

Description

開示される実施例は、多層側壁スペーサを有するＭＯＳトランジスタを含む、金属酸化物半導体（ＭＯＳ）トランジスタを含む、半導体処理及び集積回路（ＩＣ）デバイスに関する。
半導体ウエハを処理する一方で、後に堆積される又は形成されるフィルムが取り除かれるときエッチストップ層として機能し得るフィルムを堆積又は形成することがしばしば有利である。しかし、そのフィルムが後の処理の間充分なエッチング耐性を有さない場合、このようなフィルムは意図せず取り除かれ得る。
意図しない除去の一例は、ＭＯＳトランジスタのための薄いシリコンナイトライド側壁（又はオフセット）スペーサに関与する。薄いシリコンナイトライド側壁スペーサは、一般に、半導体表面への軽くドープされたドレイン（ＬＤＤ）注入とゲートスタックとの間の空間を提供するためのインプラントマスクとして用いられる。典型的なプロセスフローは、まずオフセットスペーサとして機能し、その後、ＳｉＧｅを含むディスポーザブルな第２の側壁スペーサなどの、付加的なフィルムが頂部上に堆積される間、下部層／エッチストップとして用いられる第１のスペーサ層を有し、これは後に取り除かれる。一つのプロセスフローにおいて、第２の側壁スペーサを取り除くために熱リン酸（ＨＰＡ）が用いられる。しかし、ビスーターシャリーブチルアミノシラン（ｂｉｓ−ｔｅｒｔｉａｒｙｂｕｔｙｌａｍｉｎｏ−ｓｉｌａｎｅ：ＢＴＢＡＳ）及びアンモニア試薬から形成されるシリコンナイトライドスペーサでさえ（なお、ＢＴＢＡＳベースのシリコンナイトライドはＨＰＡに最もウェットエッチング耐性があるシリコンナイトライドフィルムであると知られている）、ディスポーザブルなＳｉＧｅ第２の側壁スペーサが取り除かれるとき、必ずしもＨＰＡエッチングを止めることは可能であるとは限らない。特に、シリコンナイトライド側壁スペーサが、Ｈ２又はＮ２を含有するプラズマなど、還元剤に曝される場合、エッチストップ特性は失われ得、シリコンナイトライドオフセット側壁スペーサの意図しない除去、及びその結果、ゲート、ソース、及びドレイン上にその後堆積されるシリサイドに起因するなど、ゲート及びソース及び／又はドレイン間の後続の短絡となり得る。また、半導体デバイスのサイズが縮小されるにつれて、ゲートスタックの頂部とソース／ドレイン領域の頂部表面との間の距離が低減され、ゲートスタックの側壁上に形成するシリサイドに起因する電気的短絡の可能性が増大する。
開示される実施例は、多層側壁スペーサを用いる金属酸化物半導体（ＭＯＳ）トランジスタのための薄い側壁スペーサの上述の意図しない除去に対する解決策を記載する。第２の誘電性材料を形成するため少なくとも１つの要素を付加することにより第１の材料を含む第１の側壁スペーサの頂部表面を化学的に変換することにより、第２の材料は、第１のスペーサ材料に較べてエッチング耐性を実質的に増大させ得る。その結果、第１のスペーサ上のディスポーザブルな第２のスペーサの後続の除去は、第２の誘電性材料がエッチストップとして機能し得るため第１のスペーサを取り除かないか、又は第１のスペーサの第１の誘電体材料のための少なくとも何らかのエッチング保護を提供し得る。
１つの開示される実施例が、ゲート誘電体上のゲート電極を含むゲートスタックを、その上に有する基板の半導体表面上に第１の誘電体材料を堆積することを含む、集積回路を製造する方法を含む。第１の誘電体材料は、ＲＩＥを用いるなど、ゲートスタックの側壁上に側壁スペーサを形成するためエッチングされる。第１の誘電体材料の頂部表面が、表面変換された側壁スペーサを提供するため少なくとも１つの要素を付加することにより第２の誘電体材料に化学的に変換される。第２の誘電体材料は、遷移領域にわたって）第１の誘電性材料に化学的に結合される。
表面変換された側壁スペーサを形成することに続いて、ゲートスタックの横の半導体表面に軽くドープされたドレイン（ＬＤＤ）を形成するためイオン注入が続き得る。その後、表面変換された側壁スペーサ上に第２のスペーサが形成される。その後、ゲートスタックの横にソース及びドレインが形成される。第２のスペーサを形成した後ゲートスタックの横の半導体表面にソース及びドレインを形成するためにイオン注入を用いることができる。代替として、ＳｉＧｅ Ｓ／Ｄプロセス（例えば、典型的にＰＭＯＳ領域に窪みが形成され、ＳｉＧｅで置換される）のために第２の側壁スペーサを用いることができる。第２のスペーサはその後、ソース／ドレイン形成後に選択的に取り除かれ得る。化学的に変換された層の表面は、第１の誘電体材料が表面変換された層により保護されるように、選択的エッチング後も元のままである。
図１は、例示の一実施例に従って、表面変換された側壁スペーサを含むＭＯＳトランジスタを有する集積回路（ＩＣ）デバイスを製造するための例示の方法における工程を示すフローチャートである。
図２Ａは、例示の一実施例に従って、表面変換された側壁スペーサを含むＭＯＳトランジスタを有するＩＣデバイスを製造する例示の方法のための処理進行を図示する断面図である。 図２Ｂは、例示の一実施例に従って、表面変換された側壁スペーサを含むＭＯＳトランジスタを有するＩＣデバイスを製造する例示の方法のための処理進行を図示する断面図である。
図２Ｃは、例示の一実施例に従って、表面変換された側壁スペーサを含むＭＯＳトランジスタを有するＩＣデバイスを製造する例示の方法のための処理進行を図示する断面図である。 図２Ｄは、例示の一実施例に従って、表面変換された側壁スペーサを含むＭＯＳトランジスタを有するＩＣデバイスを製造する例示の方法のための処理進行を図示する断面図である。
図２Ｅは、例示の一実施例に従って、表面変換された側壁スペーサを含むＭＯＳトランジスタを有するＩＣデバイスを製造する例示の方法のための処理進行を図示する断面図である。 図２Ｆは、例示の一実施例に従って、表面変換された側壁スペーサを含むＭＯＳトランジスタを有するＩＣデバイスを製造する例示の方法のための処理進行を図示する断面図である。 図２Ｇは、窒化物オフセットスペーサの意図しない除去の結果を示す既知のスペーサプロセス後の結果のスペーサ構造を示す。
図３は、例示の一実施例に従った、第１の誘電性材料上の第２の誘電体材料を含む側壁スペーサを有するＭＯＳトランジスタを含むＩＣデバイスの一部の断面図であり、第２の誘電体材料は遷移領域にわたって第１の誘電性材料に化学的に結合されている。
図４は、例示の一実施例に従って、表面変換された側壁スペーサの厚みにわたって提供される化学的結合の高度に簡略化した描写を含み、例示の表面変換された側壁スペーサのための厚みの関数として組成を示す。
図１は、例示の一実施例に従って、表面変換された側壁スペーサを含むＭＯＳトランジスタを有するＩＣデバイスを製造するための例示の方法１００における工程を示すフローチャートである。ステップ１０１が、ゲート誘電体上のゲート電極を含むゲートスタックを、その上に有する基板の半導体表面上に第１の誘電体材料を堆積することを含む。ステップ１０２が、ＲＩＥを用いるなど、ゲートスタックの側壁上に側壁スペーサを形成するため第１の誘電体材料をエッチングすることを含む。
ステップ１０３が、表面変換された側壁スペーサを提供するため少なくとも１つの要素を付加することにより第１の誘電体材料の頂部表面を第２の誘電体材料に化学的に変換させることを含む。第２の誘電体材料は、遷移領域にわたって第１の誘電性材料に化学的に結合される。側壁スペーサの化学的に変換された頂部表面は、第２の誘電性材料を形成するため少なくとも１つの要素を付加することによりエッチストップとなり、これは、熱リン酸（ＨＰＡ）エッチングなどに対し、変換されていない第１の誘電性材料と較べて、フィルムのウェットエッチング耐性を実質的に増大させる。一実施例において付加される要素は炭素である。別の実施例において、炭素及び酸素両方が付加される。
一つの特定の例において、第１の誘電性材料は、ＢＴＢＡＳ派生のシリコンナイトライドを含み、シリコンカーバイド（ＳｉＣ）、シリコンカーボナイトライド（ＳｉＣＮ）、及び／又はシリコンオキシカーボナイトライド（ＳｉＯＣＮ）フィルムを含む第２の誘電性材料の、典型的に１０〜２０オングストロームの厚みの、薄い層を形成するシリコンナイトライドの頂部表面に炭素が付加される。これは、予めゲートスタック側壁として用いられたＢＴＢＡＳシリコンナイトライドフィルムを、後続のディスポーザブルなスペーサフィルムを堆積する前に、概して３００℃〜８００℃の温度、及び約０．１〜１０Ｔｏｒｒの圧力で、１５〜６００秒間又はそれ以上の間、３０〜３０００ｓｅｅｍまでの流量のエチレン、アセチレン、又は同様の炭化水素ガスに曝すことにより成される。実行された試験において、ＳｉＣ、ＳｉＣＮ、又はＳｉＯＣＮが形成され、これらは全て、２１５℃を下回る温度のＨＰＡエッチングに大きく影響されないことが分かった。ＨＰＡは概して１２０℃〜１８０℃の温度で用いられるため、下にあるシリコンナイトライド側壁スペーサは、第２の誘電性材料により保護される。
明らかなプロセス差異のほかに、共に化学的に結合されている開示される表面変換された側壁スペーサのための第２の誘電体材料の第１の誘電体材料に対する関係は、第１の誘電性材料上の第２の誘電体材料の気相成長（例えば化学気相成長）に起因する既知の配置とは異なり、第２の誘電体材料は、比較的弱いファン・デル・ワールスの力により第１の誘電体材料に取り付けられるようになる。また、開示される化学的変換プロセスに本質的に起因して、第２の誘電体材料のエリアは、第１の誘電性材料のエリアと整合する。これに対し、第１の誘電性材料上の第２の誘電体材料の気相成長に起因する既知の配置では、第２の誘電体材料のエリアは、スペーサ形成のために必要とされるエッチングプロセスに起因して第１の誘電体材料のエリアと比較して異なり得る。
ステップ１０４が、ゲートスタックの横の半導体表面に軽くドープされたドレイン（ＬＤＤ）を形成するためイオン注入することを含む。ＣＭＯＳプロセスでは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは概して各々、個別のＬＤＤ注入を受ける。ステップ１０５が、表面変換された側壁スペーサ上に第２のスペーサを形成することを含む。ステップ１０６が、ゲートスタックの横にソース及びドレインを形成することを含む。第２のスペーサを形成した後、ゲートスタックの横の半導体表面にソース及びドレインを形成するためにイオン注入を用いることができる。典型的なＣＭＯＳプロセスでは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは各々個別のソース／ドレイン注入を受ける。しかし、代替として、第２の側壁スペーサは、ＳｉＧｅ Ｓ／Ｄプロセス（例えば、典型的にＰＭＯＳ領域に窪みが形成され、ＳｉＧｅで置換される）に用いることもできる。ステップ１０７が、ソース／ドレイン形成（ステップ１０６）後第２のスペーサを選択的に取り除くことを含む。化学的に変換された層の表面は、第１の誘電体材料が表面変換された層により保護されるように、選択的エッチング後も元のままである。
図２Ａ〜図２Ｆは、例示の一実施例に従って、表面変換された側壁スペーサを有するＩＣデバイスを製造する例示の方法のための処理進行を図示する断面図である。図２Ｇは、側壁スペーサの意図しない除去を示す既知のスペーサプロセス後の結果のスペーサ構造を示す。図２Ａは、如何なる側壁スペーサが基板３０５上に形成される前のゲート誘電体２１２上のゲート電極２１１を含むゲートスタックを示す。基板３０５は、シリコン、シリコンゲルマニウム、並びにＩＩ−ＶＩ及びＩＩＩ−Ｖ基板、並びにＳＯＩ基板など、任意の基板材料を含み得る。ゲート電極２１１は、ポリシリコン、又は種々のその他のゲート電極材料を含み得る。ゲート誘電体２１２は、任意選択の高ｋ誘電体を含む種々のゲート誘電体を含み得、例えばｋ＞３．９、典型的にはｋ＞７、を有すると定義される。一つの特定の実施例において、高ｋ誘電体はシリコンオキシナイトライドを含む。
図２Ｂは、ＲＩＥプロセスにより、シリコンナイトライドオフセットスペーサなど、側壁スペーサ（例えば、窒化物オフセットスペーサ）２１５が形成された後のゲートスタックを示す。図２Ｃは、ＬＤＤ領域２２５を形成するためのＬＤＤイオン注入などのイオン注入プロセス後の結果を示し、このプロセスは、側壁スペーサ２１５によって提供されるインプラント阻止を用いた。図２Ｄは、図示する表面変換された層２１６を形成する炭化水素ガスを流すことを含む開示される化学的表面変換ステップ後の結果の構造を示す。図２Ｅは、例えば化学的堆積により及びその後続くＲＩＥより、後続のディスポーザブルな第２のスペーサ２３５が形成された後のゲートスタック２１１／２１２を示す。典型的なＣＭＯＳプロセスの場合、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは各々個別のソース／ドレイン注入を受ける。
ディスポーザブルな第２のスペーサ２３５はその後、ソース／ドレイン形成後に選択的に取り除かれる。図２Ｆは、熱（例えば、１２０〜１８０℃）ＨＰＡエッチングになどにより、ディスポーザブルな第２のスペーサ２３５が選択的に取り除かれた後のゲートスタック２１２／２１１を示す。表面変換された層２１６は、側壁スペーサ２１５が表面変換された層２１６により保護されるように、エッチング後も元のままであることに留意されたい。開示される表面変換された層がない場合、それがシリコンナイトライドを含むなどの側壁スペーサ２１５は、ディスポーザブルな第２のスペーサ２３５を取り除くために用いられるプロセスを用いた除去を受ける。図２Ｇは、既知のスペーサプロセス後の結果のスペーサ構造を示し、側壁スペーサ２１５の意図しない完全な除去後の結果を示す。
図３は、例示の一実施例に従った、第１の誘電性材料上の第２の誘電体材料を含む表面変換された側壁スペーサを有するＭＯＳトランジスタを含むＩＣデバイス３００（例えば、半導体ダイ）の一部の断面図であり、第２の誘電体材料は、遷移領域にわたって第１の誘電性材料に化学的に結合される。バックエンドオブライン（ＢＥＯＬ）メタライゼーションは簡潔にするため図示しない。ＩＣ３００は、半導体表面３０６を有する、Ｐ型シリコン又はＰ型シリコンゲルマニウム基板などの基板３０５を含む。シャロートレンチアイソレーション（ＳＴＩ）など任意選択のトレンチアイソレーション３０８が示されている。ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ３１０が、Ｎウェル３０７内にあるＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ３２０と共に示されている。
ＮＭＯＳトランジスタ３１０は、ゲートスタックの側壁上の側壁スペーサを有するゲート誘電体３１２上のゲート電極３１１を含むゲートスタックを含む。側壁スペーサは、第１の誘電体材料３１５ｂ上の第２の誘電体材料３１５ａを含み、第２の誘電体材料３１５ａは、遷移領域３１５ｃにわたって第１の誘電体材料３１５ｂに化学的に結合される。第２の誘電体材料３１５ａは炭素を含み、第１の誘電体材料は炭素を含まず、本明細書において用いられる「炭素を含まない」とは、Ｃ＜３％の重量パーセントを指す。
ＮＭＯＳトランジスタ３１０は、側壁スペーサの横のソース３２１領域及びドレイン３２２領域を含み、軽くドープされた拡張部３２１ａ及び３２２ａを含む。シリサイド層３１６が、ゲート電極３１１及びソース３２１及びドレイン３２２上に示されている。
同様に、ＰＭＯＳトランジスタ３２０は、ゲートスタックの側壁上の側壁スペーサを有するゲート誘電体３３２（これは、ゲート電極３１１下のゲート誘電体３１２と同じ材料であってもよい）上のゲート電極３３１を含むゲートスタックを含み、第１の誘電体材料３１５ｂ上の第２の誘電体材料３１５ａを含み、第２の誘電体材料３１５ａは、遷移領域３１５ｃにわたって第１の誘電体材料３１５ｂに化学的に結合される。第２の誘電体材料３１５ａは、炭素を含み、第１の誘電体材料は炭素を含まない。ＰＭＯＳトランジスタ３２０は、側壁スペーサの横のソース３４１領域及びドレイン３４２領域を含み、軽くドープされた拡張部３４１ａ及び３４２ａを含む。シリサイド層３１６が、ゲート電極３３１上及びソース３４１及びドレイン３４２上に示されている。
側壁スペーサ３１５ａ／３１５ｃ／３１５ｂのその基部でその最も幅広いポイントでの総厚は、４０〜７０オングストローム厚みなど、概して≦１００オングストロームである。例えば、一つの特定の実施例において、第２の誘電体材料３１５ａは約５〜１０オングストローム厚みであり、遷移領域３１５ｃは１５〜２５オングストローム厚みであり、第１の誘電体材料３１５ｂは２０〜３０オングストローム厚みである。
図４は、例示の一実施例に従って、例示の表面変換された側壁スペーサ４００の厚みの関数として組成を示し、表面変換された側壁スペーサ４００の厚みにわたって提供される化学的結合の高度に簡略化した描写を含む。表面変換された側壁スペーサ４００は、ゲートスタック材料の側壁上の第１の誘電体材料３１５ｂと、遷移領域３１５ｃにわたって第１の誘電体材料３１５ｂに化学的に結合される第２の誘電体材料３１５を含む化学的に変換された頂部（外側）表面とを含む、その厚みにわたって非一定の化学的組成プロファイルを含む。図示する実施例において、第１の誘電体材料３１５ｂはシリコンナイトライド（概してＳｉ３Ｎ４）を含み、第２の誘電体材料３１５ａはシリコンカーバイド（ＳｉＣ）を含み、遷移領域３１５ｃは、Ｓｉ、Ｎ、及びＣを含む材料を含み、ここで、第２の誘電体材料３１５ａ／ゲートスタックまでの距離が低減されるにつれてＣ含有量が減少しＮ含有量が増大する。
開示される半導体ダイは、その中の種々の要素及び／又はその上の層を含み得る。これらは、障壁層、誘電体層、デバイス構造、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電性線、導電性ビアなどを含む能動要素及び受動要素を含み得る。また、半導体ダイは、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む種々のプロセスから形成することができる。
本開示に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、他の実施例及び実施例の変形が可能であること、及び本発明の特許請求の範囲から逸脱することなく、説明した実施例に更なる付加、削除、代替、及び変更が成され得ることが分かるであろう。

Claims (14)

  1. 集積回路を製造する方法であって、
    ゲート誘電体上のゲート電極を含むゲートスタックを、その上に有する基板の半導体表面上に第１の誘電体材料を堆積すること、
    前記ゲートスタックの側壁上に前記第１の誘電体材料を含む側壁スペーサを形成するため前記第１の誘電体材料をエッチングすること、及び
    変換された側壁スペーサ表面を提供するため、そこに少なくとも１つの要素を付加することにより前記第１の誘電体材料の頂部表面を第２の誘電体材料に化学的に変換させること、
    を含み、
    前記第２の誘電体材料が、遷移領域にわたって前記第１の誘電性材料に化学的に結合される、方法。
  2. 請求項１に記載の方法であって、前記エッチングすることが反応性イオンエッチング（ＲＩＥ）を含み、前記化学的に変換することが、前記第１の誘電性材料との化学反応を起こすための条件下でガスを流すことを含む、方法。
  3. 請求項２に記載の方法であって、前記条件が、３００℃〜８００℃の温度で炭化水素ガスを流すことを含み、前記要素が炭素を含み、前記第１の誘電体材料が炭素を含まない、方法。
  4. 請求項３に記載の方法であって、前記第１の誘電性材料がシリコンナイトライドを含み、前記第２の誘電性材料が、シリコンカーバイド（ＳｉＣ）、シリコンカーボナイトライド（ＳｉＣＮ）、又はシリコンオキシカーボナイトライド（ＳｉＯＣＮ）を含む、方法。
  5. 請求項１に記載の方法であって、
    前記ゲートスタックの横の前記半導体表面に軽くドープされたソース及びドレインを形成するようにイオン注入すること、
    前記表面変換された側壁スペーサ上に第２のスペーサを形成すること、
    前記第２のスペーサを前記形成した後、前記ゲートスタックの横の前記半導体表面にソース及びドレインを形成すること、及び
    前記ソース及びドレインを前記形成した後、前記第２のスペーサを選択的に取り除くこと
    を更に含む、方法。
  6. 請求項５に記載の方法であって、前記選択的除去が、リン酸（ＨＰＡ）エッチングを含む、方法。
  7. 請求項６に記載の方法であって、前記ＨＰＡエッチングのための温度が１２０〜１８０℃である、方法。
  8. 請求項１に記載の方法であって、前記第１の誘電性材料がシリコンナイトライドを含む、方法。
  9. 集積回路を製造する方法であって、
    ゲート誘電体上にゲート電極を含むゲートスタックを、その上に有する基板の半導体表面上に第１の誘電体材料を堆積すること、
    前記ゲートスタックの側壁上に前記第１の誘電体材料を含む側壁スペーサを形成するため前記第１の誘電体材料を反応性イオンエッチング（ＲＩＥ）すること、
    表面変換された側壁スペーサを提供するため、そこに少なくとも１つの要素を付加することにより前記第１の誘電体材料の頂部表面を第２の誘電体材料に化学的に変換させること、
    を含み、
    前記化学的に変換することが、前記第１の誘電性材料との化学反応を起こすための条件下で３００℃〜８００℃の温度で炭化水素ガスを流すことを含み、
    前記要素が炭素を含み、前記第１の誘電体材料が炭素を含まず、更に、
    前記第２の誘電体材料が、遷移領域にわたって前記第１の誘電性材料に化学的に結合される、
    方法。
  10. 請求項９に記載の方法であって、
    前記表面変換された側壁スペーサ上に第２のスペーサを形成すること、
    前記第２のスペーサを形成した後、前記ゲートスタックの横に前記半導体表面にソース及びドレインを形成するためイオン注入すること、及び
    前記イオン注入の後、１２０℃〜１８０℃の温度のリン酸（ＨＰＡ）エッチングを用いて前記第２のスペーサを選択的に取り除くこと、
    を更に含む、方法。
  11. 集積回路（ＩＣ）であって、
    半導体表面を有する基板、及び
    前記半導体表面上の少なくとも一つの金属酸化物半導体（ＭＯＳ）トランジスタ、
    を含み、
    前記ＭＯＳトランジスタが、
    ゲートスタックの側壁上の側壁スペーサを有するゲート誘電体上のゲート電極を含む前記ゲートスタックであって、前記側壁スペーサが第１の誘電性材料上の第２の誘電体材料を含む、前記ゲートスタックと、
    前記側壁スペーサの横のソース及びドレイン領域と、
    を含み、
    前記第２の誘電性材料が炭素を含み、前記第１の誘電体材料が炭素を含まず、
    前記第２の誘電体材料が、遷移領域にわたって前記第１の誘電性材料に化学的に結合される、
    ＩＣ。
  12. 請求項１０に記載のＩＣであって、前記第１の誘電性材料がシリコンナイトライドを含み、前記第２の誘電性材料が、シリコンカーバイド（ＳｉＣ）、シリコンカーボナイトライド（ＳｉＣＮ）、又はシリコンオキシカーボナイトライド（ＳｉＯＣＮ）を含む、ＩＣ。
  13. 請求項１０に記載のＩＣであって、前記第２の誘電体材料の或るエリアが、前記第１の誘電性材料の或るエリアと整合する、ＩＣ。
  14. 請求項１０に記載のＩＣであって、前記側壁スペーサの総厚が≦１００オングストロームである、ＩＣ。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104952725B (zh) * 2014-03-24 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
JP7019085B1 (ja) 2021-04-26 2022-02-14 Dmg森精機株式会社 工作機械

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005064403A (ja) * 2003-08-20 2005-03-10 Sony Corp 半導体装置の製造方法および半導体装置
JP2007157870A (ja) * 2005-12-02 2007-06-21 Renesas Technology Corp 半導体装置及びその製造方法
JP2008047820A (ja) * 2006-08-21 2008-02-28 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2008117848A (ja) * 2006-11-01 2008-05-22 Nec Electronics Corp 半導体装置の製造方法
JP2009140967A (ja) * 2007-12-03 2009-06-25 Panasonic Corp 半導体装置の製造方法
JP2010118500A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3811518B2 (ja) * 1995-01-12 2006-08-23 松下電器産業株式会社 半導体装置およびその製造方法
JP2002246463A (ja) * 2001-02-13 2002-08-30 Sony Corp 半導体装置の製造方法及び半導体装置
KR100416628B1 (ko) * 2002-06-22 2004-01-31 삼성전자주식회사 게이트 스페이서를 포함하는 반도체 소자 제조 방법
US6806149B2 (en) 2002-09-26 2004-10-19 Texas Instruments Incorporated Sidewall processes using alkylsilane precursors for MOS transistor fabrication
JP2004134687A (ja) 2002-10-15 2004-04-30 Toshiba Corp 半導体装置及びその製造方法
US6812073B2 (en) 2002-12-10 2004-11-02 Texas Instrument Incorporated Source drain and extension dopant concentration
KR20040051696A (ko) * 2002-12-11 2004-06-19 주식회사 하이닉스반도체 반도체소자의 스페이서 형성방법
JP2004200550A (ja) 2002-12-20 2004-07-15 Renesas Technology Corp 半導体装置の製造方法
US6991979B2 (en) * 2003-09-22 2006-01-31 International Business Machines Corporation Method for avoiding oxide undercut during pre-silicide clean for thin spacer FETs
US7229869B2 (en) 2005-03-08 2007-06-12 Texas Instruments Incorporated Method for manufacturing a semiconductor device using a sidewall spacer etchback
JP2007053296A (ja) * 2005-08-19 2007-03-01 Elpida Memory Inc 半導体装置及びその製造方法
US7371649B2 (en) * 2005-09-13 2008-05-13 United Microelectronics Corp. Method of forming carbon-containing silicon nitride layer
JP2009170751A (ja) * 2008-01-18 2009-07-30 Fujitsu Ltd 半導体装置の製造方法
US8138045B2 (en) * 2008-05-19 2012-03-20 Texas Instruments Incorporated Method of forming sidewall spacers to reduce formation of recesses in the substrate and increase dopant retention in a semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005064403A (ja) * 2003-08-20 2005-03-10 Sony Corp 半導体装置の製造方法および半導体装置
JP2007157870A (ja) * 2005-12-02 2007-06-21 Renesas Technology Corp 半導体装置及びその製造方法
JP2008047820A (ja) * 2006-08-21 2008-02-28 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2008117848A (ja) * 2006-11-01 2008-05-22 Nec Electronics Corp 半導体装置の製造方法
JP2009140967A (ja) * 2007-12-03 2009-06-25 Panasonic Corp 半導体装置の製造方法
JP2010118500A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 半導体装置及びその製造方法

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