JP2009170751A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】トランジスタの性能向上を図ってスペーサを形成できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲートを覆って、半導体基板上に、高誘電体材料を含むバリア絶縁膜を形成する工程と、バリア絶縁膜上に、スペーサ絶縁膜を形成する工程と、スペーサ絶縁膜を、異方性エッチングして、ゲートの側壁上にスペーサを残して除去する工程と、露出したバリア絶縁膜を除去する工程と、ゲート及びスペーサをマスクとして、半導体基板に不純物を注入し、エクステンションを形成する工程と、さらにサイドウォールを形成し、ゲート、スペーサ、及びサイドウォールをマスクとして、ソース／ドレイン領域を形成する工程とを有する。
【選択図】図１−１

Description

本発明は、半導体装置の製造方法に関し、特に、エクステンションを形成したトランジスタを有する半導体装置の製造方法に関する。

電界効果トランジスタの製造プロセスにおいて、エクステンションと呼ばれる不純物濃度が低く浅い拡散層と、ゲート電極との距離をコントロールする目的で、ゲート側壁上にスペーサと呼ばれる絶縁膜が形成される。このようなスペーサは、例えば非特許文献１に開示されている。

スペーサは、ゲートを覆って基板全面に形成した絶縁膜を、例えば反応性イオンエッチング（ＲＩＥ）で異方性エッチングし、ゲート側壁上に選択的に残すことにより形成される。スペーサをマスクとして不純物を注入して、エクステンションが形成される。

半導体技術ロードマップ専門委員会、"国際半導体技術ロードマップ１９９９年版／８．フロントエンドプロセス"、［online］、［平成１９年１２月２６日検索］、インターネット＜URL： http://home.jeita.or.jp/device/strj/ITRS99-JP/FEP.pdf＞

性能の良いトランジスタを作製するためのスペーサ形成技術が望まれる。

本発明の一目的は、トランジスタの性能向上を図ってスペーサを形成できる半導体装置の製造方法を提供することである。

本発明の一観点によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート絶縁膜に前記ゲート電極が積層されたゲートを覆って、前記半導体基板上に、高誘電体材料を含むバリア絶縁膜を形成する工程と、前記バリア絶縁膜上に、スペーサ絶縁膜を形成する工程と、前記スペーサ絶縁膜を、異方性エッチングして、前記ゲートの側壁上にスペーサを残して除去する工程と、露出した前記バリア絶縁膜を除去する工程と、前記ゲート及びスペーサをマスクとして、前記半導体基板に不純物を注入し、エクステンションを形成する工程と、前記ゲート及びスペーサを覆って、前記半導体基板上に、サイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜を、異方性エッチングして、前記スペーサの側壁上にサイドウォールを残して除去する工程と、前記ゲート、スペーサ、及びサイドウォールをマスクとして、前記半導体基板に、前記エクステンションの形成時よりも高い濃度の不純物を注入し、ソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法が提供される。

本発明の他の観点によれば、半導体基板上に、高誘電体材料を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を覆って、前記ゲート絶縁膜上に、スペーサ絶縁膜を形成する工程と、前記スペーサ絶縁膜を、異方性エッチングして、前記ゲート電極の側壁上にスペーサを残して除去する工程と、露出した前記ゲート絶縁膜を、前記スペーサ及び前記ゲート電極の下に配置された部分を残して除去する工程と、前記ゲート絶縁膜に前記ゲート電極が積層されたゲート、及び前記スペーサをマスクとして、前記半導体基板に不純物を注入し、エクステンションを形成する工程と、前記ゲート及びスペーサを覆って、前記半導体基板上に、サイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜を、異方性エッチングして、前記スペーサの側壁上にサイドウォールを残して除去する工程と、前記ゲート、スペーサ、及びサイドウォールをマスクとして、前記半導体基板に、前記エクステンションの形成時よりも高い濃度の不純物を注入し、ソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法が提供される。

高誘電体材料を含むバリア絶縁膜上に、スペーサ絶縁膜が形成され、スペーサを形成するスペーサ絶縁膜のエッチングが、異方性エッチングで行われる。バリア絶縁膜により、例えば、スペーサ形成の異方性エッチングで半導体基板表面に変質ないしダメージ層が形成されることが妨げられる。

まず、比較例のトランジスタ製造方法について説明し、その方法で生じる問題点について説明する。図３（Ａ）〜３（Ｇ）は、比較例のトランジスタ製造方法を説明するための概略断面図である。

図３（Ａ）に示すように、例えばｎ型シリコン基板１０１に、例えばシャロートレンチアイソレーション（ＳＴＩ）により素子分離領域１０２を形成し、素子分離領域１０２により画定された活性領域にｐ型ウェル１０３を形成する。

ｐ型ウェル１０３上に、ゲート絶縁膜１０４を形成し、ゲート絶縁膜１０４上に、ゲート電極１０５を形成する。ゲート絶縁膜１０４は、例えば活性領域表面を熱酸化して形成した酸化シリコン膜、また例えば酸窒化シリコン膜からなり、必要に応じて高誘電体膜でも良い。ゲート電極１０５は、例えば化学気相堆積（ＣＶＤ）により堆積したポリシリコン膜からなる。レジストパターンを用いてエッチングすることにより、ゲート電極１０５をパターンニングする。ゲート絶縁膜１０４とゲート電極１０５を併せて、ゲート１０６と呼ぶ。

次に、図３（Ｂ）に示すように、ゲート１０６を覆って全面に、ＣＶＤで酸化シリコン膜１０７を形成する。

次に、図３（Ｃ）に示すように、ＣとＦとを含むフロロカーボン系のガスプラズマを用いた反応性イオンエッチング（ＲＩＥ）で、酸化シリコン膜１０７を異方性エッチングして、ゲート１０７の側壁上の部分のみを残すことにより、スペーサ１０８を形成する。ｐ型ウェル１０３表面及びゲート電極１０５上面が露出する。

次に、図３（Ｄ）に示すように、ゲート１０６及びスペーサ１０８をマスクとして、ｐ型ウェル１０３にｎ型不純物の注入を行い、低濃度の浅い拡散層であるｎ型エクステンション１０９を形成する。

次に、図３（Ｅ）に示すようにゲート１０６及びスペーサ１０８を覆って全面に、酸化シリコン膜１１０をＣＶＤで形成する。

次に、図３（Ｆ）に示すように、フロロカーボン系のガスプラズマを用いたＲＩＥで、酸化シリコン膜１１０を異方性エッチングして、スペーサ１０８の側壁上の部分のみを残すことにより、サイドウォール１１１を形成する。ｐ型ウェル１０３表面及びゲート電極１０５上面が露出する。

次に、図３（Ｇ）に示すように、ゲート１０６、スペーサ１０８、及びサイドウォール１１１をマスクとして、エクステンション１０９よりも高濃度で、深い領域に、ｎ型不純物の注入を行い、ｎ型ソース／ドレイン領域１１２を形成する。なお、ゲート電極１０５上面にもｎ型不純物がドープされる。このようにして、比較例の金属酸化物半導体（ＭＯＳ）トランジスタが形成される。

この後、ソース／ドレイン領域１１２、及び、ゲート電極１０５の表面をシリサイド化し、その上に層間絶縁膜を形成する。層間絶縁膜にコンタクト孔をエッチングし、導電性プラグを埋め込む。さらに、上方に配線層が形成される。

次に、比較例のトランジスタ製造方法におけるスペーサ形成工程で生じる課題について説明する。

スペーサとなる絶縁膜として、通常、酸化シリコン系の膜が用いられることが多い。シリコン基板上から酸化シリコン系の膜を高い選択比で除去するために、フロロカーボン系のガスプラズマが一般的に用いられている。

フロロカーボン系のガス、例えばＣＦ_４のプラズマを用いると、酸化シリコン（ＳｉＯ_２）が存在する限り、ＳｉＯ_２＋ＣＦ_４→ＳｉＦ_４＋ＣＯ_２という反応が進行して、ＳｉＯ_２膜が除去されるが、シリコン基板が露出すると、自己整合的にフロロカーボン膜がシリコン基板表面に堆積して保護膜となるので、シリコンに対して高い選択比で酸化シリコンをエッチングすることができる。

ただし、プラズマ中の炭素の一部が、保護膜下のシリコンと反応して、非常に安定なＳｉＣになり、シリコン基板表面に変質ダメージ層を形成する。

図４（Ａ）は、フロロカーボンプラズマに曝されたシリコン基板表面のＸ線光電子分光（ＸＰＳ）スペクトルである。横軸がｅＶ単位で示す結合エネルギであり、縦軸が任意単位で示す相対強度である。ＳｉＣに対応する約２８３ｅＶのピークが観察されている。

変質ダメージ層は、エクステンション形成のために注入した不純物の活性化を阻害し、格子欠陥として存在し続けるため、エクステンションの抵抗が充分に下がらず、充分なオン電流を流せなくなる。

図４（Ｂ）は、角度分解Ｘ線光電子分光（ＡＲＸＰＳ）により測定した変質ダメージ層の膜厚を示すグラフである。横軸が基板表面からの深さをｎｍ単位で示し、縦軸が原子濃度を％単位で示す。

基板最表面に、自然酸化膜の存在を示すＯ濃度の高い領域がある。自然酸化膜の下に、ＳｉＣ濃度が高く、変質ダメージ層が形成された領域がある。変質ダメージ層の下端は、２ｎｍ程度の深さに達している。

デバイスサイズが微細化するに従い、エクステンションの深さは浅くなる。国際半導体技術ロードマップ（ＩＴＲＳ）によると、エクステンション深さは、２００６年で１５ｎｍ、２０１０年には７ｎｍと考えられている。エクステンションが浅くなれば、エクステンションの厚さに対する変質ダメージ層の厚さの比率は無視できなくなる。

なお、変質ダメージ層をエッチングで除去する方法が考えられる。ただし、このエッチングにより基板表面が後退する。エクステンションが浅くなるほど、基板の後退（リセス）は望ましくない。

なお、ＳｉＣが生成しないように、イオンエネルギを下げた条件でエッチングすると、充分な異方性や選択比が得られなくなる。

なお、ＲＩＥに限らず、異方性エッチングによって、基板表面に変質ないしダメージ層が形成されると、トランジスタの特性が劣化すると考えられる。

充分な異方性や選択比が得られる条件で、スペーサを形成する異方性エッチングができ、かつ、変質層やダメージ層の形成が抑制されたスペーサの形成技術が望まれる。

なお、スペーサの形成工程と同様に、サイドウォールも、フロロカーボン系のガスプラズマを用いたＲＩＥで酸化シリコン膜をエッチングして形成される。従って、ソース／ドレイン領域の表面にも変質ダメージ層が形成され得る。ただし、ソース／ドレイン領域は、不純物濃度が高く、深いので、変質ダメージ層の影響は小さく、また変質ダメージ層を除去して基板を後退させてもデバイス特性に対する影響は小さい。

なお、エクステンション形成でイオンの斜め注入を行う場合もある。斜め注入を行う場合に、イオンがスペーサを透過してゲート直下の絶縁膜にダメージを与え、トランジスタ特性が劣化する懸念がある。このようなダメージを抑制する技術も望まれる。

次に、第１の実施例のトランジスタの製造方法について説明する。図１（Ａ）〜図１（Ｋ）は、第１の実施例のトランジスタ製造方法を説明するための概略断面図である。

図１（Ａ）に示すように、例えばｎ型シリコン基板１に、例えばＳＴＩにより素子分離領域２を形成し、相互に隣接する２つの活性領域にそれぞれｐ型ウェル３及びｎ型ウェル２３を形成する。ここでｐ型ウェル３は、例えば、Ｂを加速エネルギ１５０ｋｅＶ、ドーズ量１×１０^１５ａｔｏｍｓ／ｃｍ^２で注入して形成でき、ｎ型ウェル２３は、例えば、Ｐを加速エネルギ３００ｋｅＶ、ドーズ量１×１０^１３ａｔｏｍｓ／ｃｍ^２で注入して形成できる。

活性領域表面を熱酸化し、ｐ型ウェル３及びｎ型ウェル２３表面にゲート絶縁膜となる酸化シリコン膜を形成する。さらに酸化シリコン膜上に例えばＣＶＤでポリシリコン膜を形成し、ポリシリコン膜を、写真食刻法を用いたエッチングでパターンニングする。ゲート電極がポリシリコンやアモルファスシリコンの場合には、例えばＨＢｒを用いたガスプラズマによるＲＩＥが適しており、酸化シリコン膜でエッチングを止める。露出した酸化シリコン膜は、必要に応じて等方性エッチングする。

なお、ここで、ゲート絶縁膜は、酸化シリコン膜の他に、例えば、酸化シリコン膜に窒素を導入した酸窒化シリコン膜でもよく、また例えば、酸化シリコン膜や酸窒化シリコン膜上に、ＨｆやＬａ等を含む高誘電体膜を積層した構造としてもよい。また、ゲート電極は、ポリシリコンの他に、例えばアモルファスシリコンや、シリサイド、メタルゲートとしてもよい。

このようにして、ｐ型ウェル３及びｎ型ウェル２３上にそれぞれ、ゲート絶縁膜４にゲート電極５が積層されたゲート６、及び、ゲート絶縁膜２４にゲート電極２５が積層されたゲート２６が形成される。

次に、図１（Ｂ）に示すように、ゲート６及び２６を覆って全面に、ＨｆＯ_２を原子層堆積（ＡＬＤ）で厚さ２ｎｍ形成して、バリア絶縁膜７を形成する。ＡＬＤは、例えば、基板温度を３００℃とし、ＨｆＣｌ_４とＨ_２Ｏを交互に供給することにより行われる。なお、有機金属化学気相堆積（ＭＯＣＶＤ）でＨｆＯ_２膜を形成することもできる。

次に、図１（Ｃ）に示すように、バリア絶縁膜７の上に、酸化シリコンからなるスペーサ絶縁膜８を、例えば、ＳｉＨ_４とＯ_２を材料とし温度を４２５℃としたＣＶＤで、厚さ７ｎｍ形成する。

次に、図１（Ｄ）に示すように、ＣとＦとを含むフロロカーボン系のガスプラズマを用いたＲＩＥで、スペーサ絶縁膜８を異方性エッチングして、ゲート６の側壁上及びゲート２６の側壁上の部分のみ残すことにより、ゲート６の側壁上にスペーサ９を、ゲート２６の側壁上にスペーサ２９を形成する。このＲＩＥは、充分高い選択比を持って、バリア絶縁膜７の表面で停止させることができる。ＲＩＥに用いるガスとして、例えば、ＣＨＦ_３にＡｒを加えたものや、ＣＦ_４を用いることができる。

例えばＣＦ_４によるエッチング速度は、ＳｉＯ_２では９０ｎｍ／ｍｉｎであるのに対し、ＨｆＯ_２では２ｎｍ／ｍｉｎであることが知られている（Ｍａｅｄａ ｅｔ ａｌ． ＳＳＤＭ ２００３）。

ＨｆＯ_２は、イオン阻止能力が高い。ＳＲＩＭ（ＩＢＭがフリーウェアとして公開しており、イオンの固体中での飛程をモンテカルロ法で計算するシミュレーションソフト）による計算の結果、例えばＢを１０ｋｅＶで打ち込んだ場合、ＳｉＯ_２中、ＨｆＯ_２中への侵入深さは、それぞれ、４０ｎｍ、１７．９ｎｍである。また例えばＡｓを１０ｋｅＶで打ち込んだ場合、ＳｉＯ_２中、ＨｆＯ_２中への侵入深さは、それぞれ、１１．７ｎｍ、５．４ｎｍである。このように、ＨｆＯ_２に注入されたイオンは、ＳｉＯ_２の約半分の深さまでしか侵入できない傾向がある。

ＨｆＯ_２からなるバリア絶縁膜７により、フロロカーボン系のガスプラズマを用いたＲＩＥによるスペーサ絶縁膜８のエッチング時に、炭素がシリコン基板表面に達することが妨げられ、変質ダメージ層の形成が抑制される。

次に、図１（Ｅ）に示すように、例えば１３０℃の熱濃硫酸と過酸化水素水の混合溶液に２０分間浸漬するウエットエッチングにより、ｐ型ウェル３、ｎ型ウェル２３、ゲート電極５、２５、及び、素子分離領域２上の、露出したバリア絶縁膜７を除去する。スペーサ９、２９とゲート６、２６側壁との間、スペーサ９、２９とｐ型ウェル３、ｎ型ウェル２３との間に挟まれた部分のバリア絶縁膜１０、３０は残る。

なお、このウエットエッチングの温度は１３０℃に限らない。望ましい温度条件として１１０℃以上１５０℃以下の熱濃硫酸と過酸化水素水の混合溶液で、ＨｆＯ_２が除去される。ウエットエッチングであるため、基板やゲート電極、素子分離領域へのダメージを抑えて、ＨｆＯ_２を除去できる。

このようにして、ゲート６の側壁上に、側壁側からバリア絶縁膜１０、スペーサ９が積層されたスペーサ構造１１が形成され、ゲート２６の側壁上に、側壁側からバリア絶縁膜３０、スペーサ２９が積層されたスペーサ構造３１が形成される。スペーサ９、２９とｐ型ウェル３、ｎ型ウェル２３との間に、それぞれ、バリア絶縁膜１０、３０が介在する。

次に、図１（Ｆ）に示すように、ｎ型ウェル２３側の活性領域をホトレジストＰＲ１で覆い、ゲート６及びスペーサ構造１１をマスクとして、ｐ型ウェル３に、ｎ型不純物として例えばＡｓを、加速エネルギ３ｋｅＶ、ドーズ量１×１０^１５ａｔｏｍｓ／ｃｍ^２で注入して、ｎ型エクステンション１２を形成する。

次に、図１（Ｇ）に示すように、ｐ型ウェル３側の活性領域をホトレジストＰＲ２で覆い、ゲート２６及びスペーサ構造３１をマスクとして、ｎ型ウェル２３に、ｐ型不純物として例えばＢを、加速エネルギ０．５ｋｅＶ、ドーズ量１×１０^１５ａｔｏｍｓ／ｃｍ^２で注入して、ｐ型エクステンション３２を形成する。

次に、図１（Ｈ）に示すように、ゲート６とスペーサ構造１１、及び、ゲート２６とスペーサ構造３１を覆って全面に、酸化シリコンからなるサイドウォール絶縁膜１３を、例えばＣＶＤで厚さ５０ｎｍ形成する。

次に、図１（Ｉ）に示すように、フロロカーボン系のガスプラズマを用いたＲＩＥで、サイドウォール絶縁膜１３を異方性エッチングして、スペーサ構造１１及び３１の側壁上の部分のみを残すことにより、サイドウォール１４、３４を形成する。なお、サイドウォールを形成する膜は酸化シリコン膜に限らず、必要に応じて、酸窒化シリコン膜や窒化シリコン膜としてもよい。

次に、図１（Ｊ）に示すように、ｎ型ウェル２３側の活性領域をホトレジストＰＲ３で覆い、ゲート６、スペーサ構造１１、及びサイドウォール１４をマスクとし、ｎ型不純物として例えばＰを加速エネルギ６ｋｅＶ（またはＡｓを加速エネルギ２０ｋｅＶ）、ドーズ量１×１０^１６ａｔｏｍｓ／ｃｍ^２で注入して、エクステンション１２よりも高濃度で、深い領域に、ｎ型ソース／ドレイン領域１５を形成する。なお、ゲート電極５上面にもｎ型不純物がドープされる。

次に、図１（Ｋ）に示すように、ｐ型ウェル３側の活性領域をホトレジストＰＲ４で覆い、ゲート２６、スペーサ構造３１、及びサイドウォール３４をマスクとし、ｐ型不純物として例えばＢを、加速エネルギ３ｋｅＶ、ドーズ量４×１０^１５ａｔｏｍｓ／ｃｍ^２で注入して、エクステンション３２よりも高濃度で、深い領域に、ｐ型ソース／ドレイン領域３５を形成する。なお、ゲート電極２５上面にもｐ型不純物がドープされる。

このようにして、ｐ型ウェル３側にｎＭＯＳトランジスタが形成され、ｎ型ウェル２３側にｐＭＯＳトランジスタが形成される。この後、ソース／ドレイン領域１５、３５、及び、ゲート電極５、２５の表面をシリサイド化し、その上に層間絶縁膜を形成する。層間絶縁膜にコンタクト孔をエッチングし、導電性プラグを埋め込む。さらに、上方に配線層が形成される。シリサイド化、層間絶縁膜、配線層の形成等には、公知の方法を用いることができる。

以上説明したように、スペーサ絶縁膜の下にバリア絶縁膜が配置された状態で、スペーサを形成する異方性エッチングを行うことにより、基板表面の変質ダメージ層の形成が抑制され、エクステンションを良好に形成できる。

なお、実施例のスペーサ構造では、スペーサと、基板表面及びゲート側壁との間に、バリア絶縁膜が介在する。このため、斜め注入でエクステンションを形成する場合において、スペーサを透過したイオンがゲート直下のゲート絶縁膜にダメージを与えることを抑制可能である。

なお、上記実施例では、バリア絶縁膜の厚さを例えば２ｎｍとした。図４（Ｂ）を参照して説明したように、変質ダメージ層の深さはシリコン基板表面から２ｎｍ程度であるので、シリコンよりも物質透過防止能力が高いバリア絶縁膜の厚さは、例えば変質ダメージ層の深さと同程度である２ｎｍにすればよいであろう。

上述のイオン阻止能力を目安として、バリア絶縁膜の厚さは、変質ダメージ層の深さの半分程度の１ｎｍ程度まで薄くしてもよいであろう。なお、バリア絶縁膜を不必要に厚くする必要もないので、バリア絶縁膜の厚さの上限は、例えば変質ダメージ層の深さの１．５倍程度の３ｎｍ程度とすればよいであろう。つまり、バリア絶縁膜の厚さは、１ｎｍ以上３ｎｍ以下の範囲とすればよいであろう。

なお、バリア絶縁膜を堆積する前に、厚さ１ｎｍ以下の酸化シリコン膜、酸窒化シリコン膜、または窒化シリコン膜を堆積し、その上に厚さ１ｎｍ以上２ｎｍ以下のバリア絶縁膜を積層するようにしてもよい。

バリア絶縁膜とスペーサとの積層の厚さは、上述の実施例では９ｎｍ（バリア絶縁膜２ｎｍ＋スペーサ絶縁膜７ｎｍ）としたが、厚さはこれに限らず、８ｎｍ以上１２ｎｍ以下の範囲であれば好適であろう。

上述の実施例では、ＨｆＯ_２からなるバリア絶縁膜を、熱濃硫酸と過酸化水素水との混合液によりエッチングしたが、他の薬液でエッチングしてもよい。例えば、１１０℃以上１８０℃以下の熱濃硫酸や、１３０℃以上１８０℃以下の熱濃燐酸、あるいはフッ化水素水を用いても、ＨｆＯ_２が除去される。ただし、フッ化水素水を用いる場合は、スペーサやＳＴＩの後退が生じるので注意が必要である。

ＨｆＯ_２を、濃硫酸を主成分として含む薬液（濃硫酸や、濃硫酸と過酸化水素水の混合溶液など）でエッチングできる温度条件は、８０℃以上２００℃以下の範囲となろう。実験事実として、８０℃より低温ではエッチング速度が遅くなりすぎる。また温度上限は不必要に高くしなくてよく、例えば２００℃程度までなら通常の薬液処理槽での処理が容易である。

上述の実施例では、バリア絶縁膜形成工程や、スペーサ絶縁膜形成工程を、ＨｆＯ_２が結晶化しない、８００℃より低い温度（より好ましくは５００℃以下）で行っており、ＨｆＯ_２は非晶質状態を保つ。非晶質状態のＨｆＯ_２は、薬液で容易に溶解除去できる。

なお、例えば、スペーサとなる酸化シリコン膜をＣＶＤで形成するときの温度が充分に下げられず、ＨｆＯ_２が仮に結晶化したとしても、スペーサを残すＲＩＥ時のプラズマ曝露で、ＨｆＯ_２を非晶質にすることができる。非晶質となったＨｆＯ_２を、容易に溶解除去することができる。

なお、ＨｆＯ_２をウエットエッチングで除去する以外の方法でも、基板やゲート電極、素子分離領域へのダメージを抑えて、ＨｆＯ_２を除去できる。例えば、ＣＣｌ_４中で５００℃に加熱し、ＨｆＯ_２をＨｆＣｌ_４に変化させ、昇華させて除去することができる。ＨｆＣｌ_４は３２０℃の加熱によって昇華することが知られている。このように、塩素を含むガスとの熱反応でいったん塩化物とし、この塩化物を昇華させることにより、ＨｆＯ_２を除去することもできる。

なお、上述の実施例では、バリア絶縁膜の材料としてＨｆＯ_２を用いたが、他の材料を用いることもできるであろう。基本的に、ＨｆＯ_２のように、原子番号の大きな重い原子の酸化物を用いると、物質透過防止能力の高いバリア絶縁膜ができるであろう。なお、酸化物に限らず、窒化物や酸窒化物であってもよいであろう。

このような材料のうち、特に、高誘電体材料が、実際の素子作製に好適であろう。例えば、Ｓｃ、Ｔｉ、Ｓｒ、Ｙ、Ｚｒ、Ｈｆ、Ｔａ、Ｌａのいずれかまたはこれらの合金の、酸化物、窒化物、または酸窒化物が好適であろう。ＨｆＯ_２の他には、例えば、Ｓｃ_２Ｏ_３、ＴｉＯ_２、ＳｒＯ、Ｙ_２Ｏ_５、ＺｒＯ_２、Ｔａ_２Ｏ_５、Ｌａ_２Ｏ_５が挙げられる。なお、Ｔｉ、Ｚｒは、Ｈｆと同族である。

これらの材料をバリア絶縁膜に用いた場合の除去方法について説明する。Ｔａ_２Ｏ_５、ＳｒＯはアルカリに溶解し、Ｙ_２Ｏ_５、Ｌａ_２Ｏ_５は酸に溶解し、Ｓｃ_２Ｏ_３は熱酸に溶解し、ＴｉＯ_２、ＺｒＯ_２は硫酸に溶解するため、酸またはアルカリ薬液によるウエットエッチングでの除去が可能である。

なお、ウエットエッチングで除去できないバリア絶縁膜に対しては、以下のような除去方法も用いられよう。ＴｉＯ_２、ＺｒＯ_２、Ｔａ_２Ｏ_５を用いた場合、塩化物や臭化物は４００℃以下で気化する。このため、例えば、塩素を含むガスや臭素を含むガスのプラズマによるＲＩＥで、ハロゲン化物にして除去することができよう。このように、（炭素を含まない）ハロゲン化合物またはハロゲンガスのプラズマまたはラジカルによるバリア絶縁膜の除去方法も有効であろう。また、基板を加熱することが効果的であろう。なお、このような方法はＨｆＯ_２にも適用可能である。

蒸気圧が低くてガス化が困難な場合は、不活性ガス（Ａｒ、Ｘｅなど）のイオン照射（ミリング）によって除去することもできよう。

次に、第２実施例のトランジスタの製造方法について説明する。図２（Ａ）〜図２（Ｅ）は、第２の実施例のトランジスタ製造方法を説明するための概略断面図である。第１の実施例との違いは、ゲート絶縁膜として高誘電体材料を含む膜を用い、ゲート絶縁膜とバリア絶縁膜とを共通とすることである。

図２（Ａ）に示すように、第１の実施例と同様にして、ｐ型ウェル３及びｎ型ウェル２３を形成する。ｐ型ウェル３及びｎ型ウェル２３を覆って全面に、例えばＨｆＯ_２膜からなるバリア絶縁膜（ゲート絶縁膜）７ａを形成し、さらにバリア絶縁膜７ａ上に例えばポリシリコン膜を形成し、ポリシリコン膜をパターンニングして、ｐ型ウェル３側にゲート電極５ａ、ｎ型ウェル２３側にゲート電極２５ａを形成する。

次に、図２（Ｂ）に示すように、ゲート電極５ａ及び２５ａを覆って、バリア絶縁膜７ａ上全面に、スペーサ絶縁膜８ａを形成する。

次に、図２（Ｃ）に示すように、フロロカーボン系のガスプラズマを用いたＲＩＥで、スペーサ絶縁膜８ａをエッチングして、ゲート電極５ａの側壁上にスペーサ９ａを、ゲート電極２５ａの側壁上にスペーサ２９ａを形成する。

スペーサ絶縁膜８ａの形成方法、及び、スペーサ９ａ、２９ａを残すエッチング方法は、第１の実施例と同様である。バリア絶縁膜７ａにより、第１の実施例と同様に、炭素がシリコン基板表面に達することが妨げられ、変質ダメージ層の形成が抑制される。

次に、図２（Ｄ）に示すように、ｐ型ウェル３、ｎ型ウェル２３、及び、素子分離領域２上の、露出したバリア絶縁膜（ゲート絶縁膜）７ａを、第１の実施例と同様にして除去する。スペーサ９ａ及びゲート電極５ａとｐ型ウェル３との間にゲート絶縁膜４ａが残り、スペーサ２９ａ及びゲート電極２５ａとｎ型ウェル２３との間にゲート絶縁膜２４ａが残る。

ゲート電極５ａ側壁上に形成されたスペーサ９ａの下に、バリア絶縁膜としてゲート絶縁膜４ａの端部が配置されたスペーサ構造１１ａと、ゲート電極２５ａ側壁上に形成されたスペーサ２９ａの下に、バリア絶縁膜としてゲート絶縁膜２４ａの端部が配置されたスペーサ構造３１ａとが形成される。ゲート電極５ａとゲート絶縁膜４ａがゲート６ａを構成し、ゲート電極２５ａとゲート絶縁膜２４ａがゲート２６ａを構成する。

以後、図２（Ｅ）に示すように、ゲート６ａ、スペーサ構造１１ａをマスクとするイオン注入でｐ型ウェル３側のｎ型エクステンション１２ａが形成され、ゲート２６ａ、スペーサ構造３１ａをマスクとするイオン注入でｎ型ウェル２３側のｐ型エクステンション３２ａが形成され、スペーサ構造１１ａ、３１ａの側壁上にサイドウォール１４ａ、３４ａがそれぞれ形成され、ゲート電極５ａ、スペーサ構造１１ａ、サイドウォール１４ａをマスクとするイオン注入でｐ型ウェル３側のｎ型ソース／ドレイン領域１５ａが形成され、ゲート電極２５ａ、スペーサ構造３１ａ、サイドウォール３４ａをマスクとするイオン注入でｎ型ウェル２３側のｐ型ソース／ドレイン領域３５ａが形成されて、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタが形成される。

なお、第２の実施例のスペーサ構造でも、第１の実施例と同様に、スペーサと、基板表面との間に、バリア絶縁膜が介在する。このため、斜め注入でエクステンションを形成する場合において、スペーサを透過したイオンがゲート直下のゲート絶縁膜にダメージを与えることを抑制可能である。

なお、第２の実施例で、バリア絶縁膜（ゲート絶縁膜）は、基板表面の熱酸化シリコン膜の上に、Ｈｆ等を含む高誘電体膜を積層した構造としてもよい。例えば、高誘電体膜を除去した下に、熱酸化シリコン膜が残る。

なお、以上の実施例で、プレーナ型のトランジスタについて説明したが、実施例のスペーサ構造は、それに限らず、シリコンオンインシュレーター（ＳＯＩ）やシリコンゲルマニウム上の歪シリコン、エレベーティッドＳｉＧｅなどのデバイスに利用することもできよう。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以下、本発明の特徴を付記する。
（付記１）
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート絶縁膜に前記ゲート電極が積層されたゲートを覆って、前記半導体基板上に、高誘電体材料を含むバリア絶縁膜を形成する工程と、
前記バリア絶縁膜上に、スペーサ絶縁膜を形成する工程と、
前記スペーサ絶縁膜を、異方性エッチングして、前記ゲートの側壁上にスペーサを残して除去する工程と、
露出した前記バリア絶縁膜を除去する工程と、
前記ゲート及びスペーサをマスクとして、前記半導体基板に不純物を注入し、エクステンションを形成する工程と、
前記ゲート及びスペーサを覆って、前記半導体基板上に、サイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を、異方性エッチングして、前記スペーサの側壁上にサイドウォールを残して除去する工程と、
前記ゲート、スペーサ、及びサイドウォールをマスクとして、前記半導体基板に、前記エクステンションの形成時よりも高い濃度の不純物を注入し、ソース／ドレイン領域を形成する工程と
を有する半導体装置の製造方法。
（付記２）
前記半導体基板はシリコン基板であり、前記スペーサ絶縁膜を除去する工程において、前記異方性エッチングは、フロロカーボン系のガスプラズマを用いた反応性イオンエッチングである付記１に記載の半導体装置の製造方法。
（付記３）
前記バリア絶縁膜を除去する工程は、ウエットエッチングで前記バリア絶縁膜を除去する付記１または２に記載の半導体装置の製造方法。
（付記４）
前記バリア絶縁膜を形成する工程で、前記高誘電体材料は、Ｓｃ、Ｔｉ、Ｓｒ、Ｙ、Ｚｒ、Ｈｆ、Ｔａ、Ｌａのいずれかまたはこれらの合金の、酸化物、窒化物、または酸窒化物である付記１または２に記載の半導体装置の製造方法。
（付記５）
前記バリア絶縁膜を除去する工程は、酸またはアルカリ薬液によるウエットエッチングで前記バリア絶縁膜を除去する付記４に記載の半導体装置の製造方法。
（付記６）
前記バリア絶縁膜を除去する工程は、炭素を含まないハロゲン化合物またはハロゲンガスのプラズマまたはラジカルにより前記バリア絶縁膜を除去する付記４に記載の半導体装置の製造方法。
（付記７）
前記バリア絶縁膜を除去する工程は、不活性ガスのイオン照射で前記バリア絶縁膜を除去する付記４に記載の半導体装置の製造方法。
（付記８）
前記バリア絶縁膜を形成する工程で、前記高誘電体材料はＨｆＯ_２である付記４に記載の半導体装置の製造方法。
（付記９）
前記バリア絶縁膜を除去する工程は、８０℃以上２００℃以下の濃硫酸を含む薬液によるウエットエッチングで前記バリア絶縁膜を除去する付記８に記載の半導体装置の製造方法。
（付記１０）
前記バリア絶縁膜を除去する工程は、１１０℃以上１５０℃以下の熱濃硫酸と過酸化水素水との混合液、１１０℃以上１８０℃以下の熱濃硫酸、１３０℃以上１８０℃以下の熱濃燐酸、またはフッ化水素水によるウエットエッチングで、前記バリア絶縁膜を除去する付記８に記載の半導体装置の製造方法。
（付記１１）
前記バリア絶縁膜を除去する工程は、前記バリア絶縁膜を、塩素を含むガスと反応させて塩化物とし、該塩化物を昇華させることにより除去する付記８に記載の半導体装置の製造方法。
（付記１２）
前記バリア絶縁膜を形成する工程で、前記高誘電体材料は、ＨｆＯ_２、ＴｉＯ_２、ＺｒＯ_２、またはＴａ_２Ｏ_５であり、前記バリア絶縁膜を除去する工程は、該バリア絶縁膜を、炭素を含まず塩素または臭素を含むガスのプラズマによる反応性イオンエッチングで除去する付記４に記載の半導体装置の製造方法。
（付記１３）
前記バリア絶縁膜の厚さは、１ｎｍ以上３ｎｍ以下である付記１〜１２のいずれか１つに記載の半導体装置の製造方法。
（付記１４）
さらに、前記バリア絶縁膜を形成する工程の前に、前記ゲート電極が積層されたゲートを覆って、厚さ１ｎｍ以下の酸化シリコン膜、酸窒化シリコン膜、または窒化シリコン膜を形成する工程を有し、この膜の上に、厚さ１ｎｍ以上２ｎｍ以下の該バリア絶縁膜を形成する付記１〜１２のいずれか１つに記載の半導体装置の製造方法。
（付記１５）
前記バリア絶縁膜と前記スペーサ絶縁膜との積層の厚さは、８ｎｍ以上１２ｎｍ以下である付記１〜１４のいずれか１つに記載の半導体装置の製造方法。
（付記１６）
半導体基板上に、高誘電体材料を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を覆って、前記ゲート絶縁膜上に、スペーサ絶縁膜を形成する工程と、
前記スペーサ絶縁膜を、異方性エッチングして、前記ゲート電極の側壁上にスペーサを残して除去する工程と、
露出した前記ゲート絶縁膜を、前記スペーサ及び前記ゲート電極の下に配置された部分を残して除去する工程と、
前記ゲート絶縁膜に前記ゲート電極が積層されたゲート、及び前記スペーサをマスクとして、前記半導体基板に不純物を注入し、エクステンションを形成する工程と、
前記ゲート及びスペーサを覆って、前記半導体基板上に、サイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を、異方性エッチングして、前記スペーサの側壁上にサイドウォールを残して除去する工程と、
前記ゲート、スペーサ、及びサイドウォールをマスクとして、前記半導体基板に、前記エクステンションの形成時よりも高い濃度の不純物を注入し、ソース／ドレイン領域を形成する工程と
を有する半導体装置の製造方法。

図１（Ａ）〜図１（Ｄ）は、第１の実施例のトランジスタ製造方法を説明するための概略断面図である。 図１（Ｅ）〜図１（Ｈ）は、図１（Ａ）〜図１（Ｄ）に引き続き、第１の実施例のトランジスタ製造方法を説明するための概略断面図である。 図１（Ｉ）〜図１（Ｋ）は、図１（Ｅ）〜図１（Ｈ）に引き続き、第１の実施例のトランジスタ製造方法を説明するための概略断面図である。 図２（Ａ）〜図２（Ｃ）は、第２の実施例のトランジスタ製造方法を説明するための概略断面図である。 図２（Ｄ）、図２（Ｅ）は、図２（Ａ）〜図２（Ｃ）に引き続き、第２の実施例のトランジスタ製造方法を説明するための概略断面図である。 図３（Ａ）〜図３（Ｄ）は、比較例のトランジスタ製造方法を説明するための概略断面図である。 図３（Ｅ）〜図３（Ｇ）は、図３（Ａ）〜図３（Ｄ）に引き続き、比較例のトランジスタ製造方法を説明するための概略断面図である。 図４（Ａ）は、フロロカーボンプラズマに曝されたシリコン基板表面のＸＰＳスペクトルであり、図４（Ｂ）は、ＡＲＸＰＳにより測定した変質ダメージ層の膜厚を示すグラフである。

符号の説明

１ シリコン基板
２ 素子分離領域
３ ｐ型ウェル
２３ ｎ型ウェル
４、２４ ゲート絶縁膜
５、２５ ゲート電極
６、２６ ゲート
７ バリア絶縁膜
８ 酸化シリコン膜（スペーサ絶縁膜）
９、２９ スペーサ
１０、３０ バリア絶縁膜
１１、３１ スペーサ構造
１２、３２ エクステンション
１３ 酸化シリコン膜（サイドウォール絶縁膜）
１４、３４ サイドウォール
１５、３５ ソース／ドレイン領域

Claims (6)

1. 半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート絶縁膜に前記ゲート電極が積層されたゲートを覆って、前記半導体基板上に、高誘電体材料を含むバリア絶縁膜を形成する工程と、
   前記バリア絶縁膜上に、スペーサ絶縁膜を形成する工程と、
   前記スペーサ絶縁膜を、異方性エッチングして、前記ゲートの側壁上にスペーサを残して除去する工程と、
   露出した前記バリア絶縁膜を除去する工程と、
   前記ゲート及びスペーサをマスクとして、前記半導体基板に不純物を注入し、エクステンションを形成する工程と、
   前記ゲート及びスペーサを覆って、前記半導体基板上に、サイドウォール絶縁膜を形成する工程と、
   前記サイドウォール絶縁膜を、異方性エッチングして、前記スペーサの側壁上にサイドウォールを残して除去する工程と、
   前記ゲート、スペーサ、及びサイドウォールをマスクとして、前記半導体基板に、前記エクステンションの形成時よりも高い濃度の不純物を注入し、ソース／ドレイン領域を形成する工程と
   を有する半導体装置の製造方法。
2. 前記半導体基板はシリコン基板であり、前記スペーサ絶縁膜を除去する工程において、前記異方性エッチングは、フロロカーボン系のガスプラズマを用いた反応性イオンエッチングである請求項１に記載の半導体装置の製造方法。
3. 前記バリア絶縁膜を除去する工程は、ウエットエッチングで前記バリア絶縁膜を除去する請求項１または２に記載の半導体装置の製造方法。
4. 前記バリア絶縁膜の厚さは、１ｎｍ以上３ｎｍ以下である請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記バリア絶縁膜と前記スペーサ絶縁膜との積層の厚さは、８ｎｍ以上１２ｎｍ以下である請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 半導体基板上に、高誘電体材料を含むゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極を覆って、前記ゲート絶縁膜上に、スペーサ絶縁膜を形成する工程と、
   前記スペーサ絶縁膜を、異方性エッチングして、前記ゲート電極の側壁上にスペーサを残して除去する工程と、
   露出した前記ゲート絶縁膜を、前記スペーサ及び前記ゲート電極の下に配置された部分を残して除去する工程と、
   前記ゲート絶縁膜に前記ゲート電極が積層されたゲート、及び前記スペーサをマスクとして、前記半導体基板に不純物を注入し、エクステンションを形成する工程と、
   前記ゲート及びスペーサを覆って、前記半導体基板上に、サイドウォール絶縁膜を形成する工程と、
   前記サイドウォール絶縁膜を、異方性エッチングして、前記スペーサの側壁上にサイドウォールを残して除去する工程と、
   前記ゲート、スペーサ、及びサイドウォールをマスクとして、前記半導体基板に、前記エクステンションの形成時よりも高い濃度の不純物を注入し、ソース／ドレイン領域を形成する工程と
   を有する半導体装置の製造方法。

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