KR20040051696A - 반도체소자의 스페이서 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 스페이서 형성방법에 관한 것으로, 그 구성은, 실리콘기판에 게이트산화막과 게이트를 적층하는 단계; 게이트를 포함한 전체 구조의 상면에 버퍼산화막을 형성하는 단계; 상기 버퍼산화막상에 질화막과 절연막 을 차례로 형성하는 단계; 상기 절연막을 선택적으로 제거하여 희생스페이서를 형성 하는 단계; 상기 희생스페이서와 마스크로 상기 질화막을 선택적으로 제거하는 단계; 상기 노출되는 버퍼산화막을 제거하는 단계; 및 상기 희생스페이서를 제거한 후 실리콘기판의 표면과 게이트표면에 실리사이드를 형성하는 단계를 포함하여 구성되어, 반도체소자 제조시의 증착방법에 의한 열적부하로 발생되는 소자특성 열화와 플라즈마 식각공정에 의해 발생되는 플라즈마 데미지와 과도식각에 의한 접합누설전류의 특성악화에 대한 우려가 없으므로 소자의 특성을 개선할 수 있는 것이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체소자 제조시 절연막을 증착하는 방법에 적용가능하고, LPD(liquid phase deposition) 스페이서를 형성하는 공정에 응용가능한 반도체소자의 스페이서 형성방법에 관한 것이다.
반도체소자의 LDD(lightly doped drain)을 형성하기 위하여 스페이서 형성시 고온의 퍼니스에서 HLD 및 나이트라이드를 증착하므로써 증착공정의 열적부하에 의하여 소자의 특성이 악화되며, LDD 식각공정에서 식각선택비 부족에 의한 활성영역에 식각 공정이 발생하므로써 소자의 접합누설전류 특성이 열화되는 문제점이 있으며, 식각조건 설정에 난점이 있다.
이러한 문제점들이 발생하는 종래기술에 따른 반도체소자의 스페이서 형성방법을 도 1를 참조하여 설명하면 다음과 같다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 스페이서 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 스페이서 형성방법은, 도 1a에 도시된 바와같이, 실리콘기판(11)상에 게이트산화막(13)과 게이트(15)를 적층한후 전체 구조의 상면에 고온의 퍼니스에서 HLD 박막(17)과 함께 LDD 영역의 확보를 위한 유효 스페이서를 형성하기 위하여 약 800∼1000 ℃ 온도에서 800∼1000Å 두께로 질화막(19)을 증착한다.
그다음, 도 1b에 도시된 바와같이, 상기 질화막(19)과 HLD 박막(17)을 이방성 식각하여 LDD 스페이서(19a)를 형성한다.
위에서와 같이, 유효 스페이서를 형성하기 위해 고온 즉, 800∼1000℃온도에서 증착해야 하기 때문에 열적부하에 의해 소자특성을 악화시킬 수 있다.
또한, 질화막 스페이서 형성을 위하여 식각시 활성영역의 실리콘과의 선택비 부족으로 인하여 도 1b의 "A"와 같은 실리콘 손실 발생으로 인하여 접합 리키지(junction leakage) 특성이 열화된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 반도체소자 제조시의 증착방법에 의한 열적부하로 발생되는 소자특성 열화와 플라즈마 식각공정에 의해 발생되는 플라즈마 데미지와 과도식각에 의한 접합누설전류의 특성악화에 대한 우려가 없으므로 소자의 특성을 개선할 수 있는 반도체소자의 스페이서 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 스페이서 형성방법을 설명하기 위한 공정단면도.
도 2a 및 도 2g는 본 발명에 따른 반도체소자의 스페이서 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
21 : 실리콘기판23 : 게이트산화막
25 : 게이트 27 : 버퍼산화막
29 : 질화막 31 : USG(undoped silicon glass)
33 : 실리사이드
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 스페이서 형성방법 은, 실리콘기판에 게이트산화막과 게이트를 적층하는 단계; 게이트를 포함한 전체 구조의 상면에 버퍼산화막을 형성하는 단계; 상기 버퍼산화막상에 질화막과 절연막 을 차례로 형성하는 단계; 상기 절연막을 선택적으로 제거하여 희생스페이서를 형성 하는 단계; 상기 희생스페이서와 마스크로 상기 질화막을 선택적으로 제거하는 단계; 상기 노출되는 버퍼산화막을 제거하는 단계; 및 상기 희생스페이서를 제거한 후 실리콘기판의 표면과 게이트표면에 실리사이드를 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 스페이서 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 스페이서 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 스페이서 형성방법은, 도 2a에 도시된 바와같이, 먼저 기존의 소자 형성방법과 같이 소자와 소자간의 분리를 위한 STI(shallow trench isolation)(미도시)을 형성한후 실리콘기판(21)상에 게이트산화막(23)과 폴리실리콘을 약 2000∼2500Å 두께 정도로 증착한후 플라즈마를 이용하여 식각하므로써 트랜지스터의 게이트(25)를 형성한다.
그다음, 도 2b에 도시된 바와같이, 상기 게이트(25)를 포함한 전체 구조의 상면에 후속 질화막 스페이서 형성을 위한 질화막 증착시 발생되는 스트레스를 완화하기 위한 버퍼산화막을 증착하기 위하여 기존의 확산 퍼니스에서 HLD산화막을 증착하는 대신 상온의 과포화된 하이드로플루오실릭시스 에시드(hydrofluosilicic Acid)(H2SiF6)에 보릭 에시드(boric acid) (H3BO3)를 첨가한 수용액에 침적하여 옥사이드(SiO2)를 성장시키는 LPD(liquid phase deposition) 방법을 이용하여 버퍼산화막(27)을 약 50∼100Å 정도 증착한다.
위에서 언급한 실리콘 다이옥사이드(silicon dioxide)와 선택적 LPD(selective liquid phase deposition)의 메카니즘에 대해 설명하면 다음과 같다.
H2SiF6+ 2H2O ↔ SiO2+ HF
따라서, 하이드로플루오실릭시스 에시드(hydrofluosilicic Acid)(H2SiF6)수용액에서 SiO2가 증착되고, SiO2를 식각하는 HF가 발생되는데, 이 HF를 분해하기 위하여 보릭 에시드(boric acid) (H3BO3)를 20∼30% 정도 첨가하여 다음과 같은 반응에 의해 레지스트 선택비 및 증착속도를 높인다.
H3BO3+ 4HF ↔ BF4- + H3O+ + 2H2O
이어서, 도 2c에 도시된 바와같이, PE-CVD 방법을 이용하여 낮은 저온인 450∼550 ℃ 온도에서 질화막(29)을 300∼500 Å 두께만큼 증착한다.
그다음, PE-CVD 방법을 이용하여 USG(undoped silicon glass)(31)를 약 1000∼1500 Å만큼 증착한후 열적부하(thermal budget)의 영향을 최소화하기 위해 아닐링은 실시하지 않는다.
이어서, 도 2d에 도시된 바와같이, 플라즈마 식각방법을 이용하여 상기 USG 박막(31)을 식각한다. 이때, 식각조건은 USG와 질화막과의 선택비를 높게 하는 조건 즉, 첫째로 C/F 비율이 높은 가스 (예를들어, C4F8, C5F8등)를 사용하므로써 폴리머를 다량 발생하는 효과, 둘째 바닥온도를 높은 온도(예를들어, 20∼40 ℃)로 진행하여 하부층에 증착되는 폴리머 구조를 카본 성분이 많이 함유된 폴리머(CFx) 구조로 변화시키는 효과, 세 번재 수소가 함유된 가스 (예를들어, CH2F2-- 등)를 첨가하므로써 플라즈마에 의해 발생된 프리 플루오린(free fluorine)을 잡는(scavanger) 수소특성을 이용하여 폴리머 발생을 유리하게 하는 방법,을 이용하여 USG와 질화막간의 선택비가 10 이상으로 질화막 손실을 최소화시키면서 USG스페이서(31a)를 형성한다. 이때, 식각조건으로, 압력은 30∼50 mT, 소스파워는 1200∼1600 W, 바이어스 파워는 500∼700 W, 가스유량으로 C4F8 또는 C5F8이 15∼20 sccm, CH2F2는 2∼3 sccm, O2가스유량은 10∼20 sccm, Ar은 400∼600 sccm으로 진행한다.
그다음, 도 2e에 도시된 바와같이, USG 스페이서(31a)를 형성시킨후 위에서의 식각조건과 반대의 고선택비 (즉, 질화막/USG와 버퍼산화막 : ∼2)의 조건으로 식각공정을 진행하여 질화막(29)을 선택적으로 식각한다. 이때, 상기 USG 스페이서(31a)가 마스크 역할을 하여 질화막 스페이서패턴(29a)을 형성하고, 적절한 시간 식각(time etch)을 통하여 하부의 버퍼산화막(27)에서 식각정지(etch stop)가 일어나게 한다. 또한, 식각조건으로 압력은 30∼50 mT, 소스파워는 1000∼1500 W, 바이어스 파워는 100∼300 W, 가스유량으로 CHF3는 20∼30 sccm, O2가스유량은 20∼30 sccm, Ar은 400∼600 sccm으로 진행한다.
이어서, 도 2f에 도시된 바와같이, 습식식각에 의해 실리콘기판(21)에 잔류하는 버퍼산화막(27)을 완전히 제거한다. 이때, 사용하는 케미칼로는 매우 희석이 용이한 BOE 즉, 100:1∼300:1 (NHF4:HF)을 사용하여 시간식각(time etch)을 실시하여 버퍼산화막(27)을 제거하고 실리콘기판의 공격(attack)을 최소화하며, 질화막과의 선택비가 높으므로 게이트위의 잔류하는 버퍼산화막이 습식식각에 의해 제거된다. 그러므로 폴리게이트보다 질화막스페이서의 높이가 50∼100 Å정도 높게 형성하므로써 후속의 실리사이드 형성시에 게이트폴리위에서 형성되는 실리사이드와 활성영역에서 형성되는 실리사이드간의 브리지가 형성되는 것을 방지하는 효과가 있다.
그다음, 도 2g에 도시된 바와같이, 안정된 실리사이드를 형성하기 위하여 희석된 HF용액으로 실리콘기판표면에 형성된 자연산화막을 완전히 제거한후 노출된 셀영역의 소오스/드레인영역과 게이트전극영역에 실리사이드(33)를 형성한다. 이때, 상기 실리사이드(33)는 Ti 실리사이드 또는 Co 실리사이드로 형성할 수 있다.
먼저, Ti 실리사이드를 형성하는 경우, Ti 실리사이드막 형성공정에 대해 설명하면, PVD(physical vapor deposition)를 이용하여 Ti를 200∼400Å 정도 증착하고 난후 질소분위기의 RTA(rapid thermal anneal)를 이용하여 2단계 아닐링방법으로 진행한다. 이때, Ti와 Si 이 고상반응을 하여 첫 번째 아닐링공정에서 비교적 저온, 예를들어 650∼750 ℃온도에서 준안정상인 C49TiSi2를 먼저 형성하고, 증착된 Ti 표면에서는 N2가 반응하여 TiN이 형성된다.
그다음으로 Ti 실리사이드 표면위에 남아 있는 TiN과 미반응 Ti를 SC1 용액(NH4OH : H2O2: H2O = 1 : 5 : 50)으로 제거한후 두 번째 아닐링공정에서 고온, 예를들어 800∼850 ℃ 온도에서 안정된 상인 C54TiSi2를 형성한다.
한편, Co 실리사이드를 형성하는 경우, Co 실리사이드막 형성공정에 대해 설명하면, PVD(physical vapor deposition)를 이용하여 코발트를 100∼200Å 정도 증착하고 난후 질소분위기에서 코발트질화막을 형성하지 못하므로 계면의 산화막을 제거하고 표면산화를 억제하기 위하여 캡핑층으로 티타늄을 100∼200Å 또는 티타늄 질화막을 150∼250Å 정도 증착한다.
그다음, RTA(rapid thermal anneal)를 이용하여 2단계 아닐링방법으로 진행한다. 첫 번째 아닐링공정은 비교적 저온, 예를들어 550∼650 ℃온도에서 진행하여 상(phase)은 Ti(O) 또는 Ti(O)/CoTiSix/CoSix/Si 이 형성되며, 이어 SC1 용액(NH4OH : H2O2: H2O = 1 : 5 : 50)으로 Ti(O)/CoTiSix 를 제거한후 두 번째 아닐링공정은 고온, 예를들어 650∼750 ℃ 온도에서 안정된 상인 CoSi2를 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 스페이서 형성방법에 의하면, 고온의 확산 퍼니스(diffusion furnace)에서 HLD 증착하는 공정대신에 상온에서 침적방법에 의해 LPD 산화막을 성장시키므로써 열적부하에 의한 소자의 특성 악화를 개선할 수 있다.
또한, LDD영역을 확보하기 위하여 고온의 확산퍼니스에서 질화막을 800 ∼ 1000 Å 정도로 두껍게 증착하는 대신에 PE-CVD 방법을 이용하여 저온인 450∼550 ℃온도에서 질화막을 300∼500Å정도로 얇게 증착하므로써 열적부하에 의한 소자의 특성 악화를 개선할 수 있다.
그리고, LDD 형성을 위한 필름 구조를 삼중 구조로 형성하여 2단계 식각을 진행하므로써 질화막의 두께를 얇게 증착하여도 유효한 LDD 스페이서를 확보할 수 있다.
더욱이, 식각조건을 고선택비의 조건으로 진행하여 버퍼산화막 (즉, LPD 산화막)에서 식각정지를 유발하고, 실리콘기판에 잔류하는 버퍼산화막을 습식식각 즉, 희석 BOE로 제거하므로써 기존 공정 즉, 플라즈마를 이용한 LDD 식각시 실리콘기판의 플라즈마 공격 및 식각손실에 의한 우려가 없으므로 소자특성을 개선할 수 있다.
또한, 잔류 버퍼산화막을 습식식각으로 제거하므로써 플루오르 카본(CxFy) 계열의 플라즈마 식각에 의한 실리콘표면에 실리콘 카본 형성이 되지 않으므로써 폴리게이트의 저항특성을 개선할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (16)
- 실리콘기판에 게이트산화막과 게이트를 적층하는 단계;게이트를 포함한 전체 구조의 상면에 버퍼산화막을 형성하는 단계;상기 버퍼산화막상에 질화막과 절연막을 차례로 형성하는 단계;상기 절연막을 선택적으로 제거하여 희생스페이서를 형성하는 단계;상기 희생스페이서와 마스크로 상기 질화막을 선택적으로 제거하는 단계;상기 노출되는 버퍼산화막을 제거하는 단계; 및상기 희생스페이서를 제거한후 실리콘기판의 표면과 게이트표면에 실리사이드를 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 버퍼산화막은 LPD (liquid phase deposition) 산화막이고, 질화막 제거시 식각정지막으로 사용하는 것을 포함하는 것을 특징으로하는 반도체소자의 스페이서 형성방법.
- 제2항에 있어서, 상기 LPD 산화막은 50∼100 Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 질화막은 PE-CVD방법을 이용하여 저온인 450∼550 ℃온도에서 300∼500 Å 두께로 증착하는 것을 특징으로하는 반도체소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 절연막은 PE-CVD 방법을 이용하여 1000∼1500 Å 두께의 USG을 증착하여 형성하는 것을 특징으로 하는 반도체소자의 스페이서 형성방법.
- 제5항에 있어서, 상기 USG박막은 플라즈마 식각방법을 이용하여 식각하되, 식각조건으로는 USG와 질화막의 선택비를 높게 하는 조건인 C/F 비율이 높은 가스 (예를들어, C4F8, C5F8등)를 사용하여 폴리머를 다량 발생시키거나, 바닥온도를 높은 온도인 20∼40 ℃로 진행하여 하부층에 증착되는 폴리머 구조를 카본 성분이 많이 함유된 폴리머(CFx) 구조로 변화시키거나 또는, 수소가 함유된 가스를 첨가하여 플라즈마에 의해 발생된 프리 플루오린(free fluorine)을 잡는(scavanger) 수소특성을 이용하여 폴리머 발생을 유리하는 방법중에서 하나를 선택하여 진행하는 것을 특징 으로 하는 반도체소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 희생 스페이서 형성시의 USG의 식각조건으로는, 압력은 30∼50 mT, 소스파워는 1200∼1600 W, 바이어스 파워는 500∼700 W, 가스유량으로 C4F8 또는 C5F8이 15∼20 sccm, CH2F2는 2∼3 sccm, O2가스 유량은 10∼20 sccm, Ar은 400∼600 sccm으로 진행하는 것을 특징으로 하는 반도체소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 질화막 식각시 질화막과 버퍼산화막의 식각선택비는 2정도인 것을 특징으로 하는 반도체소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 버퍼산화막은 희석 BOE를 이용한 습식식각방법에 의해 제거하는 것을 특징으로 하는 반도체소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 질화막의 식각조건으로는, 압력은 30∼50 mT, 소스파워는 1000∼1500 W, 바이어스 파워는 100∼300 W, 가스유량으로 CHF3는 20∼30 sccm, O2가스유량은 20∼30 sccm, Ar은 400∼600 sccm으로 진행하는 것을 특징으로 하는 반도체소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 버퍼산화막은 100:1∼300:1 (NHF4:HF)로 희석된 BOE용액을 사용한 시간식각(time etch)을 실시하여 제거하는 것을 특징으로 하는 반도체소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 실리사이드는 Ti 실리사이드 또는 Co 실리사이드인 것을 특징으로하는 반도체소자의 스페이서 형성방법.
- 제12항에 있어서, 상기 Ti 실리사이드인 경우의 막 형성공정은, PVD (physical vapor deposition)를 이용하여 Ti를 200∼400Å 정도 증착하고 난후 질소분위기의 RTA(rapid thermal anneal)를 이용하여 2단계 아닐링방법으로 진행하는 단계로 이루어진 것을 특징으로하는 반도체소자의 스페이서 형성방법.
- 제13항에 있어서, 상기 2단계 아닐링공정시에, 첫 번째 아닐링공정은 저온인 650∼750 ℃온도에서 준안정상인 C49TiSi2를 먼저 형성하고, 증착된 Ti 표면에 TiN을 형성한후, Ti 실리사이드 표면위에 남아 있는 TiN과 미반응 Ti를 SC1 용액(NH4OH : H2O2: H2O = 1 : 5 : 50)으로 제거하는 단계로 진행하며,두 번째 아닐링공정은 고온인 800∼850 ℃ 온도에서 안정된 상인 C54TiSi2를 형성하는 단계로 이루어져 있는 것을 특징으로 하는 반도체소자의 스페이서 형성방법.
- 제12항에 있어서, 상기 Co 실리사이드인 경우의 막 형성공정은, PVD (physical vapor deposition)를 이용하여 Ti를 100∼200Å 정도 증착한후 그 위에 100∼200 Å 의 Ti 박막 또는 150∼250 Å 의 TiN 박막을 증착하는 단계와, RTA (rapid thermal anneal)를 이용한 2단계 아닐링공정을 진행하는 단계로 이루어진 것을 특징으로하는 반도체소자의 스페이서 형성방법.
- 제15항에 있어서, 상기 2단계 아닐링공정시에, 첫 번째 아닐링공정은 저온인 550∼650 ℃온도에서 상(phase)이 Ti(O) 또는 Ti(O)/CoTiSix/CoSix/Si 이 형성 되도록 하고, 이어 SC1 용액(NH4OH : H2O2: H2O = 1 : 5 : 50)으로 Ti(O)/ CoTiSix 를 제거한후 두 번째 아닐링공정은 고온인 650∼750 ℃ 온도에서 안정된 상인 CoSi2를 형성하는 것을 특징으로 하는 반도체소자의 스페이서 형성방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100847834B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 갭필 절연막을 갖는 반도체 소자 및 그 제조 방법 |
| WO2012135363A2 (en) * | 2011-03-28 | 2012-10-04 | Texas Instruments Incorporated | Integrated circuit having chemically modified spacer surface |
-
2002
- 2002-12-11 KR KR1020020078654A patent/KR20040051696A/ko not_active Application Discontinuation
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| WO2012135363A2 (en) * | 2011-03-28 | 2012-10-04 | Texas Instruments Incorporated | Integrated circuit having chemically modified spacer surface |
| WO2012135363A3 (en) * | 2011-03-28 | 2012-12-06 | Texas Instruments Incorporated | Integrated circuit having chemically modified spacer surface |
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