KR100847834B1 - 갭필 절연막을 갖는 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 17
- 239000010410 layer Substances 0.000 claims abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 3
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 claims abstract 2
- 230000002093 peripheral effect Effects 0.000 claims abstract 2
- 238000005530 etching Methods 0.000 claims description 27
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 12
- 238000009413 insulation Methods 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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Abstract
갭필 절연막을 갖는 반도체 소자 및 그 제조 방법이 제공된다. 이 소자는 반도체 기판상에 형성된 복수개의 게이트 전극들과, 각 게이트 전극들의 측벽을 따라 인접한 반도체 기판의 일부 상에 연속적으로 형성된 'L'형 스페이서 패턴과, 게이트 전극들 및 스페이서 패턴이 형성된 기판을 덮고, 게이트 전극들 사이의 갭을 채우는 층간 절연막을 포함한다. 본 발명에서 스페이서 패턴은 'L'형 구조를 가지기 때문에 게이트 전극들 사이의 갭의 폭이 종래에 비해 확장되고 종횡비가 낮아질 수 있다.
보이드, 스페이서, 층간절연막
Description
도 1은 종래 기술에 따른 반도체 소자의 단면도.
도 2는 본 발명의 구현예에 따른 반도체 소자의 단면도.
도 3 및 도 4는 본 발명의 구현예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 갭필 절연막을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행되면서, 패턴들 사이의 공간은 더욱 협소해지고, 이들 공간을 배선간의 층간 절연을 위한 층간 절연막으로 채우는 것이 점점 어려워지고 있다.
특히, 반도체 소자에서 최소 선폭 및 피치로 형성되는 셀 어레이에서, 소자분리막을 위한 트렌치 영역의 선폭 및 워드라인들 사이의 간격은 급격히 축소되고 있으며, 워드라인들 사이의 간격은 워드라인의 측벽에 형성된 스페이서 패턴으로 인해 갭필이 용이하지 않을 수준으로 매우 작아지고 있다.
트렌치 영역 또는 워들인들 사이의 갭을 채울 때, 갭의 폭 및 종횡비가 갭필에 큰 영향을 준다. 통상 4:1 이상의 종횡비를 가지거나, 갭의 폭이 100nm 이하가 되는 경우 갭이 완전히 채워지지 않고 보이드가 발생하는 등의 문제가 일어난다.
플래시 기억 장치에서, 워드라인은 그 구조상 수직 크기가 커 워드라인들 사이의 갭은 종횡비가 다른 디바이스에 비해 높다. 더욱이, 워드라인의 상부폭에 비해 하부폭이 큰 프로파일을 가지기 때문에, 기판에 근접한 부분에서 워드라인들 사이의 간격이 좁아 층간절연막이 완전히 갭필되지 못하고 보이드를 형성하는 문제가 있다.
도 1은 종래 기술에 따른 반도체 소자에서 갭필 불량을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 복수개의 게이트 전극(12)이 형성되어 있고, 상기 게이트 전극(12)의 측벽에 스페이서 패턴(18)이 형성된다. 플래시 메모리에서 게이트 전극은 적층 구조를 가지기 때문에 타 디바이스에 비해 게이트 전극들 사이에 종횡비가 큰 갭이 만들어진다. 또한, 게이트 전극의 하단부가 상단부에 비해 폭이 넓은 프로파일을 가질 수 있으며, 이로 인해 기판 부근의 갭의 폭은 더욱 협소해지는 경향이 있다.
게이트 전극(12)이 형성된 기판의 전면은 층간절연막인 PMD(Pre-Metal Dielectric; 20)으로 덮인다. 층간절연막(20)은 갭필 특성이 우수하고, 불순물 침투의 억제 및 전기적 특성 유지 등의 목적에 부합되도록 적절히 선택된다. 게이트 패턴 간의 갭 폭이 100nm이하이거나 종횡비가 4:1 이상인 때에는 층간절연막(20)이 갭을 완전히 채우지 못하고 보이드(22)를 형성할 수 있다. 특히, 기판 부근의 갭은 상부보다 폭이 더 좁아져 보이드(22)는 기판에 가까운 부분에 위치할 수 있고, 이후 로컬 배선을 형성할 때, 보이드(22) 내에 텅스텐 등의 배선 금속층이 채워져 누설전류가 발생하는 등 소자 동작에 심각한 문제를 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극들 사이의 갭에 보이드 형성없이 층간 절연막이 채워질 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 부분적으로 게이트 전극들 사이의 갭이 확장될 수 있는 구조의 스페이서 패턴을 갖는 반도체 소자를 제공한다. 이 소자는 반도체 기판 상에 형성된 복수개의 게이트 전극들과, 각 게이트 전극의 측벽을 따라 인접한 반도체 기판의 일부 상에 연속적으로 형성된 'L'형 스페이서 패턴과, 게이트 전극 및 스페이서 패턴이 형성된 기판을 덮고, 게이트 전극들 사이의 갭을 채우는 층간절연막을 포함한다. 본 발명에서 스페이서 패턴은 'L'형 구조를 가지기 때문에 게이트 전극들 사이의 갭의 폭이 종래에 비해 확장되고 종횡비가 낮아질 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 스페이서 패턴을 부분적으로 제거하는 반도체 소자의 제조 방법을 제공한다. 이 방법은 반도체 기판에 복수개의 게이트 전극들을 형성하는 단계와, 게이트 전극들의 측벽에 'L'형 스페이서 패턴 및 'L'형 스페이서 패턴 상에 희생 스페이서 패턴을 형성하는 단계와, 희생 스페이서 패턴을 제거하는 단계와, 층간절연막을 형성하여 게이트 전극들 사이의 갭을 채우는 단계를 포함한다. 본 발명에서 희생 스페이서 패턴을 제거함으로써 게이트 전극의 측벽에 'L'형 스페이서 패턴만 남길 수 있으며, 결과적으로 게이트 전극들 사이의 갭에 보이드가 발생하는 것을 막을 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 구현예를 설명하도록 한다.
(구현예)
도 2는 본 발명의 구현예에 따른 반도체 소자를 나타낸 단면도이다.
도 2를 참조하면, 반도체 기판(50) 상에 복수개의 게이트 전극(52)가 형성되어 있다. 게이트 전극(52)은 일반적인 모스 트랜지스터 구조로서, 게이트 절연막 상에 단일층의 도전막으로 구성될 수도 있으며, 플래시 기억 장치의 스택게이트는 도시된 것과 같이 적층구조를 가질 수도 있다.
게이트 전극(52)의 측벽에 'L'형 스페이서 패턴(58)이 형성되어 있다. 스페이서 패턴(58)은 제 1 스페이서 패턴(58a) 및 제 2 스페이서 패턴(58b)으로 구성될 수 있다. 제 1 스페이서 패턴(58a)은 게이트 전극(52)의 측벽부터 주변의 반도체 기판의 일부까지 신장되어 'L'형 구조를 가질 수 있고, 제 2 스페이서 패턴(58b)은 제 1 스페이서 패턴(58a) 상에 형성될 수 있다.
스페이서 패턴(58)은 'L'구조를 가짐으로써, 종래에 비해 게이트 간의 갭 폭이 확장될 수 있다. 또한, 스페이서 패턴을 완전히 제거된 것에 비해 게이트 전극 의 측벽 보호 기능 및 후속공정에서 콘택 패턴 형성시 게이트 전극과 콘택 패턴이 단락되는 방지하는 기능을 가진다.
게이트 전극(52) 및 스페이서 패턴(58)이 형성된 기판의 전면에 층간절연막(60)이 형성되어 게이트 전극들(52) 사이의 갭을 채운다. 본 발명에서 스페이서 패턴의 구조를 'L'형으로 만듦으로써 종래의 라운드형 스페이서 패턴에 비해 갭의 폭이 확장되고 종횡비가 감소되어 층간절연막(60)은 보이드를 갖지 않고 형성될 수 있다.
도 3 및 도 4는 본 발명의 구현예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 3을 참조하면, 반도체 기판(50)에 소자분리막(미도시)을 형성하여 활성영역을 한정하고, 소자분리막 및 활성영역의 상부를 가로지르는 복수개의 게이트 전극(52)을 형성한다. 게이트 전극(52)은 단일 구조 또는 적층구조를 가질 수 있다. 메모리 장치에서 셀 어레이의 워드라인들은 최소 선폭 및 간격으로 형성된다. 게이트 전극들(52)의 측벽에 스페이서 패턴(56)을 형성한다. 스페이서 패턴(56)은 제 1 스페이서 패턴(54a) 및 제 2 스페이서 패턴(54b) 및 제 3 스페이서 패턴(54c)로 구성될 수 있다. 스페이서 패턴(56)은 제 1, 제 2, 제 3 스페이서막을 순차적으로 콘포말하게 형성한 후 이들을 이방성 식각하여 형성할 수 있다. 제 1 스페이서 패턴(54a) 및 제 2 스페이서 패턴(54b)은 'L'형 구조를 가지며, 제 3 스페이서 패턴(54c)은 라운드 구조를 가질 수 있다.
본 발명에서, 제 1 스페이서 패턴(54a) 및 제 3 스페이서 패턴(54c)은 실리 콘산화막으로 형성할 수 있고, 제 2 스페이서 패턴(54b)은 이들에 대해 식각선택성을 가지는 절연막으로써, 실리콘질화막으로 형성할 수 있다.
도 4를 참조하면, 제 3 스페이서 패턴(54c)을 제거하여 'L'형 스페이서 패턴(58)을 게이트 전극(52)의 측벽에 남긴다. 제 3 스페이서 패턴(54c)은 제 2 스페이서 패턴(54b)을 식각저지막으로 사용하여 등방성 식각 또는 이방성 식각으로 제거할 수 있다. 이 때, 스페이서 패턴은 약 400 내지 600Å을 제거하기 때문에, 제 3 스페이서 패턴(54c)을 제거하는 동안, 제 2 스페이서 패턴(54b) 및 제 2 스페이서 패턴(54b) 하부의 제 1 스페이서 패턴(54a)까지 식각액이 침투하여 스페이서 패턴리 리프팅될 수 있다.
따라서, 본 발명에서, 제 3 스페이서 패턴(54c)은 2 단계 식각 공정을 거쳐 제겋는 것이 특징이다. 구체적으로, 실리콘산화막에 대한 식각속도가 빠른 제 1 식각 용액으로 제 3 스페이서 패턴(54c)의 대부분을 식각하고, 제 1 식각용액에 비해 식각속도가 느린 제 2 식각용액으로 나머지 제 2 스페이서 패턴(54b) 상에 남은 제 3 스페이서 패턴(54c)을 제거한다.
제 1 식각용액으로는 예컨대, 희석된 불산 용액을 사용할 수 있으며, 스페이서 패턴의 두께 및 식각 목표량에 따라 달라질 수 있지만, 400:1 내지 800:1로 희석된 불산 용액을 사용할 수 있다. 또한, 제 2 식각용액으로는 예컨대, 완충 불산 용액을 사용할 수 있다. 이 때에도 공정 조건에 따라 달라질 수 있지만 NH4F:HF의 비가 25~30:1~6인 완충 불산 용액을 사용할 수 있다.
계속해서, 도시하지는 않았지만, 제 3 스페이서 패턴(54c)가 제거되어 게이트 전극들(52) 사이의 갭이 확장된 결과물 상에 층간절연막(도 2의 60)을 형성하여 게이트 전극들(52) 사이의 갭을 채운다. 결과적으로, 본 발명에 따르면, 스페이서 패턴의 구조가 'L' 형태를 가지게되어 보이드 없이 층간절연막을 형성할 수 있다. 또한, 라운드형의 최상층 스페이서 제거시 빠른 식각속도를 가지는 제 1 식각공정과, 상대적으로 느린 식각속도를 가지는 제 2 식각공정으로 2단계 식각함으로써 제 1 스페이서 패턴의 언더컷으로 인한 스페이서의 리프팅 불량을 막을 수도 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
상술한 것과 같이 본 발명은 게이트 전극의 측벽에 스페이서 패턴을 형성하되, 'L'형태로 스페이서 패턴을 형성함으로써, 게이트 전극들 사이의 층간절연막이 채워지는 갭의 폭이 종래의 라운드 구조의 스페이서 패턴을 갖는 반도체 소자에 비해 증가될 수 있으며, 종횡비 또한 낮출 수 있다.
그 결과, 층간절연막은 보이드를 형성하지 않고 갭필이 우수하여 보이드로 인한 누설전류 및 장치의 오동작을 방지할 수 있다.
또한, 'L'형 스페이서 패턴을 형성함에 있어서, 2 단계의 식각공정을 사용하여, 'L'형 스페이서 패턴이 식각공정에서 손상되거나 프로파일이 불량해지는 것을 막을 수 있다.
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- 반도체 기판에 복수개의 게이트 전극들을 형성하는 단계;상기 게이트 전극들 각각의 측벽에 상기 게이트 전극들과 주변 기판의 일부에 접하는 실리콘 산화막인 제1 스페이서 패턴 및 상기 제1 스페이서 패턴 상에 형성된 실리콘 질화막인 제2 스페이서 패턴을 포함하는 'L'형 스페이서 패턴, 및 상기 'L'형 스페이서 패턴 상에 실리콘 산화막인 희생 스페이서 패턴을 형성하는 단계;상기 게이트 전극들 사이의 갭의 폭을 확장하기 위하여 상기 게이트 전극들 각각의 상기 희생 스페이서 패턴을 제1 식각 용액을 이용하여 식각한 후, 상기 제1 식각 용액에 비해 식각 속도가 느린 제2 식각 용액을 이용하여 식각하여 상기 희생 스페이서 패턴을 제거하는 단계; 및층간 절연막을 형성하여 상기 게이트 전극들 사이의 상기 갭을 채우는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 제 1 식각용액은 400: 1 내지 800:1의 희석된 불산 용액(DHF; Diluted HF)이고, 상기 제 2 식각용액은 NH4F:HF 비가 25~30:1~6인 완충 불산 용액(BHF; Buffered HF)인 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137325A KR100847834B1 (ko) | 2006-12-29 | 2006-12-29 | 갭필 절연막을 갖는 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137325A KR100847834B1 (ko) | 2006-12-29 | 2006-12-29 | 갭필 절연막을 갖는 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100847834B1 true KR100847834B1 (ko) | 2008-07-23 |
Family
ID=39825035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060137325A KR100847834B1 (ko) | 2006-12-29 | 2006-12-29 | 갭필 절연막을 갖는 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100847834B1 (ko) |
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-
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110620 Year of fee payment: 4 |
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| LAPS | Lapse due to unpaid annual fee |