JPH01201963A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01201963A JPH01201963A JP63025821A JP2582188A JPH01201963A JP H01201963 A JPH01201963 A JP H01201963A JP 63025821 A JP63025821 A JP 63025821A JP 2582188 A JP2582188 A JP 2582188A JP H01201963 A JPH01201963 A JP H01201963A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
- H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭＯＳＦＥＴを搭載する半導体集積回路装置の
製造方法に関するものである。
製造方法に関するものである。
（従来の技術）
近年、半導体集積回路装置の索子の微細化が進展し、Ｍ
ＯＳトランジスタではゲート長が１ミクロン程度のもの
が実用化されてきた。微細化を進める上で、製造技術か
らみて製造工程が複雑になり過ぎること、および素子特
性、信頼性に関しても、多くの問題が発生してきた。こ
の一つとして短チャンネルＭＯ８Ｉ−ランジスタの耐ホ
ツトキャリアー特性を改善するためのＬ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙＤ ｏｐｅｄＤ ｒａｉｎ ）構造のトラ
ンジスタがある。
ＯＳトランジスタではゲート長が１ミクロン程度のもの
が実用化されてきた。微細化を進める上で、製造技術か
らみて製造工程が複雑になり過ぎること、および素子特
性、信頼性に関しても、多くの問題が発生してきた。こ
の一つとして短チャンネルＭＯ８Ｉ−ランジスタの耐ホ
ツトキャリアー特性を改善するためのＬ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙＤ ｏｐｅｄＤ ｒａｉｎ ）構造のトラ
ンジスタがある。
ゲート長１．５ミクロン以下の素子では、装置の信頼性
上の要求から、このドレイン構造のトランジスタが用い
られている。この構造のトランジスタは、耐ホツトキャ
リアー特性の改善に有効なのは周知の通りであるが、製
造工程上の複雑さは避けることができない。
上の要求から、このドレイン構造のトランジスタが用い
られている。この構造のトランジスタは、耐ホツトキャ
リアー特性の改善に有効なのは周知の通りであるが、製
造工程上の複雑さは避けることができない。
第３図（ａ） −（ｅ）は従来のＬＤＤ構造のＭＯＳト
ランジスタを有する半導体集積回路装置の一部製造工程
順断面図である。
ランジスタを有する半導体集積回路装置の一部製造工程
順断面図である。
第３図（ａ）において、Ｐ型シリコン基板４１の主面−
に素子分離領域を構造する二酸化珪素膜４２、Ｐ＋拡散
層４３が形成されている。
に素子分離領域を構造する二酸化珪素膜４２、Ｐ＋拡散
層４３が形成されている。
第３図（ｂ）において、ゲート酸化膜４４、多結晶シリ
コン電極４５、ＬＤＬ）構造を構成するＮ−拡散層４６
を燐または珪素のイオン注入法により形成する。
コン電極４５、ＬＤＬ）構造を構成するＮ−拡散層４６
を燐または珪素のイオン注入法により形成する。
第３図（Ｃ）において、二酸化珪素膜４７を気相成長法
により堆積する。
により堆積する。
第３図（ｄ）において、異方性ドライエツチングにより
、二酸化珪素膜４７をエツチングし、多結晶シリコン電
極４５の側壁に二酸化珪素膜４７ａを残置する。これを
マスクとして、砒素を注入し、Ｎ４拡散層４８を形成す
る。
、二酸化珪素膜４７をエツチングし、多結晶シリコン電
極４５の側壁に二酸化珪素膜４７ａを残置する。これを
マスクとして、砒素を注入し、Ｎ４拡散層４８を形成す
る。
第３図（ｅ）において、ＬＤＤ構造とするため、従来の
一重ドレインと比較してＮ−／Ｎ＋拡散層形成のため、
２回の注入工程を要する。本例は、ＮチャンネルＭＯ８
トランジスタについて述べたが、ＣＭＯ８型ではＮ−／
Ｎ＋注入用のマスク工程が必要となり、ソースドレイン
工程の形成が複雑になっている。次に、層間絶縁膜４９
を形成し、アルミ電極５０を取り出す。本例では保護膜
は省略した。
一重ドレインと比較してＮ−／Ｎ＋拡散層形成のため、
２回の注入工程を要する。本例は、ＮチャンネルＭＯ８
トランジスタについて述べたが、ＣＭＯ８型ではＮ−／
Ｎ＋注入用のマスク工程が必要となり、ソースドレイン
工程の形成が複雑になっている。次に、層間絶縁膜４９
を形成し、アルミ電極５０を取り出す。本例では保護膜
は省略した。
〔参照：Ｈ，ＭＩＫＯ８ＨＩＢＡＲＡ、ＩＥＥＥ’ｌ’
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ、 ＶｏｌＥ Ｄ ３３ 、 Ｎ’ｏｌ
、 ｐ １４０ （１９８６） ］（発明が解決しよう
とする課題） 上記、従来方法によるＬＤＤ構造のＭＯＳトランジスタ
を搭載する半導体集積回路の製造においては、Ｎチャン
ネルトランジスタのソースドレイン形成において、周知
のように、Ｎ拡散形成に必要な低１〜−ズ量の砒素また
は燐イオン注入法と、Ｎ′″拡散層形成のための高ドー
ズ量の砒素または燐イオン注入の二層の注入工程が必要
であり、かつＣＭＯ８では、Ｎチャンネルトランジスタ
のソースドレイン注入用マスクが二工程必要となり、従
来の一重ドレインに比較し、イオン注入、マスク工程が
各−回ずつ増加される欠点があった。
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ、 ＶｏｌＥ Ｄ ３３ 、 Ｎ’ｏｌ
、 ｐ １４０ （１９８６） ］（発明が解決しよう
とする課題） 上記、従来方法によるＬＤＤ構造のＭＯＳトランジスタ
を搭載する半導体集積回路の製造においては、Ｎチャン
ネルトランジスタのソースドレイン形成において、周知
のように、Ｎ拡散形成に必要な低１〜−ズ量の砒素また
は燐イオン注入法と、Ｎ′″拡散層形成のための高ドー
ズ量の砒素または燐イオン注入の二層の注入工程が必要
であり、かつＣＭＯ８では、Ｎチャンネルトランジスタ
のソースドレイン注入用マスクが二工程必要となり、従
来の一重ドレインに比較し、イオン注入、マスク工程が
各−回ずつ増加される欠点があった。
製造工程の簡略化による加工歩留の向上と、製造原価の
低減は半導体装置の製道上重要な要素である。
低減は半導体装置の製道上重要な要素である。
本発明の目的は、従来の欠点を解消し、−度のイオン注
入でＬ字型絶縁膜トに低濃度の不純物層、露出した基板
にｍ’ａ度の不純物層を同時に形成することができ、−
度のマスク工程、イオン注入工程でソースドレインを形
成できる半導体装置の製造方法を提供することである。
入でＬ字型絶縁膜トに低濃度の不純物層、露出した基板
にｍ’ａ度の不純物層を同時に形成することができ、−
度のマスク工程、イオン注入工程でソースドレインを形
成できる半導体装置の製造方法を提供することである。
（課題を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板の土山１
にグー１〜絶縁膜、ゲート電極を順次形成し、写真食刻
法によりゲート電極パターンを形成する工程と、ゲート
電極を被覆する二層以上からなる絶縁膜を堆積し、異方
性エツチングによりゲート電極の側壁に絶縁膜を残置す
る工程と、この残置した絶縁膜のうち上層の絶縁膜だけ
選択的に除去し、Ｌ字型の側壁絶縁膜を形成する工程と
、これ−４〜 をマスクとして、ソーストレイン領域に、半導体基板と
反対の尊重型を有する不純物をイオン注入し、ゲート電
極の側壁絶縁膜に対向する、半導体基板に低′ａ度の不
純物層を露出した部分には高濃度不純物層を形成する工
程を含むものであり、側壁絶縁膜が二酸化珪素膜、ＰＳ
Ｇ膜の二層からなるものである。
にグー１〜絶縁膜、ゲート電極を順次形成し、写真食刻
法によりゲート電極パターンを形成する工程と、ゲート
電極を被覆する二層以上からなる絶縁膜を堆積し、異方
性エツチングによりゲート電極の側壁に絶縁膜を残置す
る工程と、この残置した絶縁膜のうち上層の絶縁膜だけ
選択的に除去し、Ｌ字型の側壁絶縁膜を形成する工程と
、これ−４〜 をマスクとして、ソーストレイン領域に、半導体基板と
反対の尊重型を有する不純物をイオン注入し、ゲート電
極の側壁絶縁膜に対向する、半導体基板に低′ａ度の不
純物層を露出した部分には高濃度不純物層を形成する工
程を含むものであり、側壁絶縁膜が二酸化珪素膜、ＰＳ
Ｇ膜の二層からなるものである。
（作 用）
本発明はＬＤＤ構造の短チャンネルＭＯ８Ｉ−ランジス
タを搭載する半導体装置の製造において、Ｎチャンネル
１〜ランジスタのソースドレイン形成を、−度のソース
ドレイン・イオン注入により、ゲー１へ電極の１７字型
側壁絶縁膜の下部にＮ−注入層、基板の露出した部分に
Ｎ＋注入層を同時に形成することをｉ］能にした。Ｌ字
型側壁絶縁膜の膜厚２幅、注入加速電圧、注入量をパラ
メータとして、Ｎ−拡散層の濃度幅を決定できる。
タを搭載する半導体装置の製造において、Ｎチャンネル
１〜ランジスタのソースドレイン形成を、−度のソース
ドレイン・イオン注入により、ゲー１へ電極の１７字型
側壁絶縁膜の下部にＮ−注入層、基板の露出した部分に
Ｎ＋注入層を同時に形成することをｉ］能にした。Ｌ字
型側壁絶縁膜の膜厚２幅、注入加速電圧、注入量をパラ
メータとして、Ｎ−拡散層の濃度幅を決定できる。
ＣＭＯ８では本発明により、−度のマスク工程でＮチャ
ンネルトランジスタのソースドレインを形成することが
でき製造工程の簡略化を図ることができた。
ンネルトランジスタのソースドレインを形成することが
でき製造工程の簡略化を図ることができた。
（実施例）
本発明の一実施例を第１図および第２図に基づいで説明
する。
する。
第１図（ａ）ないしく土）は本発明の半廊体集積回路装
置のＮチャシネ９ＭＯ８トランジスタ部分の製造工程順
断面図である。
置のＮチャシネ９ＭＯ８トランジスタ部分の製造工程順
断面図である。
第１図（ａ）において、Ｐ型シリコン基板１の主面に、
分離領域を構成する二酸化珪素膜２、チャンネルストッ
パー３を形成する。
分離領域を構成する二酸化珪素膜２、チャンネルストッ
パー３を形成する。
第１図（ｂ）において、ゲート酸化膜４を２０ｎｍ 。
多結晶シリコン電極５を４５０ｎｍ、異方性エツチング
によりパターン形成する。
によりパターン形成する。
第１図（ｃ）において、トランジスタの側壁を構成する
ＰＳＧ膜６を２００ｎｍ 、二酸化珪素膜７を１１００
ｎ堆積する。これらの二層は減圧気相成長法で堆積し、
側壁への均一性を保つ。ＰＳＧ膜は燐濃度４〜８重量％
とする。
ＰＳＧ膜６を２００ｎｍ 、二酸化珪素膜７を１１００
ｎ堆積する。これらの二層は減圧気相成長法で堆積し、
側壁への均一性を保つ。ＰＳＧ膜は燐濃度４〜８重量％
とする。
第１図（ｄ）において、ＣＩ（Ｆ３ガスを用いた異方性
エツチングにより、ＰＳＧ膜６．二酸化珪素膜７をエツ
チングし、側壁８を形成する。
エツチングにより、ＰＳＧ膜６．二酸化珪素膜７をエツ
チングし、側壁８を形成する。
第１図（ｅ）において、希弗酸（ＨＦ２；Ｈ２０＝１：
２０）でエツチングし、ＰＳＧ膜６を選択的に除去する
。二酸化珪素膜７は、電極の側壁にＬ字型に残置される
。これをマスクとして、砒素のイオン注入により、ソー
スドレイ拡散層を形成する。
２０）でエツチングし、ＰＳＧ膜６を選択的に除去する
。二酸化珪素膜７は、電極の側壁にＬ字型に残置される
。これをマスクとして、砒素のイオン注入により、ソー
スドレイ拡散層を形成する。
砒素イオン注入の加速電圧を１２０ｋＶとし、４Ｘ１０
”’／ｃｓｄ注入すると、二酸化珪素膜７の膜厚は１１
００ｎであり、二酸化珪素膜７ａ下には注入量の約１．
５％注入され、Ｎ−拡散層９が、Ｎ′″拡散層１０と同
時に形成される。Ｎ−拡散層９の濃度は二酸化珪素膜７
の膜厚により設定することが可能である。
”’／ｃｓｄ注入すると、二酸化珪素膜７の膜厚は１１
００ｎであり、二酸化珪素膜７ａ下には注入量の約１．
５％注入され、Ｎ−拡散層９が、Ｎ′″拡散層１０と同
時に形成される。Ｎ−拡散層９の濃度は二酸化珪素膜７
の膜厚により設定することが可能である。
電極側壁には幅１１００ｎの側壁酸化膜７ｂも同時に形
成され、従来のＬＤＤ構造と異なり、この外側からイオ
ン注入され、１ミクロン以下の微細ゲートにも適してい
る。
成され、従来のＬＤＤ構造と異なり、この外側からイオ
ン注入され、１ミクロン以下の微細ゲートにも適してい
る。
第１図（ｆ）において、従来の方法と同じく、層間絶縁
膜１１およびアルミ電極１２を形成する。
膜１１およびアルミ電極１２を形成する。
以上のように、ソースドレイン拡散層を一回のイオン注
入で、同時にＮ−／Ｎ”″拡散層を形成することができ
る。
入で、同時にＮ−／Ｎ”″拡散層を形成することができ
る。
Ｌ字型側壁酸化膜形成後、燐イオンを１４０ｋＶの加速
電圧で２ Ｘ １０”’ ／ ａｉｒ 、砒素イオンを
４０ｋＶで４ Ｘ １０１５／ ａＭ連続注入しても同
様な結果が得られる。
電圧で２ Ｘ １０”’ ／ ａｉｒ 、砒素イオンを
４０ｋＶで４ Ｘ １０１５／ ａＭ連続注入しても同
様な結果が得られる。
第２図（ａ）ないしくｄ）は本発明に係るＣＭＯ３半導
体集積回路装置の一部製造工程順断面図である。
体集積回路装置の一部製造工程順断面図である。
第２図（ａ）において、Ｎ型シリコン基板２１の主面に
、Ｐ−ウェル２２．Ｎ−ウェル２３．二酸化珪素膜２４
で、素子分離領域を形成し、各々の領域にゲート酸化膜
２５ａ、２５ｂ、多結晶シリコン電極２６ａ、２６ｂ。
、Ｐ−ウェル２２．Ｎ−ウェル２３．二酸化珪素膜２４
で、素子分離領域を形成し、各々の領域にゲート酸化膜
２５ａ、２５ｂ、多結晶シリコン電極２６ａ、２６ｂ。
を形成し、多結晶シリコン電極２６ａ 、 ２６ｂの側
壁酸化膜２７ａ、２８ａ、２７ｂ、２８ｂを前記実施例
と同様に形成する。２７ａ、２７ｂは二酸化珪素膜であ
り、２８ａ 、 ２８ｂ ４まＰＳＧ膜である。
壁酸化膜２７ａ、２８ａ、２７ｂ、２８ｂを前記実施例
と同様に形成する。２７ａ、２７ｂは二酸化珪素膜であ
り、２８ａ 、 ２８ｂ ４まＰＳＧ膜である。
第２図（ｂ）において、Ｎチャンネルトランジスタ領域
をフォトレジスト膜２９で被覆し、ど拡散層３０をＢＦ
２”のイオン注入により形成する。
をフォトレジスト膜２９で被覆し、ど拡散層３０をＢＦ
２”のイオン注入により形成する。
第２図（Ｃ）において、フォトレジスト膜２９を除去し
たのち、希弗酸溶液で選択的にＰ Ｓ Ｇ １１！ｌｉ
！２８ａ。
たのち、希弗酸溶液で選択的にＰ Ｓ Ｇ １１！ｌｉ
！２８ａ。
２８ｂを除去し、第２図（ｂ）に示したと同様に、Ｐチ
ャンネルトランジスタ領域をフォトレジスト膜３１で被
覆し、砒素を１２０ｋＶで４Ｘ１０１５／ａ＋ｔイオン
注入し、二酸化珪素膜（１００ｎｍ） ２７ｂの基板に
Ｎ−拡散層３２、露出した部分にはＮ＋拡散層３３を形
成する。
ャンネルトランジスタ領域をフォトレジスト膜３１で被
覆し、砒素を１２０ｋＶで４Ｘ１０１５／ａ＋ｔイオン
注入し、二酸化珪素膜（１００ｎｍ） ２７ｂの基板に
Ｎ−拡散層３２、露出した部分にはＮ＋拡散層３３を形
成する。
第２図（ｄ）において、アニールをしたのち、層間絶縁
膜３４．アルミ電極３５を形成する。
膜３４．アルミ電極３５を形成する。
以上のように、Ｎチャンネルトランジスタのソースドレ
イン拡散層を１回のマスク工程およびイオン注入で形成
することができる。
イン拡散層を１回のマスク工程およびイオン注入で形成
することができる。
（発明の効果）
本発明によれば、ゲート電極の側壁にＬ字型絶縁膜を形
成し、ソースドレイン形成の不純物をイオン注入するこ
とにより、−度のイオン注入でＬ字型絶縁膜下に低濃度
の不純物層を露出した基板には、ＭＶｊｉ度の不純物層
を同時に形成することができる。すなわち、ＣＭＯ３に
本発明による方法を適用することにより、−度のマスク
工程、イオン注入工程でソーストレインを形成でき、そ
の実用土の効果は大である。
成し、ソースドレイン形成の不純物をイオン注入するこ
とにより、−度のイオン注入でＬ字型絶縁膜下に低濃度
の不純物層を露出した基板には、ＭＶｊｉ度の不純物層
を同時に形成することができる。すなわち、ＣＭＯ３に
本発明による方法を適用することにより、−度のマスク
工程、イオン注入工程でソーストレインを形成でき、そ
の実用土の効果は大である。
第１図は本発明の一実施例におけるＮチャンネルＭｏｓ
＋〜ランリスタの製造工程順断面図、第２図は同ＣＭＯ
８での実施例の工程順断面図、第３図は従来のＬＬ）Ｄ
構造のＭＯＳトランジスタを有する半導体集積回路装置
の製造工程順断面図である。 １ ・・ Ｐ型シリコン基板、２・・・二酸化珪素膜、
３ ・・・チャンネルストッパー、４ゲート酸化膜、５
・ 多結晶シリコン電極、６．２８ａ、２８ｂ −Ｐ
Ｓ Ｇ膜、７．２７ａ。 ２７ｂ・ 二酸化珪素膜、８ ・・・側壁、９，３２・
Ｎ−拡散層、１０．３３・・・Ｎ１拡散層、１１゜３
４・ 層間絶縁膜、１２．３５・・−アルミ電極、２１
・ Ｎ型シリコン基板、２２・ Ｐ−ウェル、２３
・・Ｎ−ウェル、２４・・・素子分離領域、２５ａ
、２５ｂ−ゲート酸化膜、２６ａ、２６ｂ・ 多結晶シ
リコン電極、２９．３１・・・フォトレジスト膜、３０
・ Ｐ′″拡散層。 １０− ・ ｃＬ ０３ 〜 〜 へ１ Ｎ 「０− ｍ（’Ｊ ０ り
＋〜ランリスタの製造工程順断面図、第２図は同ＣＭＯ
８での実施例の工程順断面図、第３図は従来のＬＬ）Ｄ
構造のＭＯＳトランジスタを有する半導体集積回路装置
の製造工程順断面図である。 １ ・・ Ｐ型シリコン基板、２・・・二酸化珪素膜、
３ ・・・チャンネルストッパー、４ゲート酸化膜、５
・ 多結晶シリコン電極、６．２８ａ、２８ｂ −Ｐ
Ｓ Ｇ膜、７．２７ａ。 ２７ｂ・ 二酸化珪素膜、８ ・・・側壁、９，３２・
Ｎ−拡散層、１０．３３・・・Ｎ１拡散層、１１゜３
４・ 層間絶縁膜、１２．３５・・−アルミ電極、２１
・ Ｎ型シリコン基板、２２・ Ｐ−ウェル、２３
・・Ｎ−ウェル、２４・・・素子分離領域、２５ａ
、２５ｂ−ゲート酸化膜、２６ａ、２６ｂ・ 多結晶シ
リコン電極、２９．３１・・・フォトレジスト膜、３０
・ Ｐ′″拡散層。 １０− ・ ｃＬ ０３ 〜 〜 へ１ Ｎ 「０− ｍ（’Ｊ ０ り
Claims (2)
- （１）半導体基板の主面にゲート絶縁膜、ゲート電極を
順次形成し、写真食刻法によりゲート電極パターンを形
成する工程と、前記ゲート電極を被覆する二層以上から
なる絶縁膜を堆積し、異方性エッチングにより、前記ゲ
ート電極の側壁に、前記絶縁膜を残置する工程と、残置
した前記絶縁膜のうち上層の絶縁膜だけ選択的に除去し
、Ｌ字型の側壁絶縁膜を形成する工程と、これをマスク
として、ソースドレイン領域に、前記半導体基板と反対
の導電型を有する不純物をイオン注入し、前記ゲート電
極の側壁絶縁膜に対向する、前記半導体基板に低濃度の
不純物層、露出した部分には高濃度不純物層を形成する
工程を含むＭＯＳトランジスタを搭載したことを特徴と
する半導体装置の製造方法。 - （２）側壁絶縁膜が二酸化珪素膜、ＰＳＧ膜の二層から
なることを特徴とする請求項（１）に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025821A JPH01201963A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025821A JPH01201963A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201963A true JPH01201963A (ja) | 1989-08-14 |
Family
ID=12176523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025821A Pending JPH01201963A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2760130A1 (fr) * | 1997-02-25 | 1998-08-28 | Sgs Thomson Microelectronics | Transistor mos a faible resistance de drain |
| US6180472B1 (en) | 1998-07-28 | 2001-01-30 | Matsushita Electrons Corporation | Method for fabricating semiconductor device |
| KR100847834B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 갭필 절연막을 갖는 반도체 소자 및 그 제조 방법 |
-
1988
- 1988-02-08 JP JP63025821A patent/JPH01201963A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2760130A1 (fr) * | 1997-02-25 | 1998-08-28 | Sgs Thomson Microelectronics | Transistor mos a faible resistance de drain |
| US6180472B1 (en) | 1998-07-28 | 2001-01-30 | Matsushita Electrons Corporation | Method for fabricating semiconductor device |
| US6492665B1 (en) | 1998-07-28 | 2002-12-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| KR100847834B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 갭필 절연막을 갖는 반도체 소자 및 그 제조 방법 |
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