JPH01241861A

JPH01241861A - 半導体装置の製造方法

Info

Publication number: JPH01241861A
Application number: JP63068185A
Authority: JP
Inventors: Satoru Maeda; 哲前田; Shizuo Sawada; 沢田　静雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-24
Filing date: 1988-03-24
Publication date: 1989-09-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は半導体装置、特に相補型ＭＯ３半導体装置の
製造方法に係り、ソース、ドレイン領域に対するコンタ
クトの形成方法を改良した半導体装置の製造方法に関す
る。

（従来の技術）相補型ＭＯ８半導体装置（以下、ＣＭＯＳ半導体装置と
称する）は同一基板上にＮチャネルＭＯＳトランジスタ
とＰチャネルＭＯ３）ランジスタとを形成した半導体装
置である。

第２図（ａ）ないしくｄ）は従来のＣＭＯＳ半導体装置
の製造工程を順次示す断面図である。まず、結晶方位（
１，００）のＮ形シリコン基板３１にＰ形半導体層（Ｐ
−ウェル）３２を選択的に形成する。つづいて、上記基
板３１及びＰ−ウェル３２に素子分離領域としてのフィ
ールド酸化膜３３て分離された基板３１及びＰウェル３
２の島状の素子領域に酸化膜を形成し、全面に例えばリ
ンドープ多結晶シリコン膜を堆積した後、これをパター
ニングして上記各素子領域の酸化膜上にゲート電極３４
．３５をそれぞれ形成する。その後、このゲート電極３
４．３５をマスクとして酸化膜を選択的にエツチング除
去してゲート酸化膜３６．３７を形成する（第２図（ａ
））。

次に写真蝕刻法により、基板３１の素子領域側を覆うレ
ジストパターン３８、ゲート電極３４及びフィールド酸
化膜３３をマスクとしてＮ形不純物、例えばヒ素を加速
電圧４０ｋｅＶ、ドーズ量３　ｘ　１０’　５（個／ｃ
ｍ２）の条件でイオン注入してＮ型のソース、ドレイン
領域３９．４０を形成する（第２図（ｂ）　）。

次に前記レジストパターン３８を除去し、再度、写真蝕
刻法によりＰウェル３２側を覆うレジストパターン４１
を形成した後、このレジストノくターン４１及びゲート
電極３５及びフィールド酸化膜３３をマスクとしてＰ型
不純物、例えばボロンを加速電圧４０ＫｅＶ、ドーズ量
３Ｘ１０１５（個／Ｃｍ２）の条件でイオン注入してＰ
型のソース、トレイン領域４２．４３を形成する（第２
図（Ｃ））。

次に全面にシリコン酸化膜４４を堆積し、コンタクトホ
ールを開孔し、シリコン酸化膜４４上にアルミニウム膜
を蒸着し、これをパターニングして、コンタクトホール
を通して接続されたアルミニウムによる配線４５ないし
５０をそれぞれ形成してＣＭＯ８半導体装置を製造する
（第２図（ｄ））。

上述した方法によると、Ｎ型のソース、ドレイン領域３
９．４０及びＰ型のソース、ドレイン領域４２゜４３を
形成する際には、高ドーズ量のイオン注入か行われる。

その際、露出しているゲート電極３４及び３５を通して
、ゲート酸化膜３６及び３７かイオン注入時の正の電荷
により破壊もしくは耐圧か劣化するという問題がある。

（発明が解決しようとする課題）このように従来では高ドーズのイオン注入でソース、ド
レイン領域を形成する際、ゲート電極か露出しているた
め、その下のゲート酸化膜かイオン注入時の正の電荷に
より破壊されるという問題があった。

この発明は上記事情を考慮してなされたものであり、そ
の目的はゲート酸化膜の耐圧劣化が防止でき、高性能で
信頼性か向」ニする半導体装置の製造方法を提供するこ
とにある。

［発明の構成］（課題を解決するための手段）この発明の半導体装置の製造方法は、第１導電型の不純
物を含む半導体基体上に素子分離用の第１の絶縁膜を酸
化法により形成する工程と、この第１の絶縁膜で囲まれ
た上記基体上にゲート電極を形成する工程と、上記第１
の絶縁膜及び上記ゲート電極をマスクとして上記基体に
第２導電型の不純物を導入し、表面濃度がｌＸｌ０１９
（個／ｃｍ３）未満のソース、ドレイン領域を形成する
工程と、全面に第２の絶縁膜を堆積する工程と、この第
２の絶縁膜に対し、少なくとも上記ソース、ドレイン各
領域の一部表面に通じる開孔部を選択的に形成する工程
と、この開孔部から第２導電型の不純物を導入して上記
ソース、ドレイン各領域内に表面濃度がＩ　Ｘ　１０１
９（個／ｃｍ３）以上の領域を形成する工程と、」１記
開孔部を埋め、上記ソース、ドレイン各領域と接続する
導体層を形成する工程とから構成される。

（作用）この発明の半導体装置の製造方法では、ゲート電極を露
出させた状態で低ドーズ量のイオン注入によりソース、
ドレイン領域が形成される。この後、ゲート電極を覆い
、かつソース、ドレイン領域の一部か露出するような開
孔部を有するマスクが形成され、このマスクを用いた高
ドーズ量のイオン注入によりソース、ドレイン領域の一
部に高濃度のコンタクト用の領域が形成される。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。

第１図（ａ）ないしくｅ）はこの発明に係るＣＭＯ８型
半導体装置の製造工程を順次示す断面図である。ます、
結晶方位（１００）のＮ型シリコン基板１に熱拡散法等
により、Ｐウェル領域２を選択的に形成した後、この基
板１及びＰウェル領域２に選択酸化法等により、素子分
離領域としてのフィールド酸化膜３を形成する。次にこ
のフィールド酸化膜３で分離された基板１及びＰウェル
領域２の島状の素子領域に酸化膜を形成し、全面に例え
ばリンドープ多結晶シリコン膜を堆積した後、これをパ
ターニングしてゲート電極４．５を形成する。その後、
ゲート電極４．５をマスクとして酸化膜をエツチング除
去し、ゲート酸化膜６．７を形成する。（第１図（ａ）
）。

次に写真蝕刻法により、基板１からなる島状の素子領域
を覆うレジストパターン８を形成する。

この後、このレジストパターン８及びゲート電極４及び
フィールド酸化膜３をマスクとしてＮ型不純物、例えば
ヒ素を加速電圧４０ｋｅＶ、　　ドーズｆｆ１５Ｘ１０
’３　　（個／ｃｍ２）の条件でイオン注入して低濃度
のＮ型ソース、ドレイン領域９，１０を形成する。この
ときのＮ−型ソース、ドレイン領域９．１０の不純物濃
度はＩ　Ｘ　１０１９（個／ｃｍ３）以上の５　Ｘ　１
０１８（個／ｃｍ３）程度になる（第１図（ｂ））。

この後、レジストパターン８を除去し、写真蝕刻法によ
り、Ｐウェル領域２側を覆うレジストパターン１１を形
成した後、このレジストパターン１１及びゲート電極５
及びフィールド酸化膜３をマスクとしてＰ型不純物、例
えば、ボロンを加速電圧４ＱｋｅＶ、ドーズ量５Ｘ１０
１３（個／Ｃｍ２）の条件でイオン注入して低濃度のＰ
型ソース、ドレイン領域１２．　１３を形成する。この
ときのＰ−型ソース、ドレイン領域１２．１３の不純物
濃度は５×１０１８（個／ｃｍ３）程度になる（第１図
（Ｃ））。

この後、レジストパターン１１を除去し、全面にＣＤＶ
　（化学気相成長）法により、シリコン酸化膜１４を堆
積し、次にこのシリコン酸化膜１４に対し、上記Ｎ−型
ソース領域９の一部表面が露出するようなコンタクトホ
ール１５、上記ゲート電極４の一部表面が露出するよう
なコンタクトホール１６、上記Ｎ−型ドレイン領域１０
の一部表面が露出するようなコンタクトホール１７、上
記Ｐ−型トドレイン領域３の一部表面か露出するような
コンタクトホール１８、上記ゲ−１・電極５の一部表面
が露出するようなコンタクトホール１９及び上記Ｐ−−
ソース領域１２の一部表面が露出するようなコンタクト
ホール２０を開孔する（第１図（ｄ））。

次に写真蝕刻法により、コンタクトホール１６及び１８
ないし２０をレジストパターン（図示せず）で覆い、コ
ンタクトホール１５及び１７からＮ型不純物、例えばヒ
素を加速電圧４０ｋｅＶ、ドーズ量３×１０１５（個／
ｃｍ２）の条件でイオン注入し、Ｎ−型ソース、ドレイ
ン領域９．１０内に高濃度のＮ型不純物層２１及び２２
を形成する。つづいて上記レジストパターンを除去し、
再度、写真蝕刻法により、今度はコンタクトホール１５
ないし１７及び１９をレジストパターン（図示せず）で
覆い、コンタクトホール１８及び２０からＰ型不純物、
例えばボロンを加速電圧４０ｋｅＶ、ドーズ量３Ｘ１０
１５（個／Ｃｍ２）の条件でイオン注入し、Ｐ−型ソー
ス、ドレイン領域１２．１３内に高濃度のＰ型不純物層
２３及び２４を形成する。このときの上記Ｎ型不純物層
２１及び２２とＰ型不純物層２３及び２４の濃度は共に
ｌＸｌ０”（個／ｃｍ３）未満の３　Ｘ　］、　０２（
個／Ｃｍ３）程度になる。その後、上記レジストパター
ンを除去し、熱処理を行った後にソース、トレイン及び
ゲート配線としてのアルミニウム配線２５ないし３０を
形成する（第１図（ｅ））。

このような方法によれば、ソース、ドレイン領域９．１
０及び１２．１３を形成する際のイオン注入工程は低ド
ーズ量で行われるため、ゲート電極４．５が露出してい
てもゲート酸化膜６．７の耐圧が劣化することはない。

さらに、ソース、ドレイン配線としてのアルミニウム配
線と接続する高濃度のＮ型もしくはＰ型不純物層２１．
２２．２３．２４ては、ゲート電極４．５をレジストパ
ターンで覆った状態で高ドーズ量のイオン注入工程で形
成しているため、ゲート電極４．５を高エネルギーのイ
オンにさらすことなくコンタクトを取ることができる。

＝　１０− なお、上記実施例ではＮ型ソース、ドレイン領域９．１
０から先に形成する場合について説明したが、これはＰ
型ソース、ドレイン領域１２．１３から先に形成しても
よい。また、高濃度のＮ型不純物層２１．２２及びＰ型
不純物層２３．２４はコンタクトホールからイオン注入
を行って形成する場合について説明したか、これは多結
晶シリコン膜を介してイオン注入を行って形成してもよ
い。更に、コンタクトホール内に選択エピタキシャル成
長によりシリコンを堆積し、その後、高ドーズイオン注
入を行って高濃度不純物層を形成してもよい。また、選
択エピタキシャル成長により、不純物を含んだシリコン
を堆積して熱処理することにより、高濃度不純物層を形
成してもよい。

［発明の効果］以上詳述したようにこの発明によれば、ゲート酸化膜の
耐圧劣化が防止できる半導体装置の製造方法か提供でき
る。

【図面の簡単な説明】

第１図（ａ）ないしくｅ）はこの発明の一実施測方法の
主要な］１程を示す断面図、第２図（ａ）ないしくｄ）
は従来方法の主要な工程を示す断面図である。１・・・Ｎ型シリコン基板、２・・Ｐウェル領域、３・
・フィールド酸化膜、４．５・・ゲート電極、６゜７・
・・ゲート酸化膜、８，１１・・レジストパターン、９
・・・Ｎ−型のソース領域、１０・・Ｎ−型のドレイン
領域、１２・・Ｐ−型のソース鎖酸、１３・・Ｐ−型の
トレイン領域、１４・・・シリコン酸化膜、１５〜２０
・・・コンタクトホール、２１．２２・・・Ｎ型高濃度
不純物層、２３゜２４・・・Ｐ型高濃度不純物層、２５
〜３０・・アルミニウム配線。出願人代理人　弁理士　鈴江武彦Ｃ）　　　　　　　「−

Claims

【特許請求の範囲】　第１導電型の不純物を含む半導体基体上に素子分離用
の第１の絶縁膜を酸化法により形成する工程と、上記第１の絶縁膜で囲まれた上記基体上にゲート電極を
形成する工程と、上記第１の絶縁膜及び上記ゲート電極をマスクとして上
記基体に第２導電型の不純物を導入し、表面濃度が１×
１０＾１＾９（個／ｃｍ＾３）未満のソース、ドレイン
領域を形成する工程と、全面に第２の絶縁膜を堆積する工程と、上記第２の絶縁膜に対し、少なくとも上記ソース、ドレ
イン各領域の一部表面に通じる開孔部を選択的に形成す
る工程と、上記開孔部から第２導電型の不純物を導入して上記ソー
ス、ドレイン各領域内に表面濃度が１×１０＾１＾９（
個／ｃｍ＾３）以上の領域を形成する工程上記開孔部を
埋め、上記ソース、ドレイン各領域と接続する導体層を
形成する工程とを具備したことを特徴とする半導体装置の製造方法。