TW202418584A

TW202418584A - 具有由埋入內間隔物隔開之雙隔離區的奈米片

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Publication number: TW202418584A
Application number: TW112120007A
Authority: TW
Inventors: 雷納多維嘉; 瑞龍謝; 望月省吾; 朱立安弗洛吉爾; 拉維庫馬拉瑪承德蘭
Original assignee: 美商萬國商業機器公司
Priority date: 2022-10-28
Filing date: 2023-05-30
Publication date: 2024-05-01

Abstract

本發明之實施例包括一種電晶體，其包含一閘極區及一源極/汲極區。一第一隔離層在該閘極區下方。一第二隔離層藉由一第三隔離層與該第一隔離層隔開。

Description

具有由埋入內間隔物隔開之雙隔離區的奈米片

本發明通常係關於積體電路(IC)之製造方法及所得結構，且更特定言之，係關於經組態及配置以用於提供具有由埋入內間隔物隔開之雙隔離區的奈米片之製造方法及所得結構。

亦稱為晶片或微晶片之IC包括晶圓上之電子電路。晶圓為半導體材料，諸如矽或其他材料。IC由大量裝置，諸如電晶體、電容器、電阻器等形成，該等裝置形成於IC之層中且與晶圓之後段製程(BEOL)層中之佈線互連。典型IC係藉由首先使用通常稱為前段製程(FEOL)之製程製造個別半導體裝置來形成。金屬氧半導體場效電晶體(MOSFET)為用於放大或切換電子信號之電晶體。MOSFET具有源極、汲極及金屬氧化物閘極電極。習知FET為平面裝置，其中該裝置之整個通道區平行且稍微低於半導體基板之平面上表面而形成。與平面FET相比，存在所謂的三維(3D)裝置，諸如FinFET裝置，其為三維結構。展示未來之先進積體電路產品之前景的一種類型之裝置通常稱為奈米片電晶體。通常，奈米片電晶體具有包括複數個豎直間隔開之半導體材料片的鰭型通道結構。裝置之閘極結構圍繞此等間隔開之通道半導體材料層中之各者而定位。

儘管現有奈米片電晶體適合於其預期目的，但需要的係根據本文中所論述之一或多個實施例的可防止子片洩漏的奈米片電晶體之其他方法及所得結構。

本發明之實施例係關於提供具有由埋入內間隔物隔開之雙隔離區的奈米片電晶體之製造方法及所得結構。一種非限制性方法包括形成包含一閘極區及一源極/汲極區之一電晶體，一第一隔離層在該閘極區下方。該方法包括提供藉由一第三隔離層與該第一隔離層隔開之一第二隔離層。

此可藉由提供完全地抑制自閘極下方之一個源極/汲極區至另一源極/汲極區之子片洩漏的雙隔離區而提供對奈米片電晶體之已知方法的改良。雙隔離區(或三隔離區)在無單個底部介電隔離層限制之情況下實現底部介電隔離效能。

除上文或下文所描述之特徵中的一或多者以外或作為替代方案，本發明之其他實施例揭示其中該第一隔離層在鄰近於該閘極區之內間隔物下方。此有利地允許第一隔離層輔助抑制自閘極下方之一個源極/汲極區至另一源極/汲極區的洩漏。

除上文或下文所描述之特徵中之一或多者以外或作為替代方案，本發明之其他實施例揭示其中該第二隔離層在該源極/汲極區下方。此有利地允許第二隔離層輔助抑制自閘極下方之一個源極/汲極區至另一源極/汲極區的洩漏。

除上文或下文所描述之特徵中之一或多者以外或作為替代方案，本發明之其他實施例揭示其中該第三隔離層在該源極/汲極區下方。此有利地允許第三隔離層輔助抑制自閘極下方之一個源極/汲極區至另一源極/汲極區的洩漏。此外，第三隔離層為在磊晶預清潔期間保護第一隔離層之側壁的埋入內間隔物，藉此避免自基板穿通(punchthrough)及磊晶生長。

除上文或下文所描述之特徵中之一或多者以外或作為替代方案，本發明之其他實施例揭示其中該第三隔離層包含內間隔物材料且形成於該第一隔離層之一側壁上，內間隔物鄰近於該源極/汲極區形成且包含該內間隔物材料。此有利地允許第三隔離層輔助抑制自閘極下方之一個源極/汲極區至另一源極/汲極區的洩漏。此外，第三隔離層為在磊晶預清潔期間保護第一隔離層之側壁的埋入內間隔物，藉此避免自基板穿通及磊晶生長。

除上文或下文所描述之特徵中之一或多者以外或作為替代方案，本發明之其他實施例揭示其中該第三隔離層包含與一內間隔物不同之一寬度。此有利地允許第三隔離層輔助抑制自閘極下方之一個源極/汲極區至另一源極/汲極區的洩漏。

除上文或下文所描述之特徵中之一或多者以外或作為替代方案，本發明之其他實施例揭示其中該第三隔離層自一內間隔物延伸。此有利地允許在形成內間隔物期間形成第三隔離層。

除上文或下文所描述之特徵中之一或多者以外或作為替代方案，本發明之其他實施例揭示其中該第一隔離層及該第二隔離層包含不同厚度。此有利地允許第一隔離層及第二隔離層抑制自閘極下方之一個源極/汲極區至另一源極/汲極區之子片洩漏。

除上文或下文所描述之特徵中之一或多者以外或作為替代方案，本發明之其他實施例揭示其中該第一隔離層及該第二隔離層包含不同材料。此有利地允許層抑制自閘極下方之一個源極/汲極區至另一源極/汲極區的子片洩漏。

除上文或下文所描述之特徵中之一或多者以外或作為替代方案，本發明之其他實施例揭示其中該第三隔離層鄰近於該第一隔離層、該第二隔離層及該源極/汲極區。此有利地允許第三隔離層輔助抑制自閘極下方之一個源極/汲極區至另一源極/汲極區的洩漏。此外，第三隔離層為在磊晶預清潔期間保護第一隔離層之側壁的埋入內間隔物，藉此避免自基板穿通及磊晶生長。

根據本發明之一或多個實施例，一種非限制性方法包括形成包含一閘極區及一源極/汲極區之一電晶體，一背側觸點鄰近於磊晶區。該方法包括提供在該閘極區下方且藉由另一隔離層與該背側觸點隔開之一隔離層。此可藉由提供完全地抑制自閘極下方之一個源極/汲極區至另一源極/汲極區之子片洩漏的雙隔離區而提供對奈米片電晶體之已知方法的改良。雙隔離區在無單個底部介電隔離層限制之情況下實現底部介電隔離效能。另外，另一隔離層為在磊晶預清潔期間保護第一隔離層之側壁的埋入內間隔物，藉此避免穿通。

本發明之其他實施例在方法中實施上文所描述之裝置/結構之特徵及/或在裝置/結構中實施方法之特徵。

額外技術特徵及益處係藉由本發明之技術實現。本發明之實施例及態樣在本文中經詳細描述且被視為所主張主題之一部分。為了更好地理解，參考實施方式及圖式。

出於簡潔起見，可或可不在本文中詳細地描述與半導體裝置及積體電路(IC)製造相關之習知技術。此外，本文中所描述之各種任務及製程步驟可併入至具有未詳細地描述於本文中之額外步驟或功能性的更全面處理製程或製程中。特定言之，製造半導體裝置及基於半導體之IC的各種步驟係熟知的，且因此出於簡潔起見，許多習知步驟將僅在本文中簡要地提及或將在不提供熟知製程細節之情況下完全省略。

一或多個實施例揭示用於提供具有由埋入內間隔物隔開之雙隔離區的奈米片之製造方法及所得結構。對於奈米片電晶體，奈米片堆疊具備在閘極區下方之第一隔離層及在源極區及汲極區下方之第二隔離層。根據一或多個實施例，第一及第二隔離層由第三隔離層實體隔開，該第三隔離層為延伸至基板中之內間隔物層。延伸至基板內之內間隔物材料(其為第三隔離層)之一部分具有與形成於奈米片之間的內間隔物不同的厚度。第一及第二隔離層具有不同厚度。第一及第二隔離層由不同材料形成。

在當前最新技術之電晶體中，奈米片FET中之底部介電隔離區相對較薄(例如，約(~)10奈米(nm))，此係由於用於形成底部介電隔離區之犧牲矽鍺層(例如，SiGe55，其中鍺具有約55%之原子百分比(%))的臨界厚度。此為源極/汲極凹陷蝕刻及磊晶預清潔留下極小裕度而不穿通源極/汲極區下方之底部介電隔離區。此可引起基板中之子片洩漏，此係因為源極/汲極接面直接接觸基板。

根據本發明之一或多個實施例，提供一種用於使源極/汲極磊晶區與基板「再隔離」之方法。此外，此具有使得能夠在背側電源輸送網路(BSPDN)製程流程中使自對準背側源極/汲極觸點到達源極/汲極區之底部的附加益處。

根據一或多個實施例，奈米片電晶體包括由充當第三隔離層之埋入內間隔物隔開的兩個(非連續)隔離層(例如，第一及第二隔離層)。可使用習知隔離層製造來形成閘極下方之第一隔離層。第二隔離層可使用介電質填充及回蝕形成於內間隔物形成與源極/汲極磊晶形成之間的階段處。第二隔離層可為與第一隔離層不同的材料。舉例而言，第一隔離層可為低k介電材料，以便減小閘極-基板電容。第二隔離層應為「較硬」材料(與第一隔離層相比，通常為較高k材料)，以便阻擋磊晶預清潔穿透。作為第三隔離層之埋入內間隔物在磊晶預清潔期間保護第一隔離層側壁，藉此避免自基板穿通及磊晶生長。第三隔離層之埋入內間隔物厚度可經調諧以最佳化背側源極/汲極觸點偏移。此保證沿著源極/汲極觸點側壁之源極/汲極-磊晶觸點，因為其鑿入源極/汲極區之磊晶材料中。

現轉至本發明之態樣的更詳細描述，圖1A描繪積體電路(IC) 100之一部分之簡化說明的俯視圖，且圖1B描繪沿著IC 100之X截取之橫截面圖。為易於理解，可自俯視圖省略一些層以免混淆圖式。儘管未必在此階段形成，但俯視圖將奈米片堆疊表示為垂直於閘極之鰭片。因此，俯視圖意欲提供簡化說明及大體定向。標準半導體製造技術可用於製造如一般熟習此項技術者所理解之IC 100。本文中可利用任何適合之微影製程，包括沈積技術及蝕刻技術。

圖1B描繪在已執行若干製造製程之後的IC 100。IC 100可以晶圓或基板102開始，其中奈米片堆疊150形成於基板102上。晶圓或基板102可由矽形成。可將其他合適材料用於基板102。

最初，奈米片堆疊150包括形成於層108之間的層106。層108為半導體材料且可為實質上純矽或任何合適之材料。層108將用作FET裝置之通道區。層106為由矽鍺(SiGe)形成之犧牲層，其中鍺具有約30%之原子百分比(%)，藉此使矽具有約70%之原子百分比。在層106中，鍺之原子百分比可在約20%至35%之範圍內，而矽為剩餘部分。

第一隔離層104形成於奈米片堆疊150與基板102之間。先前，存在矽鍺之犧牲層(未展示) (作為占位器)，其具有比層106更高之鍺含量，例如鍺之原子百分比可為約55%至65%，同時矽為剩餘部分，因此，選擇性地刻蝕矽鍺之犧牲層(作為占位器)，且執行沈積以使得形成第一隔離層104。第一隔離層104可為低k材料或超低k材料。低k介電材料可通常包括k值為約5.5或更小之介電材料，諸如二氧化矽。超低k介電材料通常包括k值小於2.5之介電材料。除非另外指出，否則本申請案中所提及之所有k值係相對於真空量測的。例示性超低k介電材料通常包括多孔材料，諸如多孔有機矽酸鹽玻璃、多孔聚醯胺奈米泡沫、二氧化矽乾凝膠、多孔氫倍半矽氧烷(HSQ)、多孔甲基矽倍半氧烷(MSQ)、多孔無機材料、多孔CVD材料、多孔有機材料或其組合。可使用如此項技術中通常已知之模板化製程或溶膠-凝膠製程來產生超低k介電材料。在模板化製程中，前驅物通常含有熱不穩定材料與穩定材料之複合物。在膜沈積之後，熱不穩定材料可藉由加熱移除，從而在介電膜中留下孔隙。在溶膠凝膠製程中，多孔低k介電膜可藉由諸如四乙氧基矽烷(TEOS)之烷氧化物的水解及縮聚來形成。

虛設閘極110使用標準處理形成及圖案化。虛設閘極110本質上為犧牲的，此係因為其在製程流程中在稍後時刻用其他材料替換以形成功能閘極結構，如下文所描述。虛設閘極110可包括一或多個材料層，諸如犧牲閘極材料(例如，非晶矽或多晶矽)。閘極間隔物112形成於虛設閘極110之側壁上。閘極間隔物112可包括介電質，諸如氮化物、氧化物、氮氧化物等。

圖2描繪蝕刻以準備形成源極/汲極之後的IC 100。舉例而言，使用經圖案化硬遮罩層(未展示)，執行鰭片圖案化以將奈米片堆疊150形成為鰭片，其亦穿通第一隔離層104。蝕刻持續至基板102之部分中以準備形成源極/汲極。

圖3描繪蝕刻以準備形成內間隔物之後的IC 100。執行蝕刻以選擇性地移除層106之部分。舉例而言，執行等向性蝕刻製程以選擇性地使層106凹陷以便在其末端上界定末端空腔302。

圖4描繪沈積內間隔物材料之後的IC 100。執行諸如ALD製程之保形沈積製程，以在奈米片堆疊150上形成內間隔物材料層402，且非等向性地蝕刻內間隔物材料。內間隔物材料402之實例材料可包括SiBCN、SiOCN、SiN、SiOC、SiC等。內間隔物材料402可為添加有氧、碳及/或硼之氮化物。在一個實例中，內間隔物材料402可包括二氧化矽。用於形成第三隔離層之內間隔物材料402為與第一隔離層104以及圖6中所論述之第二隔離層602不同的材料。

圖5描繪部分內間隔物回蝕之後的IC 100。舉例而言，可執行進一步蝕刻(如由實心箭頭所描繪)以在基板102及第一隔離層104之側壁上界定第三隔離層502。為了進一步蝕刻內間隔物材料402，可利用濕式蝕刻或乾式蝕刻。作為實例乾式蝕刻，利用CF ₄之RIE蝕刻可用於藉由恰當地改變氣體及功率使蝕刻更具等向性。作為實例濕式蝕刻，可利用稀釋磷酸。應瞭解，可利用適合於蝕刻氮化物之任何類型之等向性蝕刻。

圖6描繪介電質填充及凹陷之後的IC 100。介電材料經沈積及凹陷以形成第二隔離層602。第一隔離層104及第二隔離層602將第三隔離層502夾在中間。第二隔離層602可為氧化物，例如二氧化矽、氧化鍺、氧化鋁等。第二隔離層602為與第三隔離層502不同之材料，使得可在不蝕刻第三隔離層502之情況下選擇性地蝕刻第二隔離層602的材料。乾式或濕式蝕刻可用於使第二隔離層602之介電材料凹陷。在一個實例中，可利用稀釋HCl酸。

圖7描繪最終內間隔物回蝕之後的IC 100。可利用等向性蝕刻選擇性地蝕刻如本文中在前文所論述的內間隔物材料402，藉此在空腔302 (圖3中所描繪)中產生內間隔物704。在一或多個實施例中，蝕刻可產生第三隔離層502之階梯部分702。在一或多個實施例中，階梯部分702似乎可不存在或其可具有較短高度。當第三隔離層502具有寬度W2時，內間隔物704具有寬度W1，其中寬度W2小於寬度W1。

在一或多個實施例中，第三隔離層502在最底部奈米片層108下方。在一或多個實施例中，第三隔離層502之頂部表面在最底部奈米片層108之底部表面下方。在一或多個實施例中，第三隔離層502之高度使得第三隔離層502至少覆蓋第一隔離層104之側壁。

圖8描繪源極及汲極形成之後的IC 100。磊晶層802自層108磊晶地生長。對於P型FET (PFET)，磊晶層802可經摻雜為P型磊晶材料，從而產生P型源極及汲極區。對於N型FET (NFET)，磊晶層802可經摻雜為N型磊晶材料，從而產生N型源極及汲極區。磊晶層802之一部分直接位於第二隔離層602上。磊晶層802之另一部分直接位於第三隔離層502上。

圖9描繪虛設閘極移除之後的IC 100。移除虛設閘極110，且釋放犧牲層106 (SiGe)。執行替換金屬閘極(RMG)形成，藉此形成閘極結構902。執行替換金屬閘極程序以沈積高k介電材料，隨後沈積一或多個功函數材料層，以藉此形成閘極結構902。可形成層間介電(ILD)材料904，且空腔形成於ILD材料904中，從而暴露磊晶層802中之一或多者。ILD材料904可為低k介電材料或超低k介電材料。金屬經沈積以填充空腔，藉此形成源極/汲極金屬觸點906。源極/汲極金屬觸點906之一部分可包括矽化物，其自金屬材料與半導體材料之界面產生。

儘管源極/汲極金屬觸點可形成於IC 100之前側上，但源極/汲極金屬觸點中之一或多者可形成於IC之背側上，如圖10至圖17中所論述。圖10描繪不存在頂部源極/汲極金屬觸點之情況下的IC 1000。除頂部源極/汲極金屬觸點以外，IC 1000類似於IC 100。因此，並不重複先前論述之製造製程。

圖11將IC 1000描繪為在晶圓翻轉及部分基板移除之後的圖示。前側為頂部，且背側係指底部。如一般熟習此項技術者所理解，以下製造製程在背側向上及經定位以供處理之情況下執行。然而，晶圓之前側及背側在圖式中並未展示為翻轉的，以免使讀者迷失方向，但應瞭解，晶圓經翻轉，且現正對背側執行製造。執行平坦化以移除基板102之部分，其中蝕刻在第二隔離層602及/或第三隔離層502上終止。基板可藉由晶圓磨光、化學機械研磨/平坦化(CMP)及/或乾式/濕式蝕刻製程之組合移除。

圖12描繪矽凹陷及氮化物蓋填充之後的IC 1000。執行選擇性蝕刻以使基板102之至少一部分凹陷，且用氮化物材料填充所得空腔以形成自對準蓋(SAC)層1202。SAC層1202之實例材料可包括SiBCN、SiOCN、SiN等。SAC層1202之材料可為添加有氧、碳及/或硼之氮化物。在一或多個實施例中，SAC層1202可為與形成第三隔離層502之內間隔物材料402相同的材料。

圖13描繪自對準源極/汲極敞開之後的IC 1000。第二隔離層602可為氧化物材料。執行選擇性氧化物蝕刻以敞開或暴露(源極/汲極)磊晶層802之底部表面，從而產生空腔1302。基於稀釋HCl酸之蝕刻可用於移除第二隔離層602。

圖14描繪形成自對準源極/汲極圓鑿(gouge)之後的IC 1000。此圓鑿藉助於存在於蝕刻開口之兩側上的SAC層1202以及第三隔離層502自對準(歸因於存在鄰近電晶體)。執行蝕刻以蝕刻至磊晶層802之部分中，藉此在IC 1000之背側上形成圓鑿或空腔1402。可利用RIE蝕刻。遮罩可用於保護其他層在空腔1402之形成期間免受蝕刻。舉例而言，可沈積及蝕刻遮罩層。遮罩層可包括有機圖案化層(OPL)及/或任何合適材料或材料之組合。非等向性蝕刻可用於蝕刻遮罩層。使用經圖案化遮罩層，經由IC 1000之未由遮罩覆蓋之經暴露部分執行蝕刻，藉此產生空腔1402。

在形成源極/汲極金屬觸點之前，可執行磊晶預清潔。第三隔離層502材料實質上對磊晶預清潔化學物質具有抗性。在一個實施例中，磊晶預清潔可為稀釋HCl酸、氨及/或乾氣體組分。

圖15描繪矽化及金屬觸點填充之後的IC 1000。金屬經沈積以填充空腔1402，藉此形成背側源極/汲極金屬觸點1502。源極/汲極金屬觸點1502之一部分可包括矽化物，其自金屬材料與半導體材料之界面產生。

在一或多個實施例中，在IC之前側及背側上可存在金屬觸點。圖16描繪具有頂部源極/汲極金屬觸點906及背側源極/汲極金屬觸點1502之IC 1000。

儘管實例說明可為NFET或PFET之單一奈米片電晶體的製造製程，但應瞭解，IC具有大量電晶體(例如，PFET及NFET)。IC中可存在數百、數千、數百萬或數十億個電晶體，其中至少一些電晶體係根據本文中所論述的一或多個實施例形成。

圖17為根據本發明之一或多個實施例之形成具有由埋入內間隔物隔開之雙隔離區的奈米片電晶體之電腦實施方法1700的流程圖。在區塊1702處，方法1700包括形成包含閘極區(例如，閘極結構902)及磊晶區(例如，磊晶層802)之電晶體，第一隔離層104在閘極區下方。在區塊1704處，方法1700包括提供藉由第三隔離層502與第一隔離層104隔開之第二隔離層602。

第一隔離層104在鄰近於閘極區(例如，閘極結構902)之內間隔物704下方。第二隔離層602在磊晶區(例如，磊晶層802)下方。第三隔離層502在磊晶區(例如，磊晶層802)下方。第三隔離層502包含內間隔物材料402且形成於第一隔離層104之側壁上，內間隔物704鄰近於磊晶區形成且包含內間隔物材料402。

第三隔離層502 (具有寬度W2)包含與內間隔物704 (具有寬度W1)不同之寬度，其中寬度W1大於寬度W2。第三隔離層自內間隔物704延伸。第一及第二隔離層包含不同厚度。舉例而言，第二隔離層602之厚度大於第一隔離層104之厚度。第一及第二隔離層包含不同材料。第三隔離層502鄰接於第一隔離層104、第二隔離層602及磊晶區802中之各者。

圖18為根據本發明之一或多個實施例之形成具有由埋入內間隔物隔開之雙隔離區的奈米片電晶體之電腦實施方法1800的流程圖。在區塊1802處，方法1800包括形成包含閘極區(例如，閘極結構902)及磊晶區(例如，磊晶層802)之電晶體，背側觸點(例如，背側源極/汲極金屬觸點1502)鄰近於磊晶區。在區塊1804處，方法1800包括提供在閘極區(例如，閘極結構902)下方且藉由另一隔離層(例如，第三隔離層502)與背側觸點隔開之隔離層(例如，第一隔離層104)。

隔離層(例如，第一隔離層104)在鄰近於閘極區(例如，閘極結構902)之內間隔物704下方。另一隔離層(例如，第三隔離層502)在磊晶區下方。另一隔離層(例如，第三隔離層502)包含內間隔物材料402且形成於隔離層(例如，第一隔離層104)之側壁上，內間隔物704鄰近於磊晶區形成且包含內間隔物材料402。

本文中參考相關圖式描述本發明之各種實施例。可設計出替代實施例而不脫離本發明之範疇。儘管在以下描述中且在圖式中之元件之間闡述各種連接及位置關係(例如，上方、下方、鄰近等)，但熟習此項技術者將認識到，在即使定向改變仍維護所描述功能性時，本文中所描述之位置關係中之許多者係定向獨立的。除非另外規定，否則此等連接及/或位置關係可為直接或間接的，且本發明不意欲侷限在此方面。相應地，實體之耦接可指直接或間接耦接，且實體之間之位置關係可為直接或間接位置關係。作為間接位置關係之實例，參考當前描述在層「B」之上形成層「A」包括一或多個中間層(例如，層「C」)在層「A」與層「B」之間的情形，只要層「A」及層「B」之相關特性及功能實質上並未被中間層改變即可。

應注意，片語「對……具有選擇性」，諸如「第一元件對第二元件具有選擇性」意謂可蝕刻第一元件，且第二元件可充當蝕刻終止件。

如本文所使用，「p型」係指產生價電子之缺陷的至純質半導體之雜質添加。在含矽基板中，p型摻雜劑(亦即雜質)的實例包括但不限於硼、鋁、鎵及銦。

如本文所使用，「n型」係指貢獻自由電子至純質半導體的雜質添加。在含矽基板中，n型摻雜劑(亦即雜質)之實例包括但不限於銻、砷及磷。

如本文中先前所指出，出於簡潔起見，可或可不在本文中詳細地描述與半導體裝置及積體電路(IC)製造相關之習知技術。然而，作為背景，現將提供可用於實施本發明之一或多個實施例的半導體裝置製造製程之更一般描述。儘管實施本發明之一或多個實施例時所使用之特定製造操作可個別地已知，但本發明之操作及/或所得結構的所描述組合係獨特的。因此，結合製造根據本發明之半導體裝置所描述之操作的獨特組合利用在半導體(例如，矽)基板上執行之多種個別已知的物理及化學製程，該等製程中之一些描述於緊隨其後的段落中。

一般而言，用以形成將封裝至IC中之微晶片的各種製程屬於四個通用類別，即，膜沈積、移除/蝕刻、半導體摻雜及圖案化/微影。沈積為使材料生長於、塗佈於或以其它方式轉移至晶圓上之任何製程。可用技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電化學沈積(ECD)、分子束磊晶法(MBE)，及近年來的原子層沈積(ALD)以及其他。移除/蝕刻為自晶圓移除材料之任何製程。實例包括蝕刻製程(濕式或乾式)及化學機械平坦化(CMP)以及其類似者。半導體摻雜為藉由摻雜例如電晶體源極及汲極，大體上藉由擴散及/或藉由離子植入來修改電屬性。此等摻雜製程之後為熔爐退火或快速熱退火(RTA)。退火用以激活植入之摻雜劑。導體(例如，多晶矽、鋁、銅等)及絕緣體(例如，各種形式之二氧化矽、氮化矽等)兩者之膜用於連接及隔離電晶體及其組件。半導體基板之各種區的選擇性摻雜允許藉由電壓之施加而改變基板之導電性。藉由創建此等各種組件之結構，數百萬電晶體可經建置及佈線在一起以形成現代微電子裝置之複雜電路系統。

如上文所指出，原子層蝕刻製程可在本發明中用於諸如可由通孔未對準造成的通孔殘餘物之移除。原子層蝕刻製程使用基於電漿之方法或電化學方法提供金屬之精確蝕刻。原子層蝕刻製程一般由可獨立控制之兩個明確界定的依序自限性反應步驟界定。該製程通常包括鈍化，接著選擇性地移除鈍化層，且可用以移除大約數奈米之薄金屬層。例示性基於電漿之方法通常包括兩步驟製程，其通常包括在低溫(低於20℃)下使金屬(諸如銅)暴露於氯及氫電漿中。此製程產生使表面污染降至最低的揮發性蝕刻產物。在另一實例中，在高溫下(諸如在275℃下)循環暴露於氧化劑及六氟乙醯丙酮(Hhfac)可用於選擇性地蝕刻金屬，諸如銅。例示性電化學方法亦可包括兩個步驟。第一步驟包括諸如銅之金屬之表面有限硫化以形成金屬硫化物，例如Cu ₂S，接著選擇性濕式蝕刻金屬硫化物，例如於HCl中蝕刻Cu ₂S。原子層蝕刻為相對較新的技術，且針對特定金屬之最佳化完全在熟習此項技術者之技能內。表面處之反應提供高選擇性，且最小地或不侵蝕經暴露介電性表面。

半導體微影為在半導體基板上形成三維凹凸影像或圖案以用於將圖案後續轉印至基板。在半導體微影中，圖案由稱為光阻之光敏聚合物形成。為了建置構成電晶體之複雜結構及連接電路之數百萬電晶體之許多導線，多次重複微影及蝕刻圖案轉印步驟。印刷於晶圓上之各圖案經對準至先前形成之圖案，且緩慢地構建導體、絕緣體及選擇性摻雜區以形成最終裝置。

可使用習知沈積技術形成光阻，可使用此類化學氣相沈積、電漿氣相沈積、濺鍍、浸塗、旋塗、刷塗、噴灑及其他類似沈積技術。在形成光阻之後，光阻暴露於諸如X射線輻射、極紫外線(EUV)輻射、電子束輻射或其類似者之輻射的所要圖案。接下來，利用習知抗蝕劑顯影製程使經暴露光阻顯影。

在顯影步驟之後，可執行蝕刻步驟以將圖案自經圖案化光阻轉印至層間介電質中。用於形成至少一個開口之蝕刻步驟可包括乾式蝕刻製程(包括例如反應性離子蝕刻、離子束蝕刻、電漿蝕刻或雷射剝蝕)、濕式化學蝕刻製程或其任何組合。

出於簡潔起見，本文中可能或可能不詳細描述與進行及使用本發明之態樣有關的習知技術。特定言之，用以實施本文中所描述之各種技術特徵之計算系統及特定電腦程式之各種態樣係熟知的。因此，為簡潔起見，許多習知實施細節在本文中僅簡要提及或完全省略而不提供熟知系統及/或製程細節。

在一些實施例中，各種功能或動作可在給定位置處發生及/或結合一或多個裝置或系統之操作發生。在一些實施例中，給定功能或操作之一部分可在第一裝置或位置處執行，且該功能或操作之其餘部分可在一或多個額外裝置或位置處執行。

本文中所使用之術語僅出於描述特定實施例之目的且並不意欲為限制性的。如本文中所使用，除非上下文另外清楚地指示，否則單數形式「一(a/an)」及「該」意欲亦包括複數形式。應進一步理解，術語「包含(comprise/comprising)」當在本說明書中使用時指定所陳述特徵、整數、步驟、操作、元件、組件及/或其群組之存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。

以下申請專利範圍中之所有構件或步驟加功能元件之對應結構、材料、動作及等效物意欲包括用於結合如特定主張之其他所主張元件來執行功能的任何結構、材料或動作。已出於說明及描述的目的呈現本發明，但本發明不意欲為窮盡性的或限於所揭示之形式。在不脫離本發明之範疇及精神的情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。選擇且描述該等實施例以便最佳地解釋本發明之原理及實踐應用，且使其他一般熟習此項技術者能夠關於具有適合於所考慮之特定用途的各種修改之各種實施例理解本發明。

本文中所描繪之圖式係說明性的。在不脫離本發明之精神的情況下，所描述之圖式或步驟(或操作)可存在許多變化。舉例而言，可以不同次序執行動作或可添加、刪除或修改動作。此外，術語「耦接」描述在兩個元件之間具有信號路徑且並不暗示在元件之間的直接連接而在其間無介入元件/連接。所有此等變化被視為本發明之一部分。

以下定義及縮寫將用於解釋申請專利範圍及本說明書。如本文中所使用，術語「包含(comprises/comprising)」、「包括(includes/including)」、「具有(has/having)」、「含有(contains或containing)」或其任何其他變體意欲涵蓋非排他性包括物。舉例而言，包含一系列元件之組合物、混合物、製程、方法、物品或設備未必僅限於彼等元件，而是可包括未明確地列出或此類組合物、混合物、製程、方法、物品或設備所固有的其他元件。

另外，術語「例示性」在本文中用於意謂「充當實例、例子或說明」。本文中描述為「例示性」之任何實施例或設計未必解釋為比其他實施例或設計較佳或有利。術語「至少一個」及「一或多個」理解為包括大於或等於一個之任何整數，亦即，一個、兩個、三個、四個等。術語「複數個」應理解為包括大於或等於兩個之任何整數數目，亦即，兩個、三個、四個、五個等。術語「連接」可包括間接「連接」及直接「連接」兩者。

術語「約」、「實質上」、「大致」及其變體意欲包括與基於在申請本申請案時可用的設備之特定量的量測相關聯之誤差度。舉例而言，「約」可包括給定值之±8%或5%或2%的範圍。

已出於說明目的呈現本發明之各種實施例之描述，但該描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇及精神的情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用之術語經選擇以最佳解釋實施例之原理、實際應用或對市場中發現之技術的技術改良，或使得其他一般熟習此項技術者能夠理解本文中所描述之實施例。

100:IC 102:基板 104:第一隔離層 106:層 108:層 110:虛設閘極 112:閘極間隔物 150:奈米片堆疊 302:末端空腔 402:內間隔物材料 502:第三隔離層 602:第二隔離層 702:階梯部分 704:內間隔物 802:磊晶層 902:閘極結構 904:ILD材料 906:頂部源極/汲極金屬觸點 1000:IC 1202:SAC層 1302::空腔 1402:空腔 1502:背側源極/汲極金屬觸點 1700:電腦實施方法 1702:區塊 1704:區塊 1800:電腦實施方法 1802:區塊 1804:區塊 W1:寬度 W2:寬度

在本說明書之結尾處之申請專利範圍中特別地指出且清楚地主張本文中所描述之專有權的細節。本發明之實施例的前述及其他特徵及優勢自結合隨附圖式進行之以下詳細描述顯而易見，在該等圖式中：

圖1A描繪根據本發明之一或多個實施例的製造操作後處於製造中(under-fabrication after fabrication operation)之積體電路(IC)之一部分的俯視圖；

圖1B描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖2描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖3描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖4描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖5描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖6描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖7描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖8描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖9描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖10描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖11描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖12描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖13描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖14描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖15描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖16描繪根據本發明之一或多個實施例的製造操作後處於製造中之IC之一部分的橫截面圖；

圖17為根據本發明之一或多個實施例之形成具有由埋入內間隔物隔開之雙隔離區的奈米片電晶體之電腦實施方法的流程圖；且

圖18為根據本發明之一或多個實施例之形成具有由埋入內間隔物隔開之雙隔離區的奈米片電晶體之電腦實施方法的流程圖。

1700:電腦實施方法

1702:區塊

1704:區塊

Claims

一種半導體結構，其包含：一電晶體，其包含一閘極區及一源極/汲極區，一第一隔離層在該閘極區下方；及一第二隔離層，其藉由一第三隔離層與該第一隔離層隔開。
如請求項1之半導體結構，其中該第一隔離層在鄰近於該閘極區之內間隔物下方。
如請求項1之半導體結構，其中該第二隔離層在該源極/汲極區下方。
如請求項1之半導體結構，其中該第三隔離層在該源極/汲極區下方。
如請求項1之半導體結構，其中該第三隔離層包含內間隔物材料且形成於該第一隔離層之一側壁上，內間隔物鄰近於該源極/汲極區形成且包含該內間隔物材料。
如請求項1之半導體結構，其中該第三隔離層包含與一內間隔物不同之一寬度。
如請求項1之半導體結構，其中該第三隔離層自一內間隔物延伸。
如請求項1之半導體結構，其中該第一隔離層及該第二隔離層包含不同厚度。
如請求項1之半導體結構，其中該第一隔離層及該第二隔離層包含不同材料。
如請求項1之半導體結構，其中該第三隔離層鄰近於該第一隔離層、該第二隔離層及該源極/汲極區。
一種方法，其包含：形成包含一閘極區及源極/汲極區之一電晶體，一第一隔離層在該閘極區下方；及提供藉由一第三隔離層與該第一隔離層隔開之一第二隔離層。
如請求項11之方法，其中該第一隔離層在鄰近於該閘極區之內間隔物下方。
如請求項11之方法，其中該第二隔離層在該源極/汲極區下方。
如請求項11之方法，其中該第三隔離層在該源極/汲極區下方。
如請求項11之方法，其中該第三隔離層包含內間隔物材料且形成於該第一隔離層之一側壁上，內間隔物鄰近於磊晶區形成且包含該內間隔物材料。
如請求項11之方法，其中該第三隔離層包含與一內間隔物不同之一寬度。
如請求項11之方法，其中該第三隔離層自一內間隔物延伸。
如請求項11之方法，其中該第一隔離層及該第二隔離層包含不同厚度。
如請求項11之方法，其中該第一隔離層及該第二隔離層包含不同材料。
如請求項11之方法，其中該第三隔離層鄰近於該第一隔離層、該第二隔離層及該磊晶區。
一種半導體結構，其包含：一電晶體，其包含一閘極區及一源極/汲極區，一背側觸點鄰近於該源極/汲極區；及一隔離層，其在該閘極區下方且藉由另一隔離層與該背側觸點隔開。
如請求項21之半導體結構，其中該隔離層在鄰近於該閘極區之內間隔物下方。
如請求項21之半導體結構，其中該另一隔離層在該源極/汲極區下方。
如請求項21之半導體結構，其中該另一隔離層包含內間隔物材料且形成於該隔離層之一側壁上，內間隔物鄰近於該源極/汲極區形成且包含該內間隔物材料。
一種方法，其包含：形成包含一閘極區及一源極/汲極區之一電晶體，一背側觸點鄰近於該源極/汲極區；及提供在該閘極區下方且藉由另一隔離層與該背側觸點隔開之一隔離層。