KR101098439B1 - 반도체 소자의 트리플 게이트 형성방법 - Google Patents
반도체 소자의 트리플 게이트 형성방법 Download PDFInfo
- Publication number
- KR101098439B1 KR101098439B1 KR1020080100229A KR20080100229A KR101098439B1 KR 101098439 B1 KR101098439 B1 KR 101098439B1 KR 1020080100229 A KR1020080100229 A KR 1020080100229A KR 20080100229 A KR20080100229 A KR 20080100229A KR 101098439 B1 KR101098439 B1 KR 101098439B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- semiconductor device
- triple gate
- layer
- trenches
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 102
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 7
- 239000000460 chlorine Substances 0.000 claims description 6
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 5
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052801 chlorine Inorganic materials 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 2
- 229910052736 halogen Inorganic materials 0.000 claims description 2
- 150000002367 halogens Chemical class 0.000 claims description 2
- 238000002161 passivation Methods 0.000 claims 3
- 229910019142 PO4 Inorganic materials 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 claims 1
- 239000010452 phosphate Substances 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 35
- 230000005684 electric field Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 150000005837 radical ions Chemical class 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
Abstract
본 발명은 트렌치 형성공정시 플라즈마 식각공정에 의해 발생되는 소자 특성 및 신뢰성 열화를 방지할 수 있는 반도체 소자의 트리플 게이트 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 지지기판, 매몰 절연층 및 반도체층으로 이루어진 기판을 준비하는 단계와, 증기식각공정으로 상기 반도체층을 식각하여 서로 이격된 제1 및 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치를 포함하는 상기 기판의 상면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계를 포함하는 반도체 소자의 트리플 게이트 형성방법을 제공한다.
트리플 게이트, 트렌치, 증기식각
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다면 채널을 갖는 트랜지스터의 게이트 형성방법, 더욱 상세하게는 트리플(triple) 게이트 형성방법에 관한 것이다.
최근에는 반도체 소자의 고집적화가 높아짐에 따라 트랜지스터의 채널 길이는 감소하고 소오스 및 드레인의 농도는 점차 증가하고 있다. 이로 인해 소오스와 드레인 간에 간섭이 심해져 문턱전압이 감소하고, 누설전류가 증가하는 단채널 효과가 발생하게 된다. 이러한 단채널 효과를 억제하기 위해 다면 채널을 갖는 트랜지스터 중 하나인 트리플 게이트형 트랜지스터에 대한 연구가 활발히 진행되고 있다.
도 1은 일반적인 트리플 게이트형 트랜지스터를 설명하기 위해 도시한 간략도이다.
도 1에 도시된 바와 같이, 일반적인 트리플 게이트형 트랜지스터는 채널이 형성되는 면이 3면이다. 즉, 양 측면(벽)과 상부면에 채널이 형성된다. 이와 같이, 양 측면을 채널로 형성하기 때문에 동일한 크기의 소자라도 더욱 큰 전류를 얻을 수 있다. 동도면에서 'G'는 게이트 전극, 'D'는 드레인 영역, 'S'는 소오스 영역을 나타낸다.
도 2는 일반적인 트리플 게이트형 트랜지스터의 문제점을 설명하기 위해 도시한 간략도이다.
도 2에 도시된 바와 같이, 측면을 채널로 이용하기 위해서는 기판을 식각해야만 하는데, 종래기술에서는 플라즈마 식각(plasma etch)공정을 이용하여 실시하고 있다.
이와 같이, 플라즈마 식각공정을 실시하는 경우 다음과 같이 3가지 문제점이 발생된다.
첫째, 플라즈마 손상에 기인한 결정결함이 발생된다. 측면(A)은 채널로 이용될 영역인데, 이 부분에 플라즈마 손상에 의한 결정결함이 발생하면 소자 특성이 열화된다. 특히 신뢰성에 열화를 가져온다. 둘째, 플라즈마 식각공정을 이용할 경우 측면(A)에 필연적으로 가는 홈(striation)과 같은 표면 거칠기가 열화된다. 측면(A) 거칠기는 캐리어 이동(carrier mobility)을 떨어뜨리고 결과적으로 소자 특성을 열화시킨다. 셋째, 상부 모서리 부위(B)에서의 전계 집중 현상이다. 모서리 부위(B)의 곡률반경이 작을 경우 게이트 산화막에 걸리는 전계가 증가하여 게이트 산화막 불량을 유발하거나 게이트 산화막 수명을 감소시키게 된다. 도 3에 도시된 바와 같이, 곡률반경이 7nm인 경우 평면 부분보다 9% 정도 높은 전기장을 갖게 된다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 플라즈마 식각공정에 의해 발생되는 소자 특성 및 신뢰성 열화를 방지할 수 있는 반도체 소자의 트리플 게이트 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 플라즈마 식각공정에 의해 발생되는 상부 모서리 부위에서의 전계 집중 현상을 방지할 수 있는 반도체 소자의 트리플 게이트 형성방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 지지기판, 매몰 절연층 및 반도체층으로 이루어진 기판을 준비하는 단계와, 증기식각공정으로 상기 반도체층을 식각하여 서로 이격된 제1 및 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치를 포함하는 상기 기판의 상면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계를 포함하는 반도체 소자의 트리플 게이트 형성방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 트리플 게이트 형성방법에 있어서, 증기식각공정으로 트렌치를 형성함으로써 플라즈마에 의한 손상이 없어 소자의 특성 및 신뢰성을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 트리플 게이트 형성방법에 있어서, 염화수소(HCl) 가스를 이용한 증기식각공정으로 트렌치를 형성함으로써, 염화수소(HCl) 증기식각공정 특성상 트렌치의 '111'면과 '110'면이 노출되어, 단면 구조상 45°에 가까운 경사면이 형성되고, 이로 인해 상부 모서리부위에 집중되는 전기장의 세기를 약화시킬 수 있다.
셋째, 본 발명에 의하면, SOI 기판을 사용함으로써, 소자 분리막을 형성하기 위한 STI(Shallow Trench Isolation) 공정을 생략할 수 있어 제조공정을 단순화시킬 수 있다. 즉, 제1 및 제2 트렌치를 매몰 절연층까지 확장시켜 형성함으로써 소자 간 분리가 가능하여 별도로 소자 분리막을 형성하기 위한 STI 공정을 실시할 필요가 없다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도 면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 4는 본 발명의 실시예에 따른 반도체 소자의 트리플 게이트 형성방법을 통해 제조된 트리플 게이트를 도시한 사시도이다. 또한, 도 5a 내지 도 5g는 본 발명의 실시예에 따른 반도체 소자의 트리플 게이트 형성방법을 도시한 공정 단면도이다.
먼저, 도 5a에 도시된 바와 같이, 기판(100)을 준비한다. 기판(100)은 SOI(Silicon On Insulator) 기판으로서 지지기판(101), 매몰 절연층(102) 및 반도체층(103)을 포함한다. 매몰 절연층(102)은 산화막으로 형성되며, 100Å 이상, 바람직하게는 100~1000Å의 두께로 형성된다. 반도체층(103)은 300Å 이상, 바람직하게는 300~1000Å의 두께로 형성된다. 반도체층(103)은 에피층(epitaxial layer)을 포함할 수 있다.
이어서, 도 5b에 도시된 바와 같이, 기판(100) 상에 완충막(104)과 하드 마스크(105)를 순차적으로 형성한다. 완충막(104)은 산화막으로 형성한다. 바람직하게는 실리콘산화막(SiO2)으로 형성한다. 이러한 완충막(104)은 산화공정 또는 증착공정을 통해 형성할 수 있다. 바람직하게는 산화공정으로 형성한다. 하드 마스크(105)는 질화막으로 형성한다. 바람직하게는 실리콘질화막(SiN 또는 Si3N4)으로 형성한다. 하드 마스크(105)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방 식으로 형성한다.
이어서, 하드 마스크(105) 상에 감광막 패턴(106)을 형성한다.
이어서, 도 5c에 도시된 바와 같이, 감광막 패턴(106)을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크(105)와 완충막(104)을 식각한다. 이로써, 하드 마스크 패턴(105A)과 완충막 패턴(104A)이 형성된다. 이때, 하드 마스크 패턴(105A)을 형성하기 위한 식각공정은 플라즈마를 이용한 건식식각공정으로 실시한다. 또한, 완충막 패턴(104A)을 형성하기 위한 식각공정은 BOE 용액(Buffered Oxide Etchant, HF와 NH4F가 혼합된 용액)을 이용한 습식식각공정으로 실시할 수 있다.
이어서, 감광막 패턴(106)을 제거한다.
이어서, 도 5d에 도시된 바와 같이, 하드 마스크 패턴(105A)을 식각 장벽층으로 이용한 식각공정을 실시하여 기판(100A) 내에 서로 이격된 제1 및 제2 트렌치(107, 108)를 형성한다. 이때, 식각공정은 증기식각(vapor etching)공정으로 실시한다. 즉, 플라즈마를 사용하지 않고 기체 상태의 화학물질을 이용하여 식각한다. 반도체층(103A)은 식각공정에 의해 선택적으로 식각되어 매몰 절연층(102)이 노출된다.
증기식각공정은 화학반응에 의한 식각이므로 선택성이 매우 우수하고 플라즈마에 의한 손상이 없다. 또한, 등방성 식각이 가능하다. 또한, 습식식각과 같은 특성을 갖지만 용액을 사용하지 않으므로 쉽게 한 장비 내에서 반응이온빔식각(Reactive Ion beam Etching, RIE) 반응관과 증기식각 반응관을 조합할 수 있는 이점도 있다.
증기식각공정은 식각가스로 염화수소(HCl) 또는 염소(Cl2) 가스를 사용하여 600~1100℃의 온도에서 실시한다. 이때, 압력은 0.01~760Torr로 유지한다. 온도 열원은 할로겐 램프(halogen ramp)를 이용한 급속열처리방식(Rapid Temperature Process, RTP) 방식을 사용하여 얻거나, 히터(heater)방식을 사용하여 얻을 수 있다.
이어서, 도 5e에 도시된 바와 같이, 제1 및 제2 트렌치(107, 108)의 내부면에 보호막(미도시)을 형성할 수 있다. 이때, 보호막은 증착공정 또는 열산화(thermal oxidation)공정, 바람직하게는 열산화공정으로 형성한다. 또한, 보호막은 100~1000Å 두께로 형성한다. 보호막은 후속 하드 마스크 패턴(105A, 도 5d참조) 제거공정시 사용되는 인산용액(H3PO4)으로부터 기판(100A)을 보호하는 역할을 수행한다.
이어서, 하드 마스크 패턴(105A)과 완충막 패턴(104A)을 제거한다. 하드 마스크 패턴(105A)은 인산용액(H3PO4)으로 제거한다. 완충막 패턴(104A)은 BOE 용액 또는 DHF 용액(Diluted HF, H20로 희석된 HF 용액)을 사용하여 제거한다. 이 과정에서, 상기 보호막 또한 일부 식각되어 제거되거나, 전체가 식각되어 제거될 수도 있다.
이어서, 도 5f에 도시된 바와 같이, 제1 및 제2 트렌치(107, 108)를 포함하는 노출된 반도체층(103A) 상에 게이트 절연막(109)을 형성한다. 게이트 절연 막(109)은 실리콘산화막(SiO2)으로 형성한다. 게이트 절연막(109)은 산화공정, 건식산화공정, 습식산화공정 또는 라디컬 이온(radical ion)을 이용한 산화공정으로 형성한다. 또한, 게이트 절연막(109)과 반도체층(103A) 사이에는 질화층이 더 형성될 수도 있다.
이어서, 도 5g에 도시된 바와 같이, 게이트 절연막(109) 상에 게이트 도전막(110)을 형성한다. 게이트 도전막(110)은 다결정실리콘막(poly-silicon), 전이금속, 금속실리사이드층, 금속질화막 또는 이들이 2층 이상 적층된 적층 구조로 형성할 수 있다.
이어서, 게이트 도전막(110)과 게이트 절연막(109)을 식각하여 게이트 전극을 형성한다.
이어서, 게이트 전극의 양측으로 노출되는 반도체층(103A) 내에 소오스 및 드레인 영역(111, 112)을 형성한다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 트리플 게이트형 트랜지스터를 설명하기 위해 도시한 간략도.
도 2는 일반적인 트리플 게이트형 트랜지스터의 문제점을 설명하기 위해 도시한 간략도.
도 3은 곡률반경에 따른 게이트 산화막 전계 집중을 도시한 도면.
도 4는 본 발명의 실시예에 따른 반도체 소자의 트리플 게이트 형성방법을 통해 제조된 트리플 게이트를 도시한 사시도이다
도 5a 내지 도 5g는 본 발명의 실시예에 따른 반도체 소자의 트리플 게이트 형성방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 100A : 기판 101 : 지지기판
102 : 매몰 절연층 103, 103A : 반도체층
104 : 완충막 105 : 하드 마스크
104A : 완충막 패턴 105A : 하드 마스크 패턴
106 : 감광막 패턴 107 : 제1 트렌치
108 : 제2 트렌치 109 : 게이트 절연막
110 : 게이트 도전막 111 : 소오스 영역
112 : 드레인 영역
Claims (22)
- 지지기판, 매몰 절연층 및 반도체층으로 이루어진 기판을 준비하는 단계;증기식각공정으로 상기 반도체층을 식각하여 서로 이격된 제1 및 제2 트렌치를 형성하는 단계;상기 제1 및 제2 트렌치 내부면에 보호막을 형성하는 단계;상기 제1 및 제2 트렌치 내부면에 형성된 상기 보호막을 포함하는 상기 기판의 상면에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;를 포함하는 반도체 소자의 트리플 게이트 형성방법.
- 제 1 항에 있어서,상기 증기식각공정은 염화수소(HCl) 또는 염소(Cl2)를 사용하여 실시하는 반도체 소자의 트리플 게이트 형성방법.
- 제 2 항에 있어서,상기 증기식각공정은 600~1100℃의 온도에서 실시하는 반도체 소자의 트리플 게이트 형성방법.
- 제 3 항에 있어서,상기 증기식각공정시 열원은 할로겐 램프(halogen ramp)를 이용한 금속열처리방식 또는 히터(heater)를 이용한 방식으로 얻어지는 반도체 소자의 트리플 게이트 형성방법.
- 제 3 항에 있어서,상기 증기식각공정은 0.01~760Torr의 압력에서 실시하는 반도체 소자의 트리플 게이트 형성방법.
- 제 2 항에 있어서,상기 게이트 도전막은 상기 제1 및 제2 트렌치를 가로지르는 방향으로 형성하는 반도체 소자의 트리플 게이트 형성방법.
- 제 2 항에 있어서,상기 기판을 준비하는 단계 후,상기 기판 상에 완충막과 하드 마스크를 형성하는 단계; 및상기 하드 마스크 및 상기 완충막을 식각하여 하드 마스크 패턴 및 완충막 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 트리플 게이트 형성방법.
- 제 7 항에 있어서,상기 증기식각공정은 상기 하드 마스크 패턴을 식각 장벽층으로 이용하는 반도체 소자의 트리플 게이트 형성방법.
- 삭제
- 제 1 항에 있어서,상기 보호막은 열산화공정으로 형성하는 반도체 소자의 트리플 게이트 형성방법.
- 제 10 항에 있어서,상기 보호막은 100~1000Å의 두께로 형성하는 반도체 소자의 트리플 게이트 형성방법.
- 제 7 항에 있어서,상기 보호막을 형성하는 단계 후,상기 하드 마스크 패턴과 상기 완충막 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 트리플 게이트 형성방법.
- 제 12 항에 있어서,상기 하드 마스크 패턴을 제거하는 단계는 인산용액을 사용하는 반도체 소자의 트리플 게이트 형성방법.
- 제 12 항에 있어서,상기 완충막 패턴을 제거하는 단계는 BOE(Buffered Oxide Etchant) 용액 또는 DHF(Diluted HF) 용액을 사용하는 반도체 소자의 트리플 게이트 형성방법.
- 제 2 항에 있어서,상기 제1 및 제2 트렌치를 형성하는 단계는 상기 매몰 절연층이 노출되도록 실시하는 반도체 소자의 트리플 게이트 형성방법.
- 제 2 항에 있어서,상기 반도체층은 300 내지 1000Å의 두께로 형성된 반도체 소자의 트리플 게이트 형성방법.
- 제 2 항에 있어서,상기 매몰 절연층은 100~1000Å의 두께로 형성된 반도체 소자의 트리플 게이트 형성방법.
- 지지기판, 매몰 절연층 및 반도체층으로 이루어진 기판을 준비하는 단계;식각공정으로 상기 반도체층을 식각하여 상기 매몰 절연층이 노출되며, 경사면을 가지는 제1 및 제2 트렌치를 형성하는 단계;상기 제1 및 제2 트렌치를 포함하는 상기 기판의 상면에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;를 포함하는 반도체 소자의 트리플 게이트 형성방법.
- 제 18 항에 있어서,상기 식각은 증기식각공정을 사용하여 실시하는 반도체 소자의 트리플 게이트 형성방법.
- 제 19 항에 있어서,상기 증기식각공정은 염화수소(HCl) 또는 염소(Cl2)를 사용하여 실시하는 반도체 소자의 트리플 게이트 형성방법.
- 제 18 항에 있어서,상기 기판을 준비하는 단계 후,상기 기판 상에 완충막과 하드 마스크를 형성하는 단계; 및상기 하드 마스크 및 상기 완충막을 식각하여 하드 마스크 패턴 및 완충막 패턴을 형성하는 단계;를 더 포함하는 반도체 소자의 트리플 게이트 형성방법.
- 제 18 항에 있어서,상기 제1 및 제2 트렌치를 형성하는 단계 후, 상기 제1 및 제2 트렌치 내부면에 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 트리플 게이트 형성방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080100229A KR101098439B1 (ko) | 2008-10-13 | 2008-10-13 | 반도체 소자의 트리플 게이트 형성방법 |
| CN2009101407781A CN101604628B (zh) | 2008-06-11 | 2009-05-15 | 形成半导体器件的栅极的方法 |
| CN201110308347.9A CN102361011B (zh) | 2008-06-11 | 2009-05-15 | 形成半导体器件的栅极的方法 |
| US12/468,325 US8557694B2 (en) | 2008-06-11 | 2009-05-19 | Method for forming gate of semiconductor device |
| JP2009131810A JP5506248B2 (ja) | 2008-06-11 | 2009-06-01 | 半導体素子のトリプルゲート形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080100229A KR101098439B1 (ko) | 2008-10-13 | 2008-10-13 | 반도체 소자의 트리플 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100041180A KR20100041180A (ko) | 2010-04-22 |
| KR101098439B1 true KR101098439B1 (ko) | 2011-12-26 |
Family
ID=42216964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080100229A KR101098439B1 (ko) | 2008-06-11 | 2008-10-13 | 반도체 소자의 트리플 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101098439B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102280266B1 (ko) | 2014-08-29 | 2021-07-22 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이를 채용한 유기 발광 표시 장치 |
-
2008
- 2008-10-13 KR KR1020080100229A patent/KR101098439B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100041180A (ko) | 2010-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8338909B2 (en) | Two-Step STI formation process | |
| US10134639B2 (en) | Semiconductor structure having contact holes between sidewall spacers | |
| JP2007299951A (ja) | 半導体装置およびその製造方法 | |
| US9627269B2 (en) | Transistor and fabrication method thereof | |
| KR101016349B1 (ko) | 반도체 소자의 트리플 게이트 형성방법 및 이를 이용하여 구현된 반도체 소자의 트리플 게이트 | |
| JP4221420B2 (ja) | 半導体装置の製造方法 | |
| KR100691011B1 (ko) | 반도체 소자의 제조방법 | |
| KR20060121883A (ko) | 분리 영역을 갖는 반도체 디바이스를 형성하기 위한 방법 | |
| KR100714288B1 (ko) | 핀 트랜지스터 제조 방법 | |
| US8557694B2 (en) | Method for forming gate of semiconductor device | |
| KR20000013397A (ko) | 트렌치 격리 형성 방법 | |
| KR101098439B1 (ko) | 반도체 소자의 트리플 게이트 형성방법 | |
| CN107958933B (zh) | 半导体装置及其制造方法 | |
| KR101016351B1 (ko) | 반도체 소자의 리세스 게이트 형성방법 | |
| EP1843397A1 (en) | Semiconductor device | |
| KR100672761B1 (ko) | 콘택 플러그 형성방법 | |
| KR100629694B1 (ko) | 반도체 소자 제조 방법 | |
| KR20030000129A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR100770455B1 (ko) | 반도체소자의 제조방법 | |
| KR101026481B1 (ko) | 반도체 소자의 제조방법 | |
| KR20070071102A (ko) | 서로 다른 두께의 측벽산화막을 갖는 트랜치 소자분리막형성방법 | |
| KR20060057162A (ko) | 반도체 소자의 제조방법 | |
| KR20030004545A (ko) | 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법 | |
| KR20040037875A (ko) | 보더레스 콘택홀 형성방법 | |
| KR20050003539A (ko) | 플래시 메모리 소자의 플로팅 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20141119 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20151118 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20171117 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20181120 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20191119 Year of fee payment: 9 |