KR101016349B1 - 반도체 소자의 트리플 게이트 형성방법 및 이를 이용하여 구현된 반도체 소자의 트리플 게이트 - Google Patents
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Abstract
본 발명은 트렌치 형성공정시 플라즈마 식각공정에 의해 발생되는 소자 특성 및 신뢰성 열화를 방지할 수 있는 반도체 소자의 트리플 게이트 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 완충막과 하드 마스크를 형성하는 단계와, 상기 하드 마스크와 상기 완충막을 식각하여 하드 마스크 패턴과 완충막 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 장벽층으로 이용한 증기식각공정을 통해 상기 기판을 일부 식각하여 상기 기판 내에 서로 이격된 제1 및 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치가 매립되도록 매립 절연막을 형성하는 단계와, 상기 하드 마스크 패턴과 상기 완충막 패턴을 제거하는 단계와, 상기 제1 및 제2 트렌치 사이의 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 덮도록 도전막을 형성하는 단계와, 상기 도전막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 트리플 게이트 형성방법을 제공한다.
트리플 게이트, 트렌치, 증기식각
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다면 채널을 갖는 트랜지스터의 게이트 형성방법, 더욱 상세하게는 트리플(triple) 게이트 형성방법에 관한 것이다.
최근에는 반도체 소자의 고집적화가 높아짐에 따라 트랜지스터의 채널 길이는 감소하고 소오스 및 드레인의 농도는 점차 증가하고 있다. 이로 인해 소오스와 드레인 간에 간섭이 심해져 문턱전압이 감소하고, 누설전류가 증가하는 단채널 효과가 발생하게 된다. 이러한 단채널 효과를 억제하기 위해 다면 채널을 갖는 트랜지스터 중 하나인 트리플 게이트형 트랜지스터에 대한 연구가 활발히 진행되고 있다.
도 1은 일반적인 트리플 게이트형 트랜지스터를 설명하기 위해 도시한 간략도이다.
도 1에 도시된 바와 같이, 일반적인 트리플 게이트형 트랜지스터는 채널이 형성되는 면이 3면이다. 즉, 양 측면(벽)과 상부면에 채널이 형성된다. 이와 같이, 양 측면을 채널로 형성하기 때문에 동일한 크기의 소자라도 더욱 큰 전류를 얻을 수 있다. 동도면에서 'G'는 게이트 전극, 'D'는 드레인 영역, 'S'는 소스 영역을 나타낸다.
도 2는 일반적인 트리플 게이트형 트랜지스터의 문제점을 설명하기 위해 도시한 간략도이다.
도 2에 도시된 바와 같이, 측면을 채널로 이용하기 위해서는 기판을 식각해야만 하는데, 종래기술에서는 플라즈마 식각(plasma etch)공정을 이용하여 실시하고 있다.
이와 같이, 플라즈마 식각공정을 실시하는 경우 다음과 같이 3가지 문제가 발생된다.
첫째, 플라즈마 손상에 기인한 결정결함이 발생된다. 측면(A)은 채널로 이용될 영역인데, 이 부분에 플라즈마 손상에 의한 결정결함이 발생하면 소자 특성이 열화된다. 특히 신뢰성에 열화를 가져온다. 둘째, 플라즈마 식각공정을 이용할 경우 측면(A)에 필연적으로 가는 홈(striation)과 같은 표면 거칠기가 열화된다. 측면(A) 거칠기는 캐리어 이동(carrier mobility)을 떨어뜨리고 결과적으로 소자 특성을 열화시킨다. 셋째, 상부 모서리 부위(B)에서의 전계 집중 현상이다. 모서리 부위(B)의 곡률반경이 작을 경우 게이트 산화막에 걸리는 전계가 증가하여 게이트 산화막 불량을 유발하거나 게이트 산화막 수명을 감소시키게 된다. 도 3에 도시된 바와 같이, 곡률반경이 7nm인 경우 평면 부분보다 9% 정도 높은 전기장을 갖게 된다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 플라즈마 식각공정에 의해 발생되는 소자 특성 및 신뢰성 열화를 방지할 수 있는 반도체 소자의 트리플 게이트 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 플라즈마 식각공정에 의해 발생되는 상부 모서리 부위에서의 전계 집중 현상을 방지할 수 있는 반도체 소자의 트리플 게이트 형성방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 완충막과 하드 마스크를 형성하는 단계와, 상기 하드 마스크와 상기 완충막을 식각하여 하드 마스크 패턴과 완충막 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 장벽층으로 이용한 증기식각공정을 통해 상기 기판을 일부 식각하여 상기 기판 내에 서로 이격된 제1 및 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치가 매립되도록 매립 절연막을 형성하는 단계와, 상기 하드 마스크 패턴과 상기 완충막 패턴을 제거하는 단계와, 상기 제1 및 제2 트렌치 사이의 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 덮도록 도전막을 형성하는 단계와, 상기 도전막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 트리플 게이트 형성방법을 제공한다.
바람직하게, 상기 증기식각공정은 염화수소(HCl) 또는 염소(Cl2)를 사용하여 실시한다.
바람직하게, 상기 증기식각공정은 600~1100℃의 온도에서 실시한다.
바람직하게, 상기 증기식각공정은 0.01~760Torr의 압력에서 실시한다.
또한, 상기 제1 및 제2 트렌치를 형성하는 단계 후, 상기 제1 및 제2 트렌치의 내부면에 보호막을 형성하는 단계와, 상기 하드 마스크 패턴을 일부 식각하여 상기 하드 마스크 패턴의 양측을 상기 제1 및 제2 트렌치의 양측 모서리에 정렬시키는 단계와, 상기 완충막 패턴을 일부 식각하여 상기 제1 및 제2 트렌치의 양측 모서리에 정렬시키는 단계를 더 포함한다.
바람직하게, 상기 보호막은 산화공정 또는 증착공정으로 형성한다.
바람직하게, 상기 보호막은 열 산화막으로 100~1000Å의 두께로 형성한다.
바람직하게, 상기 하드 마스크 패턴은 질화막으로 형성하고, 상기 완충막 패턴은 산화막으로 형성한다.
바람직하게, 상기 하드 마스크 패턴을 일부 식각하는 단계는 인산용액을 사용하고, 상기 완충막 패턴을 일부 식각하는 단계는 BOE(Buffered Oxide Etchant) 용액 또는 DHF(Diluted HF) 용액을 사용한다.
또한, 상기 하드 마스크 패턴과 상기 완충막 패턴을 제거하는 단계 후, 상기 매립 절연막을 일부 리세스시켜 상기 제1 및 제2 트렌치의 내측벽을 일부 노출시키는 단계를 더 포함한다.
바람직하게, 상기 매립 절연막은 HDP(High Density Plasma) USG(Un-doped Silicate Glass)막으로 형성한다.
바람직하게, 상기 매립 절연막을 형성하는 단계는, 상기 제1 및 제2 트렌치가 매립되도록 매립 절연막을 증착하는 단계와, 상기 하드 마스크 패턴을 연마 정지막으로 상기 매립 절연막을 연마하는 단계를 포함한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 트리플 게이트 형성방법에 있어서, 증기식각공정으로 트렌치를 형성함으로써 플라즈마에 의한 손상이 없어 소자의 특성 및 신뢰성을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 트리플 게이트 형성방법에 있어서, 염화수소(HCl) 가스를 이용한 증기식각공정으로 트렌치를 형성함으로써, 염화수소(HCl) 증기식각공정 특성상 트렌치의 '111'면과 '110'면이 노출되어, 단면 구조상 45°에 가까운 경사면이 형성되고, 이로 인해 상부 모서리부위에 집중되는 전기장의 세기를 약화시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 4a 내지 도 4j는 본 발명의 실시예에 따른 반도체 소자의 트리플 게이트 형성방법을 도시한 공정 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 기판(100) 상에 완충막(102)과 하드 마스크(104)를 형성한다. 이때, 완충막(102)은 산화막으로 형성한다. 바람직하게는 실리콘산화막(SiO2)으로 형성한다. 이러한 완충막(102)은 산화공정 또는 증착공정을 통해 형성할 수 있다. 바람직하게는 산화공정으로 형성한다. 하드 마스크(104)는 질화막으로 형성한다. 바람직하게는 실리콘질화막(SiN 또는 Si3N4)으로 형성한다. 이러한 하드 마스크(104)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성한다.
이어서, 하드 마스크(104) 상에 감광막 패턴(106)을 형성한다.
이어서, 도 4b에 도시된 바와 같이, 감광막 패턴(106)을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크(104)와 완충막(102)을 식각한다. 이로써, 하드 마스크 패턴(104A)과 완충막 패턴(102A)이 형성된다. 이때, 하드 마스크 패턴(104A)을 형성하기 위한 식각공정은 플라즈마를 이용한 건식식각공정으로 실시한다. 또한, 완충막 패턴(102A)을 형성하기 위한 식각공정은 BOE 용액(Buffered Oxide Etchant, HF와 NH4F가 혼합된 용액)을 이용한 습식식각공정으로 실시할 수 있다.
이어서, 도 4c에 도시된 바와 같이, 감광막 패턴(106)을 제거한 후 하드 마스크 패턴(104A)을 식각 장벽층으로 이용한 식각공정을 실시하여 기판(100A) 내에 서로 이격된 제1 및 제2 트렌치(108)를 형성한다. 이때, 식각공정은 증기식각(vapor etching)공정으로 실시한다. 즉, 플라즈마를 사용하지 않고 기체 상태의 화학물질을 이용하여 식각한다. 증기식각공정은 화학반응에 의한 식각이므로 선택성이 매우 우수하고 플라즈마에 의한 손상이 없으며, 등방성 식각이 가능하다. 또한, 습식식각과 같은 특성을 갖지만 용액을 사용하지 않으므로 쉽게 한 장비 내에서 RIE(Reactive Ion beam Etching) 반응관과 증기식각 반응관을 조합할 수 있는 이점도 있다. 예컨대, 증기식각공정은 식각가스로 염화수소(HCl) 또는 염소(Cl2) 가스를 사용하며, 600~1100℃의 온도에서 0.01~760Torr의 압력에서 실시한다. 이때, 온도 열원은 할로겐 램프(halogen ramp)를 이용한 RTP(Rapid Temperature Process) 방식을 사용하거나 히터(heater)를 사용할 수도 있다.
이어서, 도 4d에 도시된 바와 같이, 제1 및 제2 트렌치(108, 도 4c참조)의 내부면에 각각 보호막(110)을 형성한다. 이때, 보호막(110)은 산화공정을 통해 열 산화막으로 형성한다. 또한, 보호막(110)은 100~1000Å 두께로 형성한다. 이러한 보호막(110)은 도 4e에서 실시되는 하드 마스크 패턴(104B) 식각공정시 사용되는 인산용액(H3PO4)으로부터 기판(100A)을 보호하는 역할을 수행한다.
이어서, 도 4e에 도시된 바와 같이, 하드 마스크 패턴(104B)을 일부 식각한다. 이때, 식각공정은 하드 마스크 패턴(104B)의 양측이 제1 및 제2 트렌치(108, 도 4c참조)의 양측 모서리에 정렬될 때까지 실시한다. 그리고, 식각공정은 인산용액(H3PO4)을 사용한다.
이어서, 도 4f에 도시된 바와 같이, 완충막 패턴(102B)을 일부 식각하여 양측을 하드 마스크 패턴(104B)의 양측과 정렬시킨다. 이때, 식각공정은 BOE 용액 또는 DHF 용액(Diluted HF, H20로 희석된 HF 용액)을 사용할 수 있다. 한편, 도 4f에서는 보호막(110)이 잔류되어 있으나, 보호막(110)이 일부 식각되거나 전체가 식각되어 제거될 수도 있다.
도 4g에 도시된 바와 같이, 제1 및 제2 트렌치(108, 도 4c참조)가 매립되도록 하드 마스크 패턴(104B) 상에 매립 절연막(112)을 형성한다. 이때, 매립 절연막(112)은 매립 특성이 우수한 HDP(High Density Plasma) USG(Un-doped Silicate Glass)막으로 형성할 수 있다.
이어서, 도 4h에 도시된 바와 같이, 매립 절연막(112A)을 평탄화한다. 이때, 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing, CMP) 공정으로 실시한다. 화학적기계적연마 공정은 하드 마스크 패턴(104B)을 연마 정지막으로 사용한다.
이어서, 도 4i에 도시된 바와 같이, 하드 마스크 패턴(104B, 도 4h참조)과 완충막 패턴(102B, 도 4h참조)을 제거한다. 하드 마스크 패턴(104B) 제거공정은 인산용액을 사용하고, 완충막 패턴(102B) 제거공정은 BOE 용액 또는 DHF 용액을 사용한다. 이 과정에서 매립 절연막(112B) 또한 일정 두께 식각하여 리세스(recess)되게 된다.
한편, 완충막 패턴(102B) 제거공정시 매립 절연막(112B)의 식각되는 양이 적은 경우 별도로 식각공정을 실시하여 매립 절연막(112B)을 리세스시킬 수 있다. 이때, 식각공정은 제1 및 제2 트렌치(108A)의 내측벽 중 상측벽이 일부 노출될 때까지 실시한다.
이어서, 도 4j에 도시된 바와 같이, 매립 절연막(112B)에 의해 덮혀지지 않고 노출된 기판(100A) 상에 게이트 절연막(114)을 형성한다. 이때, 게이트 절연막(114)은 실리콘산화막(SiO2)으로 형성한다. 이러한 게이트 절연막(114)은 산화공정, 예컨대 건식산화, 습식산화 또는 라디컬 이온(radical ion)을 이용한 산화공정으로 형성한다. 또한, 게이트 절연막(114)은 실리콘산화막과 기판(100A) 간의 계면에 질화층이 형성된 구조로 형성할 수도 있다.
이어서, 게이트 절연막(114) 상에 도전막(116)을 형성한다. 이때, 도전막(116)은 다결정실리콘막으로 형성하거나, 전이금속들 중 어느 하나로 형성할 수 있다.
이어서, 도전막(116)과 게이트 절연막(114)을 식각하여 게이트 전극을 형성한다.
이어서, 이온주입공정을 실시하여 상기 게이트 전극의 양측으로 노출되는 기판(100A) 내에 소오스 및 드레인 영역(미도시)을 형성한다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 트리플 게이트형 트랜지스터를 설명하기 위해 도시한 간략도.
도 2는 일반적인 트리플 게이트형 트랜지스터의 문제점을 설명하기 위해 도시한 간략도.
도 3은 곡률반경에 따른 게이트 산화막 전계 집중을 도시한 도면.
도 4a 내지 도 4j는 본 발명의 실시예에 따른 반도체 소자의 트리플 게이트 형성방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판
102 : 완충막
102A, 102B : 완충막 패턴
104 : 하드 마스크
104A, 104B : 하드 마스크 패턴
106 : 감광막 패턴
108 : 제1 및 제2 트렌치
110 : 보호막
112, 112A, 112B : 매립 절연막
114 ; 게이트 절연막
116 : 도전막
Claims (17)
- 기판 상에 완충막과 하드 마스크를 형성하는 단계;상기 하드 마스크와 상기 완충막을 식각하여 하드 마스크 패턴과 완충막 패턴을 형성하는 단계;상기 하드 마스크 패턴을 식각 장벽층으로 이용한 증기식각공정을 통해 상기 기판을 일부 식각하여 상기 기판 내에 서로 이격된 제1 및 제2 트렌치를 형성하는 단계;상기 제1 및 제2 트렌치가 매립되도록 매립 절연막을 형성하는 단계;상기 하드 마스크 패턴과 상기 완충막 패턴을 제거하는 단계;상기 제1 및 제2 트렌치 사이의 상기 기판 상의 상기 매립 절연막이 형성되지 않은 부분에 게이트 절연막을 형성하는 단계;상기 게이트 절연막을 덮도록 도전막을 형성하는 단계; 및상기 도전막을 식각하여 게이트 전극을 형성하는 단계;를 포함하며,상기 제1 및 제2 트렌치를 형성하는 단계 후,상기 제1 및 제2 트렌치의 내부면에 보호막을 형성하는 단계;상기 하드 마스크 패턴을 일부 식각하여 상기 하드 마스크 패턴의 양측을 상기 제1 및 제2 트렌치의 양측 모서리에 정렬시키는 단계; 및상기 완충막 패턴을 일부 식각하여 상기 제1 및 제2 트렌치의 양측 모서리에 정렬시키는 단계;를 포함하는 반도체 소자의 트리플 게이트 형성방법.
- 제 1 항에 있어서,상기 증기식각공정은 염화수소(HCl) 또는 염소(Cl2)를 사용하여 실시하는 반 도체 소자의 트리플 게이트 형성방법.
- 제 2 항에 있어서,상기 증기식각공정은 600~1100℃의 온도에서 실시하는 반도체 소자의 트리플 게이트 형성방법.
- 제 3 항에 있어서,상기 증기식각공정은 0.01~760Torr의 압력에서 실시하는 반도체 소자의 트리플 게이트 형성방법.
- 삭제
- 제 1항에 있어서,상기 보호막은 산화공정 또는 증착공정으로 형성하는 반도체 소자의 트리플 게이트 형성방법.
- 제 1항에 있어서,상기 보호막은 열 산화막으로 100~1000Å의 두께로 형성하는 반도체 소자의 트리플 게이트 형성방법.
- 제 1항에 있어서,상기 하드 마스크 패턴은 질화막으로 형성하고, 상기 완충막 패턴은 산화막으로 형성하는 반도체 소자의 트리플 게이트 형성방법.
- 제 8 항에 있어서,상기 하드 마스크 패턴을 일부 식각하는 단계는 인산용액을 사용하고, 상기 완충막 패턴을 일부 식각하는 단계는 BOE(Buffered Oxide Etchant) 용액 또는 DHF(Diluted HF) 용액을 사용하는 반도체 소자의 트리플 게이트 형성방법.
- 제 1 항에 있어서,상기 하드 마스크 패턴과 상기 완충막 패턴을 제거하는 단계 후,상기 매립 절연막을 일부 리세스시켜 상기 제1 및 제2 트렌치의 내측벽을 일부 노출시키는 단계를 더 포함하는 반도체 소자의 트리플 게이트 형성방법.
- 제 1 에 있어서,상기 매립 절연막은 HDP(High Density Plasma) USG(Un-doped Silicate Glass)막으로 형성하는 반도체 소자의 트리플 게이트 형성방법.
- 제 1 항에 있어서,상기 매립 절연막을 형성하는 단계는,상기 제1 및 제2 트렌치가 매립되도록 매립 절연막을 증착하는 단계; 및상기 하드 마스크 패턴을 연마 정지막으로 상기 매립 절연막을 연마하는 단계를 포함하는 반도체 소자의 트리플 게이트 형성방법.
- 기판 상에 완충막과 하드 마스크를 형성하는 단계;상기 하드 마스크와 상기 완충막을 식각하여 하드 마스크 패턴과 완충막 패턴을 형성하는 단계;상기 하드 마스크 패턴을 식각 장벽층으로 이용한 증기식각공정을 통해 상기 기판을 일부 식각하여 상기 기판 내에 서로 이격된 제1 및 제2 트렌치를 형성하는 단계;상기 제1 및 제2 트렌치가 매립되도록 매립 절연막을 형성하는 단계;상기 하드 마스크 패턴과 상기 완충막 패턴을 제거하는 단계;상기 매립 절연막을 일부 리세스 시켜 상기 제1 및 제2 트렌치 내측벽을 일부 노출시키는 단계;상기 제1 및 제2 트렌치 사이의 상기 기판 상의 상기 매립 절연막이 형성되지 않은 부분에 게이트 절연막을 형성하는 단계;상기 게이트 절연막을 덮도록 도전막을 형성하는 단계; 및상기 도전막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 트리플 게이트 형성 방법.
- 제 13 항에 있어서,상기 증기식각공정은 염화수소(HCl) 또는 염소(Cl2)를 사용하여 실시하는 반도체 소자의 트리플 게이트 형성방법.
- 제 13 항에 있어서,상기 하드마스크 패턴 과 상기 완충막 패턴을 일부 식각하여 상기 제 1 트렌치 및 상기 제 2 트렌치 부분을 오픈 시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트리플 게이트 형성방법.
- 제 13 항에 있어서,상기 하드 마스크 패턴을 일부 식각하는 단계는 인산용액을 사용하고, 상기 완충막 패턴을 일부 식각하는 단계는 BOE(Buffered Oxide Etchant) 용액 또는 DHF(Diluted HF) 용액을 사용하는 반도체 소자의 트리플 게이트 형성방법.
- 제 1 및 제 2 트렌치를 가지는 기판;상기 제 1 및 제 2 트렌치 내부면에 산화공정을 통해 열 산화막으로 형성된 보호막;상기 보호막이 형성된 상기 제 1 및 제 2 트렌치를 매립하는 매립 절연막;상기 제 1 및 제 2 트렌치 사이의 상기 기판상의 상기 매립 절연막이 형성되지 않은 부분에 형성된 게이트 절연막; 및상기 게이트 절연막의 전체와 상기 매립 절연막의 일부를 덮도록 형성된 도전막;을 포함하는 것을 특징으로 하는 반도체 소자의 트리플 게이트.
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