CN102437184B - 半导体结构 - Google Patents

Abstract

本发明提供一种半导体结构，包含有基底、栅极结构、源/漏极区域、凹槽以及外延层。基底包含上表面。栅极结构位于基底的上表面上。源/漏极区域位于栅极结构侧边的基底中。凹槽位于源/漏极区域中。外延层填满凹槽，且外延层的截面形状为八边形。

Description

半导体结构

技术领域

本发明涉及一种半导体结构，且特别涉及一种具有外延层填满凹槽的半导体结构，其中此外延层的截面形状为八边形。

背景技术

随着半导体工艺进入到深次微米时代，例如65纳米(nm)以下的工艺，对于MOS晶体管元件的驱动电流(drive current)的提升已显得日益重要。为了改善元件的效能，目前业界已发展出所谓的「应变硅(strained-silicon)技术」，其原理主要是使栅极沟道部分的硅晶格产生应变，使电荷在通过此应变的栅极沟道时的移动力增加，进而达到使MOS晶体管运作更快的目的。

图1为已知应用应变硅技术的半导体结构的剖面示意图。如图1所示，半导体结构10包含基底12、栅极结构14、源/漏极区域16、二凹槽18以及外延层19。详细而言，栅极结构14包含栅极介电层14a、栅极电极14b、间隙壁14c以及盖层14d。源/漏极区域16以及凹槽18设置于间隙壁14c两侧的基底12中，而栅极沟道20形成于栅极结构14下方以及二凹槽18之间，以电性连结源/漏极区域16，且栅极沟道20经由外延层19而产生由两侧压缩或拉伸的应力，因而增加栅极沟道20的电子或空穴的迁移率。

一般而言，要使电荷通过栅极沟道20的移动力达到所需的要求，凹槽18的形状、尺寸以及相对位置必须形成如图1所示的钻石结构而具有多个斜侧壁，再通过后续填入的外延层19由两侧产生压缩或拉伸的应力来增加栅极沟道20的电子或空穴的迁移率。但如此工艺将迫使位于二凹槽18之间的沟道区域20过窄，而易导致沟道区域20上方的栅极结构14倒塌崩溃，或会造成因短沟道效应而产生漏电流的问题。详细而言，如图1所示，应用已知技术所蚀刻出的凹槽18，其侧壁会产生指向沟道区域20的尖角A1，其将造成沟道区域20尖端放电的情形，而促使短沟道效应所造成的漏电流产生，并且于栅极结构14下方所产生的尖角A1，将易使栅极结构14因其下方应力集中而倒塌崩溃。此外，因凹槽18下半部呈V形的结构，故其底部的尖角A2亦会造成漏电流的情形。

发明内容

本发明提出一种半导体结构，其外延层填满凹槽且此外延层的截面形状呈八边形，用以解决短沟道效应所造成的漏电流以及应力集中所产生的结构崩溃的问题。

本发明提供一种半导体结构，包含有基底、栅极结构、至少一源/漏极区域、凹槽以及外延层。基底包含上表面。栅极结构位于上表面上。源/漏极区域位于栅极结构侧边的基底中。凹槽位于源/漏极区域中。外延填满盖凹槽，且外延层的截面形状为八边形。

本发明亦提供一种半导体结构，包含有基底、栅极结构、至少一源/漏极区域、第一凹槽以及外延层。基底包含上表面。栅极结构位于上表面上。源/漏极区域位于栅极结构侧边的基底中。第一凹槽位于源/漏极区域中，且第一凹槽至少具有垂直侧壁、斜侧壁以及平底面。外延层填满第一凹槽。

基于上述，本发明提出半导体结构，其凹槽可促使外延层形成八边形的截面或者其凹槽具有垂直侧壁，可防止栅极结构倒塌崩溃以及避免栅极结构下方的栅极沟道区中因尖端放电所产生的漏电流。

附图说明

图1为已知应用应变硅技术的半导体结构的剖面示意图。

图2为依据本发明优选实施例所绘示的半导体结构的剖面示意图。

图3-4为依据本发明优选实施例所绘示的半导体工艺的剖面示意图。

图5为依据本发明又一优选实施例所绘示的半导体结构的剖面示意图。

图6为本发明实施例的凹槽的相对位置及尺寸示意图。

图7为根据本发明另一实施例的凹槽的相对位置及尺寸示意图，

附图标记说明

10、100、200、300：半导体结构

12、110、210、310：基底

14、120、220、320：栅极结构

14a、122、222、322：栅极介电层

14b、124、224、324、：栅极电极

14c、126、226、326：间隙壁

127、227、327：L型衬垫层

14d、128：盖层

16、130、230、330：源/漏极区域

18、140：凹槽

19、150、260、360：外延层

20：栅极沟道

142a、142b、242、252、352：垂直侧壁

144a、144b、144c、144d、244a、244b、254a、254b、354a、354b：斜侧壁

146、246、256、356：平底面

160：轻掺杂源/漏极区域

240、340：第一凹槽

250、350：第二凹槽

270：绝缘隔离区

280：栅极沟道

A1、A2：尖角

S：上表面

P1：干蚀刻工艺

P2：离子注入工艺

140’：预定深度

d1：距离

d：长度

具体实施方式

图2为依据本发明优选实施例所绘示的半导体结构的剖面示意图。请参阅图2，半导体结构100，包含有基底110、栅极结构120、源/漏极区域130、凹槽140以及外延层150。基底110包含上表面S，而栅极结构120则设置于基底110的上表面S上。栅极结构120包含有栅极介电层122、栅极电极124、间隙壁126、L型衬垫层127以及盖层128。详细而言，栅极电极124位于栅极介电层122上，而盖层128覆盖栅极电极124，以在后续进行的光刻工艺、离子注入或蚀刻工艺中作为硬掩模而防止栅极电极124在工艺中受到损害。再者，间隙壁126以及L型衬垫层127设置于栅极介电层122以及栅极电极124的两侧，其功能与盖层128相同可在后续工艺中作为硬掩模，并可定义源/漏极区域130形成的位置，而使源/漏极区域130位于栅极结构120侧边的基底110上。

在本实施例中，栅极结构120可例如以热处理或沉积工艺先全面性于基材110上形成介电材料层(图未示)，接着再依序沉积导电层(图未示)以及覆盖材料层(图未示)于导电层上，然后再利用图案化光致抗蚀剂层(patternedphotoresist)(图未示)进行图案转移工艺，以形成栅极介电层122、栅极电极124以及盖层128。之后，间隙壁126可例如以蚀刻工艺形成，而源/漏极区域130可在间隙壁126形成后，例如以离子注入形成。当然，亦可选择性地在间隙壁126形成之前，再以例如离子布值的方法形成轻掺杂源/漏极区域160。但如本领域一般技术人员与普通技术人员所熟知，栅极结构120、间隙壁126、轻掺杂源/漏极区域160以及源/漏极区域130亦可由其他方式或不同的先后顺序形成，本发明并不以此为限。

在实施例中，栅极介电层122可为二氧化硅、氮化硅、氮氧化硅、金属氧化物等高介电系数材料。栅极电极124可为重掺杂多晶硅、金属硅氧化物，或是包含钛、钽、氮化钛、氮化钽或钨等金属合金的金属栅极。盖层128例如为氮化硅等。间隙壁126则例如为氮化硅层，且间隙壁126可包含内层间隙壁及外层间隙壁等多层结构(未绘示)。外延层150则包含硅锗外延层或硅碳外延层。

再者，凹槽140位于源/漏极区域130中，外延层150则以例如选择性外延成长(selective epitaxial growth，SEG)工艺的方式填满凹槽140，其中外延层150随着凹槽140的表面结晶成长而略突出于基底110的上表面S，在本优选实施例中，其形状为截面为八边形的结构。在实施例中，外延层150的形状可为正八边形。详细而言，凹槽140包含二垂直侧壁142a、142b、四斜侧壁144a、144b、144c、144d以及平底面146，其中斜侧壁144a以及144d分别连结上表面S与各垂直侧壁142a、142b，而斜侧壁144b、144c则分别连结垂直侧壁142a、142b于平底面146。在优选实施例中，平底面146平行于上表面S，垂直侧壁142a平行垂直侧壁142b且均垂直上表面S与平底面146，而斜侧壁144a平行斜侧壁144c以及斜侧壁144b平行斜侧壁144d。此外，基底110可为块材或者单晶硅材，而外延层150例如为硅化锗外延层或碳化硅外延层。本实施例中，单晶硅材的基底110的结晶面可由硅的<100>、<110>以及<111>面所组成。此时，基底110的上表面S可沿着硅的<100>面的方向，而凹槽140的侧壁则沿着硅的<111>面的方向形成；或者，基底110的上表面S可沿着硅的<110>面的方向，而凹槽140的侧壁则沿着硅的<111>面的方向形成。

更进一步而言，外延层150的截面具有的八边形结构是由凹槽140的形状所决定。而凹槽140的形成步骤可如图3-4所示，其中图3-4为依据本发明优选实施例所绘示的半导体工艺的剖面示意图。请参阅图3-4，在实施例中可先进行干蚀刻工艺P1以将源/漏极区域130蚀刻至预定深度140’，之后再根据凹槽140所需的形状进行调整工艺，例如先进行离子注入工艺P2(如图3)，接着再利用基底110内各结晶面不同蚀刻速率的特性，进行至少一蚀刻工艺以形成凹槽140(如图4)。在优选的实施例中，此湿蚀刻工艺是以氢氟酸(HF)加上氨水(NH₄OH)作为蚀刻剂，但本发明并不以此为限。在其他实施例中，亦可通过选择蚀刻剂的成分来进行一次或者多次的湿蚀刻工艺以蚀刻出凹槽140的形状，其中蚀刻剂可包括氨水类蚀刻剂、甲基氢氧化铵类蚀刻剂、氢氧化类蚀刻剂或者乙烯二胺邻苯二酚类蚀刻剂等。

值得注意的是，本发明的凹槽140具有垂直侧壁142，其可有效解决已知中具有尖角A1(如图1)的侧壁与尖角A2的底部，因尖端放电所产生的漏电流的问题，进而改善半导体结构100的电性品质。再者，垂直侧壁142可大幅降低已知中具有尖角A1的侧壁所造成的应力集中而导致栅极结构14崩溃的问题，进而使半导体结构100更稳固并增加其耐用性。

此外，本发明除了可适用于如图2所示的结构外，亦可适用于图5的结构，其中图5为依据本发明又一优选实施例所绘示的半导体结构的剖面示意图。当然，本发明亦可适用其他半导体结构，其可通过蚀刻出垂直侧壁来解决尖端放电所产生的漏电流的情形，本发明并不以此为限。

如图5所示，半导体结构200具有类似于半导体结构100的基底210、栅极结构220、源/漏极区域230以及外延层260，其中栅极结构220由下而上依序包含栅极介电层222、栅极电极224以及盖层228，并且L型衬垫层227以及间隙壁226环绕于栅极结构220周围。与图2的实施例不同之处在于，图2的实施例例示一种具有共用源/漏极区域的半导体结构，而图5实施例的半导体结构200则为单一元件结构，例如为金属氧化物半导体(MOS)晶体管，故其具有位于栅极结构220相对两侧的第一凹槽240以及第二凹槽250与绝缘隔离区270，其中第一凹槽240以及第二凹槽250各具有垂直侧壁242、252、二斜侧壁244a、244b、254a、254b以及平底面246、256，而栅极沟道280设于栅极结构220下方的基底210中，并位于第一凹槽240的斜侧壁244b与第二凹槽250的斜侧壁254b之间，再通过后续填入的外延层260由两侧产生压缩或拉伸的应力来增加栅极沟道20的电子或空穴的迁移率。另外，半导体结构200还包含位于基底210上的绝缘隔离区270，以使后续于基材210上形成的半导体元件，例如晶体管或其他电子装置等，与其邻近的其他类似的半导体元件(未绘示)相绝缘。如此一来，如图中所示，分别具有垂直侧壁242、252的第一凹槽240以及第二凹槽250，即可防止如前所述的结构倒塌以及漏电流的问题。

此外，在优选的实施情形下，可进一步将垂直侧壁242、252分别设置于间隙壁226的正下方，因此第一凹槽240与第二凹槽250的垂直侧壁242、252的距离d1优选为大于栅极介电层222的长度d，亦即大于栅极沟道280的长度。此外，第一凹槽240与第二凹槽250的垂直侧壁242、252亦可位于栅极介电层222的下方。如此一来，当后续填入第一凹槽240与第二凹槽250的外延层260便可有效促使基底210的晶格变形，并经由连结垂直侧壁242、252的斜侧壁244b、254b，向栅极沟道280的两侧施加压缩或拉伸的应力，以增加栅极沟道280的电子或空穴的迁移率。同样地，随着P型、N型金属氧化物半导体(MOS)晶体管特性的不同，外延层260可例如为硅化锗外延层或碳化硅外延层。

请参考图6，所绘示为本发明实施例的凹槽的相对位置及尺寸示意图，其依照图5的元件所绘示。如图6所示，距离A为栅极电极224的侧壁与第二凹槽250(或外延层260)沿着上表面S上的距离，其值大致上为130±10埃。距离B为栅极电极224的侧壁与垂直侧壁252的水平距离，其值大致上为20±20埃。距离C为垂直侧壁252的顶端与上表面S的垂直距离，其值大致上为100±25埃。距离D为平底面256与上表面S的垂直距离，其值大致上为650±50埃。距离E为垂直侧壁242的深度，其值大致上为200±25埃。本领域一般技术人员应了解，上述关于凹槽的相对位置及尺寸也适用于凹槽140、第一凹槽240与第二凹槽250，且此数值仅为本发明优选实施方式，并不以为限。

如图7所示，在本发明另一实施例中，半导体结构300具有类似于半导体结构200的基底310、栅极结构320、源/漏极区域330以及外延层360，其中栅极结构320由下而上依序包含栅极介电层322、栅极电极324，并且L型衬垫层327以及间隙壁326环绕于栅极结构320周围。与图6的实施例不同之处在于，图7的实施例的栅极电极324为金属栅极，栅极介电层322为U型栅极介电层，其会包围栅极电极324，例如栅极介电层322会位于L型衬垫层327和栅极电极324之间，也位于基底310与栅极电极324之间。栅极介电层322包含各种高介电常数材料，例如HfSiNO或ZrO₂等。半导体结构300的其余元件结构与图6大致相同，在此不加以赘述。

如图7所示，距离A为U型的栅极介电层317的侧壁与第二凹槽350(或外延层360)沿着上表面S上的距离，其值大致上为330±10埃。距离B为U型的栅极介电层317的侧壁与垂直侧壁352的水平距离，其值大致上为20±20埃。距离C为垂直侧壁352的顶端与上表面S的垂直距离，其值大致上为100±25埃。距离D为平底面356与上表面S的垂直距离，其值大致上为650±50埃。距离E为垂直侧壁342的深度，其值大致上为200±25埃。本领域一般技术人员应了解上述数值仅为本发明优选实施方式，并不以为限。

综上所述，本发明提出半导体结构，其凹槽可促使外延层形成八边形的截面或者其凹槽具有垂直侧壁，其中此八边形截面中的垂直侧壁或者凹槽的垂直侧壁，可降低栅极结构下方应力集中的现象，进而防止栅极结构倒塌崩溃。再者，垂直侧壁亦可避免栅极沟道两侧因电荷集中，导致尖端放电，而产生漏电流的问题。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (21)

1.一种半导体结构，包含有：

基底，包含上表面；

栅极结构，位于该上表面上；

至少一源/漏极区域，位于该栅极结构侧边的该基底中；

凹槽，位于该源/漏极区域中，其中该凹槽至少包含垂直侧壁、斜侧壁以及平底面，且该垂直侧壁位于该栅极结构的正下方；以及

外延层，填满该凹槽，且该外延层的截面形状为八边形。

2.如权利要求1所述的半导体结构，其中该八边形包含正八边形。

3.如权利要求1所述的半导体结构，其中该平底面平行该上表面。

4.如权利要求3所述的半导体结构，其中该基底包含单晶硅材，且该基底的结晶面由硅的＜100＞、＜110＞以及＜111＞面所组成。

5.如权利要求4所述的半导体结构，其中该上表面沿着硅的＜100＞面的方向，而该斜侧壁包含沿着硅的＜111＞面的方向。

6.如权利要求4所述的半导体结构，其中该上表面沿着硅的＜110＞面的方向，而该斜侧壁包含沿着硅的＜111＞面的方向。

7.如权利要求3所述的半导体结构，其中该栅极结构包含栅极介电层，栅极电极位于该栅极介电层上，以及间隙壁环绕于该栅极电极与该栅极介电层。

8.如权利要求7所述的半导体结构，其中该垂直侧壁位于该栅极介电层的下方。

9.如权利要求7所述的半导体结构，其中该垂直侧壁位于该间隙壁的下方。

10.如权利要求1所述的半导体结构，其中该外延层包含硅锗外延层或硅碳外延层。

11.一种半导体结构，包含有：

基底，包含上表面；

栅极结构，位于该上表面上；

至少一源/漏极区域，位于该栅极结构侧边的该基底中；

第一凹槽，位于该源/漏极区域中，且该第一凹槽至少具有垂直侧壁、斜侧壁以及平底面，且该垂直侧壁位于该栅极结构的正下方；以及

外延层，填满该第一凹槽。

12.如权利要求11所述的半导体结构，其中该平底面平行该上表面。

13.如权利要求11所述的半导体结构，其中该基底包含单晶硅材，且该基底的结晶面由硅的＜100＞、＜110＞以及＜111＞面所组成。

14.如权利要求13所述的半导体结构，其中该上表面沿着硅的＜100＞面的方向，而该斜侧壁包含沿着硅的＜111＞面的方向。

15.如权利要求13所述的半导体结构，其中该上表面沿着硅的＜110＞面的方向，而该斜侧壁包含沿着硅的＜111＞面的方向。

16.如权利要求11所述的半导体结构，其中该栅极结构包含栅极介电层，栅极电极位于该栅极介电层上，以及间隙壁环绕于该栅极电极与该栅极介电层。

17.如权利要求16所述的半导体结构，其中该垂直侧壁位于该栅极介电层的下方。

18.如权利要求16所述的半导体结构，其中该垂直侧壁位于该间隙壁的下方。

19.如权利要求11所述的半导体结构，还包含第二凹槽位于该栅极结构相对该第一凹槽的另一侧的该基底中。

20.如权利要求19所述的半导体结构，其中该第二凹槽的垂直侧壁位于该栅极结构的下方。

21.如权利要求20所述的半导体结构，还包含栅极沟道设于该栅极结构下方的该基底中，并位于该第一凹槽的该斜侧壁与该第二凹槽的斜侧壁之间。