TWI497718B

TWI497718B - 半導體結構

Info

Publication number: TWI497718B
Application number: TW099132181A
Authority: TW
Inventors: Chiu Hsien Yeh; chun yuan Wu; Chin Cheng Chien
Original assignee: United Microelectronics Corp
Priority date: 2010-09-23
Filing date: 2010-09-23
Publication date: 2015-08-21
Also published as: TW201214703A

Description

半導體結構

本發明係有關於一種半導體結構，且特別係有關於一種具有磊晶層填滿凹槽的半導體結構，其中此磊晶層的截面形狀為一八邊形。

隨著半導體製程進入到深次微米時代，例如65奈米(nm)以下之製程，對於MOS電晶體元件的驅動電流(drive current)的提昇已顯得日益重要。為了改善元件的效能，目前業界已發展出所謂的「應變矽(strained-silicon)技術」，其原理主要是使閘極通道部分的矽晶格產生應變，使電荷在通過此應變之閘極通道時的移動力增加，進而達到使MOS電晶體運作更快的目的。

第1圖係為習知應用應變矽技術的半導體結構的剖面示意圖。如第1圖所示，半導體結構10包含一基底12、一閘極結構14、一源/汲極區域16、二凹槽18以及一磊晶層19。詳細而言，閘極結構14包含一閘極介電層14a、一閘極電極14b、一間隙壁14c以及一蓋層14d。源/汲極區域16以及凹槽18係設置於間隙壁14c兩側的基底12中，而一閘極通道20形成於閘極結構14下方以及二凹槽18之間，以電性連結源/汲極區域16，且閘極通道20經由磊晶層19而產生由兩側壓縮或拉伸之應力，因而增加閘極通道20的電子或電洞的遷移率。

一般而言，要使電荷通過閘極通道20的移動力達到所需的要求，凹槽18的形狀、尺寸以及相對位置必須形成如第1圖所示的鑽石結構而具有複數個斜側壁，再藉由後續填入之磊晶層19由兩側產生壓縮或拉伸之應力來增加閘極通道20的電子或電洞的遷移率。但如此製程將迫使位於二凹槽18之間的通道區域20過窄，而易導致通道區域20上方的閘極結構14倒塌崩潰，或會造成因短通道效應而產生漏電流的問題。詳細而言，如第1圖所示，應用習知技術所蝕刻出的凹槽18，其側壁會產生一指向通道區域20的尖角A1，其將造成通道區域20尖端放電的情形，而促使短通道效應所造成的漏電流產生，並且於閘極結構14下方所產生的尖角A1，將易使閘極結構14因其下方應力集中而倒塌崩潰。此外，因凹槽18下半部呈一V形的結構，故其底部的尖角A2亦會造成漏電流的情形。

本發明提出一種半導體結構，其磊晶層填滿凹槽且此磊晶層的截面形狀呈一八邊形，係用以解決短通道效應所造成的漏電流以及應力集中所產生的結構崩潰的問題。

本發明提供一種半導體結構，包含有一基底、一閘極結構、至少一源/汲極區域、一凹槽以及一磊晶層。基底包含一上表面。閘極結構位於上表面上。源/汲極區域位於閘極結構側邊的基底中。凹槽位於源/汲極區域中。磊晶填滿蓋凹槽，且磊晶層的截面形狀為一八邊形。

本發明亦提供一種半導體結構，包含有一基底、一閘極結構、至少一源/汲極區域、一第一凹槽以及一磊晶層。基底包含一上表面。閘極結構位於上表面上。源/汲極區域位於閘極結構側邊的基底中。第一凹槽位於源/汲極區域中，且第一凹槽至少具有一垂直側壁、一斜側壁以及一平底面。磊晶層填滿第一凹槽。

基於上述，本發明係提出一半導體結構，其凹槽可促使磊晶層形成一八邊形的截面或者其凹槽具有一垂直側壁，可防止閘極結構倒塌崩潰以及避免閘極結構下方的閘極通道區中因尖端放電所產生的漏電流。

第2圖係為依據本發明一較佳實施例所繪示的半導體結構的剖面示意圖。請參閱第2圖，一半導體結構100，包含有一基底110、一閘極結構120、一源/汲極區域130、一凹槽140以及一磊晶層150。基底110包含一上表面S，而閘極結構120則設置於基底110的上表面S上。閘極結構120包含有一閘極介電層122、一閘極電極124、一間隙壁126、一L型襯墊層127以及一蓋層128。詳細而言，閘極電極124位於閘極介電層122上，而蓋層128覆蓋閘極電極124，以在後續進行的微影製程、離子佈植或蝕刻製程中作為硬遮罩而防止閘極電極124在製程中受到損害。再者，間隙壁126以及L型襯墊層127設置於閘極介電層122以及閘極電極124的兩側，其功能與蓋層128相同可在後續製程中作為硬遮罩，並可定義源/汲極區域130形成的位置，而使源/汲極區域130位於閘極結構120側邊的基底110上。

在本實施例中，閘極結構120可例如以熱處理或沉積製程先全面性於基材110上形成一介電材料層(圖未示)，接著再依序沉積一導電層(圖未示)以及一覆蓋材料層(圖未示)於導電層上，然後再利用一圖案化光阻層(patterned photoresist)(圖未示)進行圖案轉移製程，以形成閘極介電層122、閘極電極124以及蓋層128。之後，間隙壁126可例如以蝕刻製程形成，而源/汲極區域130可在間隙壁126形成後，例如以一離子佈植形成。當然，亦可選擇性地在間隙壁126形成之前，再以例如離子佈值的方法形成一輕摻雜源/汲極區域160。但如習知相關技藝者與通常知識者所熟知，閘極結構120、間隙壁126、輕摻雜源/汲極區域160以及源/汲極區域130亦可由其他方式或不同之先後順序形成，本發明並不以此為限。

在一實施例中，閘極介電層122可為二氧化矽、氮化矽、氮氧化矽、金屬氧化物等高介電係數材質。閘極電極124可為重摻雜多晶矽、金屬矽氧化物，或是包含鈦、鉭、氮化鈦、氮化鉭或鎢等金屬合金的金屬閘極。蓋層128例如為氮化矽等。間隙壁126則例如為氮化矽層，且間隙壁126可包含內層側壁子及外層側壁子等多層結構(未繪示)。磊晶層150則包含一矽鍺磊晶層或一矽碳磊晶層。

再者，凹槽140位於源/汲極區域130中，磊晶層150則以例如選擇性磊晶成長(selective epitaxial growth,SEG)製程的方式填滿凹槽140，其中磊晶層150隨著凹槽140的表面結晶成長而略突出於基底110的上表面S，在本較佳實施例中，其形狀為一截面為八邊形的結構。在一實施例中，磊晶層150的形狀可為一正八邊形。詳細而言，凹槽140包含二垂直側壁142a、142b、四斜側壁144a、144b、144c、144d以及一平底面146，其中斜側壁144a以及144d分別連結上表面S與各垂直側壁142a、142b，而斜側壁144b、144c則分別連結垂直側壁142a、142b於平底面146。在一較佳實施例中，平底面146平行於上表面S，垂直側壁142a平行垂直側壁142b且均垂直上表面S與平底面146，而斜側壁144a平行斜側壁144c以及斜側壁144b平行斜側壁斜側壁144d。此外，基底110可為一塊材或者一單晶矽材，而磊晶層150例如為一矽化鍺磊晶層或一碳化矽磊晶層。本實施例中，單晶矽材的基底110的結晶面可由矽的＜100＞、＜110＞以及＜111＞面所組成。此時，基底110的上表面S可沿著矽的＜100＞面的方向，而凹槽140的側壁則沿著矽的＜111＞面的方向形成；或者，基底110的上表面S可沿著矽的＜110＞面的方向，而凹槽140的側壁則沿著矽的＜111＞面的方向形成。

更進一步而言，磊晶層150的截面具有的八邊形結構係由凹槽140的形狀所決定。而凹槽140的形成步驟可如第3-4圖所示，其中第3-4圖係為依據本發明一較佳實施例所繪示的半導體製程的剖面示意圖。請參閱第3-4圖，在一實施例中可先進行一乾蝕刻製程P1以將源/汲極區域130蝕刻至一預定深度140’，之後再根據凹槽140所需的形狀進行一調整製程，例如先進行一離子佈值製程P2(如第3圖)，接著再利用基底110內各結晶面不同蝕刻速率的特性，進行至少一蝕刻製程以形成凹槽140(如第4圖)。在一較佳的實施例中，此溼蝕刻製程係以氫氟酸(HF)加上氨水(NH₄ OH)作為蝕刻劑，但本發明並不以此為限。在其他實施例中，亦可藉由選擇蝕刻劑的成分來進行一次或者多次的濕蝕刻製程以蝕刻出凹槽140的形狀，其中蝕刻劑可包括氨水類蝕刻劑、甲基氫氧化銨類蝕刻劑、氫氧化類蝕刻劑或者乙烯二胺鄰苯二酚類蝕刻劑等。

值得注意的是，本發明之凹槽140具有垂直側壁142，其可有效解決習知中具有尖角A1(如第1圖)的側壁與尖角A2的底部，因尖端放電所產生的漏電流的問題，進而改善半導體結構100的電性品質。再者，垂直側壁142可大幅降低習知中具有尖角A1的側壁所造成的應力集中而導致閘極結構14崩潰的問題，進而使半導體結構100更穩固並增加其耐用性。

此外，本發明除了可適用於如第2圖所示之結構外，亦可適用於第5圖之結構，其中第5圖係為依據本發明又一較佳實施例所繪示的半導體結構的剖面示意圖。當然，本發明亦可適用其他半導體結構，其可藉由蝕刻出垂直側壁來解決尖端放電所產生的漏電流的情形，本發明並不以此為限。

如第5圖所示，半導體結構200具有類似於半導體結構100的一基底210、一閘極結構220、一源/汲極區域230以及一磊晶層260，其中閘極結構220由下而上依序包含一閘極介電層222、一閘極電極224以及一蓋層228，並且一L型襯墊層227以及一間隙壁226環繞於閘極結構220周圍。與第2圖之實施例不同之處在於，第2圖之實施例例示一種具有共用源/汲極區域的半導體結構，而第5圖實施例之半導體結構200則為單一元件結構，例如為一金氧半導體(MOS)電晶體，故其具有位於閘極結構220相對兩側的一第一凹槽240以及一第二凹槽250與絕緣隔離區270，其中第一凹槽240以及第二凹槽250各具有一垂直側壁242、252、二斜側壁244a、244b、254a、254b以及一平底面246、256，而一閘極通道280設於閘極結構220下方的基底210中，並位於第一凹槽240之斜側壁244b與第二凹槽250之斜側壁254b之間，再藉由後續填入之磊晶層260由兩側產生壓縮或拉伸之應力來增加閘極通道20的電子或電洞的遷移率。另外，半導體結構200更包含位於基底210上的絕緣隔離區270，以使後續於基材210上形成的半導體元件，例如電晶體或其他電子裝置等，與其鄰近的其他類似的半導體元件(未繪示)相絕緣。如此一來，如圖中所示，分別具有垂直側壁242、252的第一凹槽240以及第二凹槽250，即可防止如前所述之結構倒塌以及漏電流的問題。

此外，在一較佳的實施情形下，可進一步將垂直側壁242、252分別設置於間隙壁226的正下方，因此第一凹槽240與第二凹槽250的垂直側壁242、252的距離d1較佳為大於閘極介電層222的長度d，亦即大於閘極通道280的長度。此外，第一凹槽240與第二凹槽250的垂直側壁242、252亦可位於閘極介電層222的下方。如此一來，當後續填入第一凹槽240與第二凹槽250的磊晶層260便可有效促使基底210的晶格變形，並經由連結垂直側壁242、252的斜側壁244b、254b，向閘極通道280的兩側施加壓縮或拉伸之應力，以增加閘極通道280的電子或電洞的遷移率。同樣地，隨著P型、N型金氧半導體(MOS)電晶體特性的不同，磊晶層260可例如為一矽化鍺磊晶層或一碳化矽磊晶層。

請參考第6圖，所繪示為本發明實施例之凹槽的相對位置及尺寸示意圖，其係依照第5圖之元件所繪示。如第6圖所示，距離A為閘極電極224之側壁與第二凹槽250(或磊晶層260)沿著上表面S上的距離，其值大致上為130±10埃。距離B為閘極電極224之側壁與垂直側壁252的水平距離，其值大致上為20±20埃。距離C為垂直側壁252之頂端與上表面S的垂直距離，其值大致上為100±25埃。距離D為平底面256與上表面S的垂直距離，其值大致上為650±50埃。距離E為垂直側壁242之深度，其值大致上為200±25埃。習知具有技藝人士應了解，上述關於凹槽的相對位置及尺寸也適用於凹槽140、第一凹槽240與第二凹槽250，且此數值僅為本發明較佳實施方式，並不以為限。

如第7圖所示，於本發明另一實施例中，半導體結構300具有類似於半導體結構200的一基底310、一閘極結構320、一源/汲極區域330以及一磊晶層360，其中閘極結構320由下而上依序包含一閘極介電層322、一閘極電極324，並且一L型襯墊層327以及一間隙壁326環繞於閘極結構320周圍。與第6圖之實施例不同之處在於，第7圖之實施例之閘極電極324為一金屬閘極，閘極介電層322為U型閘極介電層，其會包圍閘極電極324，例如閘極介電層322會位於L型襯墊層327和閘極電極324之間，也位於基底310與閘極電極324之間。閘極介電層322包含各種高介電常數材質，例如HfSiNO或ZrO₂ 等。半導體結構300之其餘元件結構與第6圖大致相同，在此不加以贅述。

如第7圖所示，距離A為U型的閘極介電層317之側壁與第二凹槽350(或磊晶層360)沿著上表面S上的距離，其值大致上為330±10埃。距離B為U型的閘極介電層317之側壁與垂直側壁352的水平距離，其值大致上為20±20埃。距離C為垂直側壁352之頂端與上表面S的垂直距離，其值大致上為100±25埃。距離D為平底面356與上表面S的垂直距離，其值大致上為650±50埃。距離E為垂直側壁342之深度，其值大致上為200±25埃。習知具有技藝人士應了解上述數值僅為本發明較佳實施方式，並不以為限。

綜上所述，本發明係提出一半導體結構，其凹槽可促使磊晶層形成一八邊形的截面或者其凹槽具有一垂直側壁，其中此八邊形截面中的垂直側壁或者凹槽的垂直側壁，可降低閘極結構下方應力集中的現象，進而防止閘極結構倒塌崩潰。再者，垂直側壁亦可避免閘極通道兩側因電荷集中，導致尖端放電，而產生漏電流的問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10、100、200、300．．．半導體結構

12、110、210、310．．．基底

14、120、220、320．．．閘極結構

14a、122、222、322．．．閘極介電層

14b、124、224、324、．．．閘極電極

14c、126、226、326．．．間隙壁

127、227、327．．．L型襯墊層

14d、128．．．蓋層

16、130、230、330．．．源/汲極區域

18、140．．．凹槽

19、150、260、360．．．磊晶層

20．．．閘極通道

142a、142b、242、252、352．．．垂直側壁

144a、144b、144c、144d、244a、244b、254a、254b、354a、354b．．．斜側壁

146、246、256、356．．．平底面

160．．．輕摻雜源/汲極區域

240、340．．．第一凹槽

250、350．．．第二凹槽

270．．．絕緣隔離區

280．．．閘極通道

A1、A2．．．尖角

S‧‧‧上表面

P1‧‧‧乾蝕刻製程

P2‧‧‧離子佈值製程

140’‧‧‧預定深度

d1‧‧‧距離

d‧‧‧長度

第1圖係為習知應用應變矽技術的半導體結構的剖面示意圖。

第2圖係為依據本發明一較佳實施例所繪示的半導體結構的剖面示意圖。

第3-4圖係為依據本發明一較佳實施例所繪示的半導體製程的剖面示意圖。

第5圖係為依據本發明又一較佳實施例所繪示的半導體結構的剖面示意圖。

第6圖係為本發明實施例之凹槽的相對位置及尺寸示意圖。

第7圖係為根據本發明另一實施例之凹槽的相對位置及尺寸示意圖。

100‧‧‧半導體結構

110‧‧‧基底

120‧‧‧閘極結構

122‧‧‧閘極介電層

124‧‧‧閘極電極

126‧‧‧間隙壁

127‧‧‧L型襯墊層

128‧‧‧蓋層

130‧‧‧源/汲極區域

140‧‧‧凹槽

142a、142b‧‧‧垂直側壁

144a、144b、144c、144d‧‧‧斜側壁

146‧‧‧平底面

150‧‧‧磊晶層

160‧‧‧輕摻雜源/汲極區域

S‧‧‧上表面

Claims

一種半導體結構，包含有：一基底，包含一上表面；一閘極結構，位於該上表面上；至少一源/汲極區域，位於該閘極結構側邊的該基底中；一凹槽，位於該源/汲極區域中；以及一磊晶層，填滿該凹槽，且該磊晶層的截面形狀為一八邊形。
如申請專利範圍第1項所述之半導體結構，其中該八邊形包含一正八邊形。
如申請專利範圍第1項所述之半導體製程，其中該凹槽至少包含一垂直側壁、一斜側壁以及一平底面，且該平底面平行該上表面。
如申請專利範圍第3項所述之半導體結構，其中該基底包含一單晶矽材，且該基底的結晶面係由矽的<100>、<110>以及<111>面所組成。
如申請專利範圍第4項所述之半導體結構，其中該上表面沿著矽的<100>面的方向，而該斜側壁包含沿著矽的<111>的方向。
如申請專利範圍第4項所述之半導體結構，其中該上表面沿著矽的<110>面的方向，而該斜側壁包含沿著矽的<111>面的方向。
如申請專利範圍第3項所述之半導體結構，其中該閘極結構包含一閘極介電層，一閘極電極位於該閘極介電層上，以及一間隙壁環繞於該閘極電極與該閘極介電層。
如申請專利範圍第7項所述之半導體結構，其中該垂直側壁位於該閘極介電層的下方。
如申請專利範圍第7項所述之半導體結構，其中該垂直側壁位於該間隙壁的下方。
如申請專利範圍第1項所述之半導體結構，其中該磊晶層包含一矽鍺磊晶層或一矽碳磊晶層。
一種半導體結構，包含有：一基底，包含一上表面；一閘極結構，位於該上表面上；至少一源/汲極區域，位於該閘極結構側邊的該基底中；一第一凹槽，位於該源/汲極區域中，且該第一凹槽至少具有一垂直側壁、一斜側壁以及一平底面，其中該垂直側壁直接位於該閘極結構的正下方；以及一磊晶層，填滿該第一凹槽。
如申請專利範圍第11項所述之半導體結構，其中該平底面平行該上表面。
如申請專利範圍第11項所述之半導體結構，其中該基底包含一單晶矽材，且該基底的結晶面係由矽的<100>、<110>以及<111>面所組成。
如申請專利範圍第13項所述之半導體結構，其中該上表面沿著矽的<100>面的方向，而該斜側壁包含沿著矽的<111>的方向。
如申請專利範圍第13項所述之半導體結構，其中該上表面沿著矽的<110>面的方向，而該斜側壁包含沿著矽的<111>面的方向。
如申請專利範圍第11項所述之半導體結構，其中該閘極結構包含一閘極介電層，一閘極電極位於該閘極介電層上，以及一間隙壁環繞於該閘極電極與該閘極介電層。
如申請專利範圍第16項所述之半導體結構，其中該垂直側壁位於該閘極介電層的下方。
如申請專利範圍第16項所述之半導體結構，其中該垂直側壁位於該間隙壁的下方。
如申請專利範圍第11項所述之半導體結構，更包含一第二凹槽位於該閘極結構相對該第一凹槽的另一側的該基底中。
如申請專利範圍第19項所述之半導體結構，其中該第二凹槽的一垂直側壁位於該閘極結構的下方。
如申請專利範圍第20項所述之半導體結構，更包含一閘極通道設於該閘極結構下方的該基底中，並位於該第一凹槽之該斜側壁與該第二凹槽之一斜側壁之間。
如申請專利範圍第11項所述之半導體結構，其中該垂直側壁完全低於該基底的該上表面。