TWI768678B - 半導體結構及其形成方法 - Google Patents

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    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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Abstract

在一實施例中，一種半導體結構包括：奈米結構；磊晶源極∕汲極區，鄰近於奈米結構；閘極介電質，包繞奈米結構；閘極電極，於閘極介電質上，閘極電極具有上部和下部，上部的第一寬度在第一方向上持續地增加，第一方向延伸遠離奈米結構的頂面，下部的第二寬度沿著第一方向維持不變；以及閘極間隔物，於閘極介電質和磊晶源極∕汲極區之間。

Description

半導體結構及其形成方法
本發明實施例是關於半導體結構及其形成方法，特別是關於閘極結構的形成。
半導體元件可用於各式各樣的電子應用，例如，私人電腦、手機、數位相機、以及其他電子器材。半導體元件的製造通常藉由相繼地沉積絕緣或介電膜層、導電層、以及半導體層等材料於半導體基底上，以及使用微影圖案化各種材料膜層以形成電路組件和其上之部件。
半導體工業藉由持續地減低最小特徵尺寸以持續改善各種電子組件(例如電晶體、二極體、電阻、電容等)的整合密度，而允許更多組件整合於給定的面積中。然而，隨著最小特徵尺寸減低，衍生出額外的問題需要被解決。
一種半導體結構的形成方法，包括：形成虛置介電質於複數個半導體層上；形成虛置閘極於虛置介電質上；沉積閘極間隔物鄰近於虛置閘極和 虛置介電質；凹蝕虛置閘極以形成凹槽，凹槽露出閘極間隔物；佈植雜質於閘極間隔物的第一區內，以增加閘極間隔物的第一區的蝕刻率，閘極間隔物的第二區維持不被佈植改變；移除虛置介電質、閘極間隔物的第一區、以及虛置閘極的剩餘部分以露出在凹槽中的半導體層；圖案化半導體層以形成奈米結構；以及在凹槽中形成閘極結構，閘極結構包繞奈米結構，閘極結構接觸閘極間隔物的第二區。
一種半導體結構，包括：奈米結構；磊晶源極/汲極區，鄰近於奈米結構；閘極介電質，包繞奈米結構；閘極電極，於閘極介電質上，閘極電極具有上部和下部，上部的第一寬度在第一方向上持續地增加，第一方向延伸遠離奈米結構的頂面，下部的第二寬度在沿著第一方向上維持不變；以及閘極間隔物，於閘極介電質和磊晶源極/汲極區之間。
一種半導體結構，包括：奈米結構；閘極結構，包繞奈米結構；以及第一對閘極間隔物，鄰近閘極結構，第一對閘極間隔物在閘極結構的下部分隔第一距離，第一對閘極間隔物在閘極結構的上部分隔第二距離，第二距離大於第一距離。
15H:區域
15N:N型區
15P:P型區
50:基底
50N:N型區
50P:P型區
52:第一半導體層
54:第二半導體層
55:奈米結構
55N:奈米結構
55P:奈米結構
60:虛置介電質
64:多膜層堆疊
66:鰭片
68:淺溝槽隔離區
70:虛置介電層
72:虛置閘極層
74:遮罩層
76:虛置閘極
76M:(改質)區域
76N:(未改質)區域
78:遮罩
80:第一間隔物層
81:第一間隔物
81C:內角
81L:下部
81M:(改質)區域
81N:(未改質)區域
81U:上部
82:第二間隔物層
83:第二間隔物
83C:內角
83L:下部
83M:(改質)區域
83N:(未改質)區域
83U:上部
85:(替換)閘極結構
86:第一凹槽
88:側壁凹槽
90:內間隔物
92:磊晶源極/汲極區
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接觸蝕刻停止層
96:第一層間介電層
96M:(改質)區域
96N:(未改質)區域
100:凹槽
102:雜質離子
104:雜質自由基
106:凹槽
108:閘極介電層
108A:介面層
108B:金屬氧化物層
110:閘極電極層
110A:襯層
110B:功函數調整層
110C:填充材料
112:閘極介電質
114:閘極電極
114C:內角
114L:下部
114U:上部
116:閘極遮罩
118:第二層間介電層
120:閘極接觸件
122:源極/汲極接觸件
A-A:剖面
B-B:剖面
C-C:剖面
D1:深度
D2:深度
H1:高度
H2:高度
H3:高度
W1:寬度
W2:下寬度
W3:上寬度
θ1:(內)角度
θ2:(內)角度
以下將配合所附圖式詳述本揭露實施例之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本揭露實施例的特徵。
第1圖是根據一些實施例，繪示出奈米結構場效電晶體(nano-structure field-effect transistor,nano-FET)的立體示意圖的範例。
第2~6、7A、7B、8A、8B、9A、9B、10A、10B、11A~11D、12A、12B、13A、13B、14A、14B、15A~15H、16A、16B、17A、和17B圖是根據一些實施例，在製造奈米結構場效電晶體的進一步中間階段的示意圖。
第18圖是根據一些實施例，繪示出奈米結構場效電晶體。
以下揭露提供了許多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本揭露可在各種範例中重複元件符號及/或字母。這樣重複是為了簡化和清楚的目的，其本身並非主導所討論各種實施例及/或配置之間的關係。
再者，此處可使用空間上相關的用語，如「在...之下」、「下方的」、「低於」、「在...上方」、「上方的」和類似用語可用於此，以便描述如圖所示一元件或部件和其他元件或部件之間的關係。這些空間用語企圖包括使用或操作中的裝置的不同方位，以及圖式所述的方位。當裝置被轉至其他方位(旋轉90°或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
根據一些實施例，在奈米結構場效電晶體(nano-structure field-effect transistor,nano-FET)的閘極替換製程中形成漏斗狀閘極電極。在閘 極替換製程期間，可加寬替換閘極的凹槽以具有漏斗狀。可藉由在奈米結構場效電晶體的閘極間隔物的上方區中佈植雜質以加寬凹槽，接著以對雜質具有選擇性的蝕刻移除閘極間隔物的上方區。加寬凹槽以具有漏斗狀可助於填入替換閘極時，避免縫隙(或空洞)的形成。
第1圖是根據一些實施例，繪示出簡化的奈米結構場效電晶體的立體示意圖的範例。為了繪示上的清晰，奈米結構場效電晶體的一些特徵(於下述)被省略。奈米結構場效電晶體可為奈米片場效電晶體(nanosheet field-effect transistor,NSFET)、奈米線場效電晶體(nanowire field-effect transistor,NWFET)、全繞式閘極場效電晶體(gate-all-around field-effect transistor,GAAFET)、或其他類似結構。
奈米結構場效電晶體包括在鰭片66上的奈米結構55，鰭片66由基底50延伸，其中奈米結構55作為奈米結構場效電晶體的通道區。淺溝槽隔離(shallow trench isolation,STI)區68設置於基底50上，並介於鄰近的鰭片66之間，鰭片66可由鄰近的淺溝槽隔離區68之間凸出於上。儘管淺溝槽隔離區68被描述/繪示為與基底50分開，可使用此處所用的「基底」用語以表示只有半導體基底或包括隔離區的半導體基底。額外地，儘管鰭片66的底部被繪示為與基底50一起的單一連續材料，鰭片66的底部及/或基底50可包括單一材料或複數個材料。在本文中，鰭片66表示延伸於鄰近的淺溝槽隔離區68之間的部分。
閘極結構85包繞奈米結構55(例如奈米結構場效電晶體的通道區)。閘極結構85包括閘極介電質112和閘極電極114。閘極介電質112係沿著奈米結構55的頂面、側壁、和底面，且可沿著鰭片66的側壁和頂面延伸。閘極電極114係在閘極介電質112之上。磊晶源極/汲極區92係設置在相對於閘極結構85 的奈米結構55的兩側上。在多個電晶體形成的實施例中，可在各種電晶體之間共享磊晶源極/汲極區92。在由多個奈米結構55形成電晶體的實施例中，鄰近的磊晶源極/汲極區92可電性耦合，如藉由磊晶成長合併磊晶源極/汲極區92，或以相同源極/汲極接觸件耦合磊晶源極/汲極區92。一或多個層間介電質(interlayer dielectric,ILD)層(於下述)係在磊晶源極/汲極區92及/或閘極電極114上，透過層間介電質層形成磊晶源極/汲極區92和閘極電極114的接觸件(於下述)。
在此所述的一些實施例在使用閘極後製(gate-last)製程形成的奈米結構場效電晶體的情境下做討論。在其他實施例中，可使用閘極先製(gate-first)製程。此外，一些實施例亦考慮使用於平面元件(如平面場效電晶體)，或於鰭式場效電晶體(fin field-effect transistor)。
第1圖更繪示了於之後圖式所使用的參考剖面示意圖。剖面A-A係沿著閘極電極114的縱軸，且在例如垂直於奈米結構場效電晶體的磊晶源極/汲極區92之間的電流流動方向。剖面B-B係垂直於剖面A-A，且沿著鰭片66的縱軸，在例如奈米結構場效電晶體的磊晶源極/汲極區92之間的電流流動方向。剖面C-C係平行於剖面A-A，且延伸穿過奈米結構場效電晶體的磊晶源極/汲極區92。為清楚起見，後續圖式會參考這些參考剖面。
第2至6圖是根據一些實施例，製造奈米結構場效電晶體的中間階段的立體圖。第2至6圖繪示類似第1圖的立體圖。
在第2圖中，提供基底50。基底50可為半導體基底，如主體(bulk)半導體、絕緣層上半導體(semiconductor-on-insulator,SOI)基底、或其他類似材料，其可為摻雜(例如以P型或N型摻質)或未摻雜。基底50可為晶圓，如矽晶圓。總體而言，絕緣層上半導體基底為在絕緣層上形成的半導體材料膜層。 絕緣層可為，舉例來說，埋入式氧化物(buried oxide,BOX)層、氧化矽層、或其他類似材料。在基底上提供絕緣層，通常為矽或玻璃基底。也可使用其他基底(如多膜層或漸變基底)。在一些實施例中，基底50的半導體材料可包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、合金半導體(包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或砷磷化鎵銦)、或其組合。
基底50具有N型區50N和P型區50P。N型區50N可用於形成N型元件，如N型金屬氧化物半導體(N-type metal-oxide-semiconductor,NMOS)電晶體，例如N型奈米結構場效電晶體(N-type nano-FET)，而P型區50P可以用於形成P型元件，如P型金屬氧化物半導體(P-type metal-oxide-semiconductor,PMOS)電晶體，例如P型奈米結構場效電晶體(P-type nano-FET)。N型區50N可與P型區50P物理分隔開(未分開地繪示)，而可在N型區50N和P型區50P之間設置任何數量的元件部件(例如，其他主動元件、摻雜區、隔離結構等)。儘管繪示了一個N型區50N和一個P型區50P，可提供任何數量的N型區50N和P型區50P。
可以P型或N型雜質輕微地摻雜基底50。可在基底50的上部進行抗衝穿(anti-punch-through,APT)佈植以形成抗衝穿區。在抗衝穿佈植的期間，可在N型區50N和P型區50P中佈植摻質。摻質可具有與源極/汲極區的導電類型相反的導電類型，其源極/汲極區係在每個N型區50N和P型區50P中形成。抗衝穿區可在奈米結構場效電晶體中延伸於後續形成的源極/汲極區之下，將於後續製程中形成。抗衝穿區可用於減少由源極/汲極區至基底50的漏電流。在一些實施例中，在抗衝穿區的摻雜濃度可在約1018cm-3至1019cm-3的範圍。
在基底50上形成多膜層堆疊64。多膜層堆疊64包括第一半導體層 52和第二半導體層54的交替膜層。如進一步於下述，將移除第二半導體層54，而將圖案化第一半導體層52以在P型區50P中形成奈米結構場效電晶體的通道區，而將移除第一半導體層52，而將圖案化第二半導體層54以在N型區50N中形成奈米結構場效電晶體的通道區。在另一個實施例中，可移除第一半導體層52，而可圖案化第二半導體層54以在P型區50P中形成奈米結構場效電晶體的通道區，而可移除第二半導體層54，而可圖案化第一半導體層52以在N型區50N中形成奈米結構場效電晶體的通道區。
多膜層堆疊64被繪示為包括各三個膜層的第一半導體層52和第二半導體層54，為了例示性目的。應理解的是，多膜層堆疊64可包括任何數量的第一半導體層52和第二半導體層54。多膜層堆疊64的每個膜層可使用氣相磊晶(vapor phase epitaxy,VPE)、分子束磊晶(molecular beam epitaxy,MBE)、化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)、或其他類似方法磊晶成長至約8nm至10nm的厚度範圍。在各種實施例中，可以第一半導體材料形成第一半導體層52，其材料適用於P型奈米結構場效電晶體，如矽鍺(例如SixGe1-x，其中x可在0至1的範圍)、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體、或其他類似材料，可以第二半導體材料形成第二半導體層54，其材料適用於N型奈米結構場效電晶體，如矽、碳化矽、III-V族化合物半導體、II-VI族化合物半導體、或其他類似材料。多膜層堆疊64被繪示為具有適用於P型奈米結構場效電晶體的最底部半導體層，為了例示性目的。在一些實施例中，可形成多膜層堆疊64，使得最底部膜層為適用於N型奈米結構場效電晶體的半導體層。
第一半導體材料和第二半導體材料，對於相同蝕刻製程，可為彼 此具有高蝕刻選擇比的材料。如此一來，可在N型區50N中移除第一半導體材料的第一半導體層52，而不移除第二半導體材料的第二半導體層54，而可在P型區50P中移除第二半導體材料的第二半導體層54，而不移除第一半導體材料的第一半導體層52。
在第3圖中，在多膜層堆疊64和基底50中形成鰭片66。鰭片66為半導體條。在一些實施例中，可藉由在多膜層堆疊64和基底50中蝕刻溝槽以在多膜層堆疊64和基底50中形成鰭片66。蝕刻可為任何可接受的蝕刻製程，如反應式離子蝕刻(reactive ion etch,RIE)、中性粒子束蝕刻(neutral beam etch,NBE)、其他類似方法、或其組合。蝕刻可為異向性(anisotropic)。
可藉由任何合適方法圖案化鰭片。舉例來說，可使用一或多個光微影製程(包括雙重圖案化或多重圖案化製程)圖案化鰭片。一般來說，雙重圖案化或多重圖案化製程結合了光微影製程和自對準製程，以創建出例如，比使用單一、直接光微影製程所得的節距更小的圖案。例如，在一實施例中，在基底上形成犧牲層，並使用光微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物作為遮罩以圖案化鰭片。
鰭片66可具有約8nm至40nm範圍的寬度。在N型區50N和P型區50P中的鰭片66被繪示為具有大抵相等的寬度，為了例示性目的。在一些實施例中，在一個區域(例如N型區50N)的鰭片66可比在另一個區域(例如P型區50P)的鰭片66更寬或更窄。
在第4圖中，形成淺溝槽隔離區68鄰近於鰭片66。可藉由在基底50和鰭片66上和鄰近鰭片66之間沉積絕緣材料以形成淺溝槽隔離區68。絕緣材 料可為如氧化矽的氧化物、如氮化矽的氮化物、其他類似材料、或其組合，且可藉由高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition,HDP-CVD)、流動性化學氣相沉積(flowable chemical vapor deposition,FCVD)、其他類似方法、或其組合形成。可使用以任何可接受的製程形成的其他絕緣材料。在所繪示的實施例中，絕緣材料為藉由流動性化學氣相沉積製程形成的氧化矽。一旦形成了絕緣材料，可進行退火製程。在一實施例中，形成絕緣材料使得多餘的絕緣材料覆蓋鰭片66。儘管絕緣材料被繪示為單一膜層，一些實施例可利用多重膜層。舉例來說，在一些實施例中，可先沿著基底50和鰭片66的表面形成襯層。之後，在襯層上形成填充材料(如上所述)。
然後，對絕緣材料施加移除製程以移除在鰭片66上的多餘的絕緣材料。在一些實施例中，可利用平坦化製程(如化學機械研磨(chemical mechanical polish,CMP))、回蝕(etch-back)製程、其組合、或其他類似方法。平坦化製程露出鰭片66，使得在完成平坦化製程之後，鰭片66的頂面和絕緣材料的頂面共面。
然後，凹蝕絕緣材料以形成淺溝槽隔離區68。凹蝕絕緣材料使得鰭片66在N型區50N和P型區50P中的上部由相鄰的淺溝槽隔離區68之間凸出。在所繪示的實施例中，淺溝槽隔離區68的頂面與基底50的頂面共面。在一些實施例中，淺溝槽隔離區68的頂面在基底50的頂面之上或之下。再者，淺溝槽隔離區68的頂面可具有如所示的平面、凸面、凹面(如碟型凹陷(dishing))、或其組合。淺溝槽隔離區68的頂面可藉由合適的蝕刻形成平坦的、凸出的、及/或凹陷的。可使用可接受的蝕刻製程凹蝕淺溝槽隔離區68，如對於絕緣材料的材料具有選擇性的製程(例如在比蝕刻鰭片66的材料更高的速率下蝕刻絕緣材料 的材料)。舉例來說，可使用例如稀釋氫氟酸(dilute hydrofluoric(dHF)acid)移除氧化物。
上述的製程僅僅為如何形成鰭片66的一個範例。在一些實施例中，可藉由磊晶成長製程形成鰭片66。舉例來說，可在基底50的頂面上形成介電層，而凹槽可蝕刻穿過介電層以露出下方的基底50。可在溝槽中磊晶成長磊晶結構，而可凹蝕介電層使得磊晶結構由介電層凸出以形成鰭片66。磊晶結構可包括上述交替的半導體材料，如第一半導體材料和第二半導體材料。在一些磊晶成長磊晶結構的實施例中，可在成長期間原位(in situ)摻雜磊晶成長的材料，其可免除先前及/或後續的佈植，儘管可一起使用原位和佈植摻雜。
再者，可在鰭片66及/或基底50中形成合適的井。在一些實施例中，可在N型區50N中形成P型井，且可在P型區50P中形成N型井。在另一個實施例中，可在N型區50N和P型區50P兩者中形成P型井或N型井。
在具有不同類型井的實施例中，可使用光阻或其他遮罩達到針對N型區50N和P型區50P的不同的佈植步驟。舉例來說，可在N型區50N中的鰭片66和淺溝槽隔離區68上形成光阻。圖案化光阻以露出基底50的P型區50P。可藉由使用旋轉塗佈技術形成光阻，且可使用可接受的光微影技術圖案化光阻。一旦圖案化了光阻，在P型區50P中進行N型雜質佈植，而光阻可充當遮罩以實質上地避免N型雜質佈植於N型區50N中。N型雜質可為磷、砷、銻、或其他類似材料，在其區域中佈植至約1013cm-3至1014cm-3範圍的濃度。在佈植步驟之後，藉由如可接受的灰化製程移除光阻。
接續P型區50P的佈植，在P型區50P中的鰭片66和淺溝槽隔離區68上形成光阻。圖案化光阻以露出基底50的N型區50N。可藉由使用旋轉塗佈技術 形成光阻，且可使用可接受的光微影技術圖案化光阻。一旦圖案化了光阻，在N型區50N中進行P型雜質佈植，而光阻可充當遮罩以實質上地避免P型雜質佈植於P型區50P中。P型雜質可為硼、氟化硼、銦、或其他類似材料，在其區域中佈植至約1013cm-3至1014cm-3範圍的濃度。在佈植步驟之後，可藉由如可接受的灰化製程移除光阻。
在N型區50N和P型區50P的佈植之後，可進行退火以修復佈植損傷，並活化佈植的P型及/或N型雜質。在一些實施例中，可在成長期間原位摻雜磊晶鰭片的成長材料，其可免除佈植製程，儘管可一起使用原位和佈植摻雜。
在第5圖中，在鰭片66上形成虛置介電層70。虛置介電層70可為例如氧化矽、氮化矽、其組合、或其他類似材料，且可根據可接受的技術沉積或熱成長。在虛置介電層70上形成虛置閘極層72，而在虛置閘極層72上形成遮罩層74。可在虛置介電層70上沉積虛置閘極層72，並藉由如化學機械研磨平坦化。可在虛置閘極層72上沉積遮罩層74。虛置閘極層72可為導電或非導電材料，且可選自包括不定形的矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、和金屬的群組。可藉由物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、濺鍍沉積、或其他技術沉積所選的材料以沉積虛置閘極層72。可以其他材料形成虛置閘極層72，其材料相較於隔離區(例如淺溝槽隔離區68及/或虛置介電層70)的蝕刻具有高蝕刻選擇比。遮罩層74可包括例如氮化矽、氧氮化矽、或其他類似材料的一或多個膜層。在此範例中，形成單一虛置閘極層72和單一遮罩層74跨越N型區50N和P型區50P。儘管繪示虛置介電層70覆蓋淺溝槽隔離區68，應注意的是，可以其他方式形成虛置介電層70。在一些實施例中，如 當熱成長虛置介電層70時，形成虛置介電層70僅覆蓋鰭片66。
在第6圖中，使用可接受的光微影和蝕刻技術圖案化遮罩層74以形成遮罩78。然後，可藉由可接受的蝕刻技術將遮罩78的圖案轉移至虛置閘極層72以形成虛置閘極76。可藉由可接受的蝕刻技術將遮罩78的圖案可選地(optionally)進一步轉移至虛置介電層70以形成虛置介電質60。虛置閘極76覆蓋鰭片66於後續製程中將被圖案化已形成奈米結構的部分，其奈米結構將充當奈米結構場效電晶體的通道區。可使用遮罩78的圖案將鄰近的虛置閘極76彼此物理分隔開。虛置閘極76也可具有長度方向(lengthwise direction)，其與鰭片66的長度方向大抵垂直(在製程變異內)。在圖案化之後，可可選地移除遮罩78，如藉由可接受的蝕刻技術。
第7A至17B圖是根據一些實施例，在製造奈米結構場效電晶體的進一步中間階段的剖面示意圖。第7A、8A、9A、10A、11A、12A、13A、14A、16A、和17A圖係沿著第1圖的參考剖面A-A繪示，並繪示在N型區50N和P型區50P兩者中的部件。第7B、8B、9B、10B、11B、12B、13B、14B、16B、和17B圖係沿著第1圖的參考剖面B-B繪示，並繪示在N型區50N和P型區50P兩者中的部件。第11C和11D圖係沿著第1圖的參考剖面C-C繪示，並繪示在N型區50N和P型區50P兩者中的部件。
在第7A和7B圖中，形成第一間隔物層80和第二間隔物層82。在淺溝槽隔離區68的頂面上、鰭片66和遮罩78(如果有)的頂面和側壁上形成第一間隔物層80。在第一間隔物層80上沉積第二間隔物層82。可以氧化矽、氮化矽、氧氮化矽、氧碳氮化矽、或其他類似材料形成第一間隔物層80。可藉由熱氧化形成，或藉由化學氣相沉積、原子層沉積、或其他類似方法沉積，第一間隔物 層80。可以氧化矽、氮化矽、氧氮化矽、氧碳氮化矽、或其他類似材料形成第二間隔物層82。可藉由化學氣相沉積、原子層沉積、或其他類似方法沉積第二間隔物層82。
在一些實施例中，可以氧碳氮化矽(例如SiOxNyC1-x-y，其中x和y係在0至1的範圍)形成第一間隔物層80和第二間隔物層82，並具有不同成分的氧碳氮化矽。特別的是，第一間隔物層80可以比第二間隔物層82更多的氮構成(以原子百分比計)，而第二間隔物層82可以比第一間隔物層80更多的氧構成(以原子百分比計)。形成富含氮的氧碳氮化矽的第一間隔物層80增加了相較於虛置介電質60的蝕刻選擇比，其相關蝕刻製程(於下所述)將被用於移除虛置介電質60。形成富含氧的氧碳氮化矽的第二間隔物層82減少了第二間隔物層82的介電係數(permittivity)，允許後續形成的間隔物具有較大的電性隔離。
在以氧碳氮化矽形成第一間隔物層80和第二間隔物層82的實施例中，可使用介電材料前驅物(precursor)沉積氧碳氮化矽層，其前驅物包括矽源前驅物(例如六氯矽乙烷(hexachlorodisilane,HCD(Si2Cl6)))、氧源前驅物(例如氧氣(O2))、碳源前驅物(例如丙烯(propylene,C3H6))、以及氮源前驅物(例如氨(ammonia,NH3))。在使用化學氣相沉積的實施例中，可藉由控制在化學氣相沉積期間源前驅物的流速以控制氧碳氮化矽層的成分。舉例來說，可在約每分鐘100標準立方公分至每分鐘1000標準立方公分範圍的速率下分配矽源前驅物，可在約每分鐘1000標準立方公分至每分鐘20000標準立方公分範圍的速率下分配氧源前驅物，可在約每分鐘1000標準立方公分至每分鐘10000標準立方公分範圍的速率下分配碳源前驅物，且可在約每分鐘5000標準立方公分至每分鐘30000標準立方公分範圍的速率下分配氮源前驅物。
在形成第一間隔物層80之後，或在形成第一間隔物層80和第二間隔物層82兩者之後，可針對輕摻雜源極/汲極(lightly doped source/drain,LDD)區進行佈植。在具有不同元件類型的實施例中，類似於上述的佈植，可在N型區50N上形成如光阻的遮罩，而露出P型區50P，且可在P型區50P中的露出鰭片66中佈植合適類型(例如P型)的雜質。接著，可移除遮罩。後續地，可在P型區50P上形成如光阻的遮罩，而露出N型區50N，且可在N型區50N的露出鰭片66中佈植合適類型(例如N型)的雜質。接著，可移除遮罩。N型雜質可為先前所述的任何N型雜質，而P型雜質可為先前所述的任何P型雜質。輕摻雜源極/汲極區可具有約1015cm-3至1019cm-3的雜質濃度。可使用退火以修復佈植損傷，並活化佈植的雜質。
在第8A和8B圖中，蝕刻第一間隔物層80和第二間隔物層82以分別形成第一間隔物81和第二間隔物83。可使用合適的蝕刻製程(如等向性(isotropic)蝕刻製程(如濕蝕刻製程)、異向性蝕刻製程(如乾蝕刻製程)、或其他類似方法)蝕刻第一間隔物層80和第二間隔物層82。在一些實施例中，第一間隔物層80和第二間隔物層82的材料，相對於相同蝕刻製程，對彼此具有高蝕刻選擇比，使得當圖案化第二間隔物層82時，第一間隔物層80可充當蝕刻停止層，且使得當圖案化第一間隔物層80時，第二間隔物層82可充當蝕刻停止層。舉例來說，可使用異向性蝕刻製程蝕刻第二間隔物層82，其中第一間隔物層80充當蝕刻停止層，而第二間隔物層82的剩餘部分形成第二間隔物83。之後，可使用等向性蝕刻製程蝕刻第一間隔物層80，其中第二間隔物83充當蝕刻遮罩，第一間隔物層80的剩餘部分形成第一間隔物81。
所繪示的實施例中，在鰭片66、虛置閘極76、以及遮罩78(如 果有)上設置第一間隔物81和第二間隔物83。在另一個實施例中，可由鄰近於遮罩78(如果有)、虛置閘極76、及/或虛置介電質60的第一間隔物層80上移除第二間隔物層82。
應注意的是，上述揭露總體而言描述形成間隔物和輕摻雜源極/汲極區的製程。可使用其他製程和順序。舉例來說，可利用較少或額外的間隔物，可利用不同順序的步驟(例如在形成第二間隔物83前可形成第一間隔物81，可形成並移除額外間隔物)、及/或其他類似方式。再者，可使用不同的結構和步驟形成N型和P型的元件。
在第9A和9B圖中，在鰭片66中形成第一凹槽86。第一凹槽86延伸穿過第一半導體層52和第二半導體層54，且也可延伸進入基底50。在各種實施例中，第一凹槽86可延伸至基底50的頂面，而不蝕刻基底50；可蝕刻基底50使得第一凹槽86的底面設置於淺溝槽隔離區68的頂面之下；或其他類似配置。可藉由使用異向性蝕刻製程(如反應式離子蝕刻、中性粒子束蝕刻、或其他類似方法)蝕刻鰭片66以形成第一凹槽86。在用以形成第一凹槽86的蝕刻製程期間，第一間隔物81、第二間隔物83、以及遮罩78遮蔽部分第一半導體層52、第二半導體層54、和基底50。可使用單一蝕刻製程蝕刻鰭片66的每個膜層。在其他實施例中，可使用多重蝕刻製程以蝕刻鰭片66的膜層。在第一凹槽86觸及所欲的深度之後，可使用定時蝕刻製程以停止第一凹槽86的蝕刻。
在第10A和10B圖中，可選地擴張第一凹槽86。特別是，可蝕刻在N型區50N中被第一凹槽86露出的第一半導體層52的部分側壁以形成在N型區50N中的側壁凹槽88，而可蝕刻在P型區50P中被第一凹槽86露出的第二半導體層54的部分側壁以形成在P型區50P中的側壁凹槽88。儘管在凹槽88中的第一半導 體層52和第二半導體層54的側壁被繪示為筆直的，側壁可為凹陷的或凸出的。可使用等向性蝕刻製程(如濕蝕刻製程或其他類似方法)蝕刻側壁。可使用遮罩保護P型區50P，而使用對於第一半導體材料具有選擇性的蝕刻劑蝕刻第一半導體層52，使得第二半導體層54和基底50，相較於在N型區50N中的第一半導體層52，維持相對的未被蝕刻。類似地，可使用遮罩保護N型區50N，而使用對於第二半導體材料具有選擇性的蝕刻劑蝕刻第二半導體層54，使得第一半導體層52和基底50，相較於在P型區50P中的第二半導體層54，維持相對的未被蝕刻。在以矽鍺形成第一半導體層52和以矽或碳化矽形成第二半導體層54的實施例中，可使用具有四甲基氫氧化氨(tetramethylammonium hydroxide,TMAH)、氫氧化氨(NH4OH)、或其他類似化學品的濕蝕刻製程以蝕刻在N型區50N中的第一半導體層52的側壁，而可使用具有氫氧化氨-雙氧水混合物(ammonium hydroxide-hydrogen peroxide mixture,APM)、硫酸-過氧化氫混合物(sulfuric acid-hydrogen peroxide mixture,SPM)、或其他類似化學品的濕蝕刻製程以蝕刻在P型區50P的第二半導體層54的側壁。
在側壁凹槽88中形成內間隔物90。如將於下詳述，後續地將在第一凹槽86中形成源極/汲極區，而後續地將以對應的閘極結構替換在N型區50N中的第一半導體層52和在P型區50P中的第二半導體層54。內間隔物90充當後續形成的源極/汲極區和後續形成的閘極結構之間的隔離部件。再者，可使用內間隔物90以避免後續形成的源極/汲極區被後續的蝕刻製程損傷，如用以在後續形成的閘極結構的蝕刻製程。
可藉由在第一凹槽86和側壁凹槽88中沉積內間隔物層以形成內間隔物90。可藉由順應性的沉積製程(如化學氣相沉積、原子層沉積、或其他 類似方法)沉積內間隔物層。可以如氮化矽或氧氮化矽的材料形成內間隔物層，儘管可利用任何合適的材料，如具有小於約3.5介電常數的低介電常數(low-k)材料。然後，可蝕刻內間隔物層以形成內間隔物90。蝕刻可為異向性蝕刻製程，如反應式離子蝕刻、中性粒子束蝕刻、或其他類似方法。儘管繪示內間隔物90的外側壁為相對於在N型區50N中的第二半導體層54被凹蝕和相對於在P型區50P中的第一半導體層52被凹蝕，內間隔物90的外側壁可延伸超過或分別齊平於第二半導體層54及/或第一半導體層52的側壁。換言之，內間隔物90可部分地填充、完全地填充、或過度填充側壁凹槽88。再者，儘管繪示內間隔物90的側壁為筆直的，內間隔物90的側壁可為凹陷的或凸出的。
在第11A和11B圖中，在第一凹槽86中形成磊晶源極/汲極區92。在第一凹槽86中形成磊晶源極/汲極區92，使得每個虛置閘極76設置於個別鄰對的磊晶源極/汲極區92之間。在一些實施例中，使用第一間隔物81和第二間隔物83以將磊晶源極/汲極區92與虛置閘極76分開至合適的橫向距離，使得磊晶源極/汲極區92不會與後續形成的奈米結構場效電晶體的閘極產生短路。再者，也可使用內間隔物90以將磊晶源極/汲極區92與在N型區50N中的第一半導體層52和在P型區50P中的第二半導體層54分開至合適的橫向距離，使得磊晶源極/汲極區92不會與後續形成的奈米結構場效電晶體的閘極產生短路。可形成磊晶源極/汲極區92與內間隔物90(如果有)接觸，磊晶源極/汲極區92可延伸超過在N型區50N中的第二半導體層54和超過在P型區50P中的第一半導體層52(如果有側壁凹槽88)。磊晶源極/汲極區92可對在N型區50N中的第二半導體層54和在P型區50P中的第一半導體層52施加應力，從而改善性能。
可藉由遮蔽P型區50P在N型區50N中形成磊晶源極/汲極區92。然 後，在N型區50N的第一凹槽86中磊晶成長磊晶源極/汲極區92。磊晶源極/汲極區92可包括任何可接受的材料，適用於N型奈米結構場效電晶體。舉例來說，若第二半導體層54為矽，在N型區50N中的磊晶源極/汲極區92可包括對第二半導體層54施加拉伸應變(tensile strain)的材料，如矽、碳化矽、磷摻雜碳化矽、磷化矽、或其他類似材料。在N型區50N中的磊晶源極/汲極區92可具有由個別鰭片66的表面升起的表面，並可具有刻面(facet)。
可藉由遮蔽N型區50N在P型區50P中形成磊晶源極/汲極區92。然後，在P型區50P的第一凹槽86中磊晶成長磊晶源極/汲極區92。磊晶源極/汲極區92可包括任何可接受的材料，適用於P型奈米結構場效電晶體。舉例來說，若第一半導體層52為矽鍺，在P型區50P中的磊晶源極/汲極區92可包括對第一半導體層52施加壓縮應變(compressive strain)的材料，如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或其他類似材料。在P型區50P中的磊晶源極/汲極區92可具有由個別鰭片52的表面升起的表面，並可具有刻面。
可以摻質佈植磊晶源極/汲極區92及/或鰭片66以形成源極/汲極區(類似於前述形成輕摻雜源極/汲極區的製程)，再接續退火。源極/汲極區可具有約1019cm-3至1021cm-3的雜質濃度。源極/汲極區的N型及/或P型雜質可為前述的任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區92。
在使用磊晶製程形成磊晶源極/汲極區92的結果是，磊晶源極/汲極區92的上表面具有刻面，其向外側向擴張超過鰭片66的側壁。在一些實施例中，這些刻面造成相同奈米結構場效電晶體的鄰近磊晶源極/汲極區92合併，如第11C圖所示。在其他實施例中，在完成磊晶製程之後，鄰近的磊晶源極/汲極區92維持分隔開，如第11D圖所示。在第11A和11B圖中所示的實施例中，可形成第一 間隔物81和第二間隔物83覆蓋鰭片66的側壁延伸於淺溝槽隔離區68之上的部分，從而阻擋磊晶成長。在一些其他實施例中，可調整用來形成第一間隔物81和第二間隔物83的間隔物蝕刻以移除間隔物材料以允許磊晶成長區延伸至淺溝槽隔離區68的頂面。
磊晶源極/汲極區92可包括一或多個半導體材料層。舉例來說，磊晶源極/汲極區92可包括第一半導體材料層92A、第二半導體材料層92B、和第三半導體材料層92C。可針對磊晶源極/汲極區92使用任何數量的半導體材料層。可以不同的半導體材料形成第一半導體材料層92A、第二半導體材料層92B、和第三半導體材料層92C的每一個，及/或摻雜至不同的摻雜濃度。在一些實施例中，第一半導體材料層92A可具有比第二半導體材料層92B更小並比第三半導體材料層92C更大的摻雜濃度。在磊晶源極/汲極區92包括三個半導體材料層的實施例中，可由鰭片66成長第一半導體材料層92A，可由第一半導體材料層92A成長第二半導體材料層92B，可由第二半導體材料層92B成長第三半導體材料層92C。
在第12A和12B圖中，在磊晶源極/汲極區92、第一間隔物81、第二間隔物83、遮罩78(如果有)或虛置閘極76、和淺溝槽隔離區68上沉積第一層間介電(interlayer dielectric,ILD)層96。可以介電材料形成第一層間介電層96，且可藉由任何合適的方法沉積，如化學氣相沉積、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)、或流動性化學氣相沉積。介電材料可包括如氧化矽、磷矽酸玻璃(phosphosilicate glass,PSG)、硼矽酸玻璃(borosilicate glass,BSG)、硼摻雜磷矽酸玻璃(boron-doped phosphosilicate glass,BPSG)、無摻雜矽酸玻璃(undoped silicate glass,USG)、或其他類似材料的氧化物；如氮化矽的氮化物；或其他類似材料。可使用藉由任何可接受的製程形 成的絕緣材料。在一些實施例中，在第一層間介電層96和磊晶源極/汲極區92、第一間隔物81、第二間隔物83、遮罩78(如果有)或虛置閘極76、以及淺溝槽隔離區68之間設置接觸蝕刻停止層(contact etch stop layer,CESL)94。接觸蝕刻停止層94可包括介電材料，如氮化矽、氧化矽、氧氮化矽、或其他類似材料，具有與第一層間介電層96的材料不同的蝕刻率。
在第13A和13B圖中，可進行如化學機械研磨的平坦化製程以使第一層間介電層96的頂面與遮罩78(如果有)或虛置閘極76的頂面齊平。平坦化製程也可移除在虛置閘極76上的遮罩78、以及沿著遮罩78側壁的部分第一間隔物81和第二間隔物83。在平坦化製程之後，虛置閘極76、第一間隔物81、第二間隔物83、和第一層間介電層96的頂面共面(在製程變異內)。相應地，透過第一層間介電層96露出虛置閘極76的頂面。在一些實施例中，遮罩78可保留，在這樣的情形下，平坦化製程將第一層間介電層96的頂面和遮罩78、第一間隔物81、和第二間隔物83的頂面齊平。
在第14A和14B圖中，移除在N型區50N中的第一半導體層52和在P型區50P中的第二半導體層54。剩餘的半導體層形成奈米結構55N和55P，其設置於磊晶源極/汲極區92的鄰對之間。特別是，在N型區50N中的剩餘第二半導體層54形成奈米結構55N，其將充當為N型奈米結構場效電晶體的通道區，而在P型區50P中的剩餘第一半導體層52形成奈米結構55P，其將充當為P型奈米結構場效電晶體的通道區。相對於第15A至15G圖於下詳述奈米結構55N和55P的形成。
移除虛置閘極76且可選地移除虛置介電質60，並以閘極結構85替換，其包繞奈米結構55。閘極結構85包括替換閘極的閘極介電質112和閘極電極114。相對於第15A至15G圖於下詳述閘極結構85的形成。如於下所述，形成閘 極電極114具有漏斗形狀，其中閘極電極114的下部具有平行的相對側壁，而閘極電極114的上部具有傾斜的相對側壁。以漏斗形狀形成閘極電極114可助於避免在閘極電極114中形成縫隙(或空洞)，其可改善閘極電極114的功函數並減少閘極電極114的內部閘極電阻(gate resistance,Rg)。所得的奈米結構場效電晶體的性能和良率可因而改善。
第15A至15G圖是根據一些實施例，在形成奈米結構55(參照第15D圖)和替換閘極結構85(參照第15G圖)製程的中間階段的剖面示意圖。第15A至15G圖係沿著第1圖的參考剖面B-B繪示。第14B圖中的N型區15N(N型區50N的一部分)和第14B圖中的P型區15P(P型區50P的一部分)被更詳細的繪示。在所繪示的製程中，移除虛置介電質60和虛置閘極76，並分別以閘極介電質112和閘極電極114替換。在一些實施例中，由晶粒的第一區中(例如核心邏輯區)移除虛置介電質60，而在晶粒的第二區中(例如輸入/輸出區)保留虛置介電質60。換言之，可在晶粒的第一區中(例如核心邏輯區)進行所繪示的閘極替換製程，而可在晶粒的第二區中(例如輸入/輸出區)進行不移除虛置介電質60的閘極替換製程。
在第15A圖中，以一或多個蝕刻步驟蝕刻虛置閘極76或遮罩78(如果有)，因而形成凹槽100。每個凹槽100露出第一間隔物81的側壁。凹槽100可能是很小的。舉例來說，凹槽100可具有寬度W1在約4nm至24nm的範圍，且可具有深度D1在約50nm至120nm的範圍。凹槽100的寬度W1可具有約1nm的標準偏差(standard deviation)。凹槽100的寬度W1對應奈米結構場效電晶體的通道區的長度。形成奈米結構場效電晶體的通道區至較短的長度可改善所得的奈米結構場效電晶體的性能。然而，形成通道區至較短的長度導致在凹槽100中具有很高 的深寬比(例如深度D1對寬度W1的很大的比例)。當凹槽100具有很高的深寬比時，很可能在沉積於凹槽100的材料中形成縫隙(或空洞)，特別是當凹槽100被進一步放大(於下所述)。如下所述，凹槽100的上部將被加寬以具有漏斗形狀，其可助於避免形成這樣的縫隙。
可藉由濕或乾蝕刻凹蝕虛置閘極76。舉例來說，蝕刻製程可包括使用反應氣體的乾蝕刻製程，其氣體選擇性地在比第一層間介電層96、第一間隔物81、或第二間隔物83更快的速率下蝕刻虛置閘極76。在凹槽100觸及所欲的深度之後，可使用定時蝕刻製程以停止虛置閘極76的蝕刻。特別是，控制凹槽100的深度，使得在形成凹槽100之後，鰭片66和虛置介電質60維持被覆蓋。在一些實施例中，虛置閘極76的凹蝕係藉由異向性乾蝕刻製程，其以甲烷(methane,CH4)、氟、氨(ammonia,NH3)、或其他類似化學品進行，在約30秒至180秒的持續時間進行，其可允許虛置閘極76的剩餘部分具有小於約5nm的高度H1(由鰭片66的頂面量測)。以這些範圍的參數下進行異向性乾蝕刻製程允許形成凹槽100至足夠的深度以保護鰭片66和虛置介電質60兩者，並確保凹槽100可在後續製程中被充足地加寬。以這些範圍之外的參數進行異向性乾蝕刻製程可能無法允許形成凹槽100至足夠的深度以保護鰭片66和虛置介電質60兩者，並確保凹槽100可在後續製程中被充足地加寬。
在第15B圖中，在第一間隔物81和第二間隔物83的第一區中佈植雜質以改質第一間隔物81和第二間隔物83的第一區，相較於未佈植雜質的第一間隔物81和第二間隔物83的第二區的蝕刻速率。如下詳述，當後續形成替換閘極結構時，第一間隔物81和第二間隔物83的第一區將被蝕刻以加寬凹槽100以減少或避免空洞或縫隙的形成。在雜質佈植期間或之後，第一間隔物81和第二間 隔物83的第二區維持未改質或被較小的改質。在以氧碳氮化矽形成第一間隔物81和第二間隔物83的實施例中，如上述，雜質可為氧，而可藉由電漿氧化製程佈植。在以氧碳氮化矽形成第一間隔物81和第二間隔物83的另一個實施例中，如上述，雜質可為氮，而可藉由電漿氮化製程佈植。雜質佈植改質第一間隔物81的區域81M和第二間隔物83的區域83M，而第一間隔物81的未改質區域81N和第二間隔物83的未改質區域83N不受到雜質佈植的影響(或至少比改質區域81M和83M影響較小)。在一些實施例中，雜質佈植也改質第一層間介電層96的區域96M，而第一層間介電層96的未改質區域96N不受到雜質佈植的影響。在一些實施例中，雜質佈植也改質虛置閘極76的區域76M，而虛置閘極76的未改質區域76N不受到雜質佈植的影響。接觸蝕刻停止層94的露出部分很薄，因而接觸蝕刻停止層94維持實質上不受到雜質佈植的影響。
改質區域81M和改質區域83M係富含雜質。舉例來說，改質區域81M和改質區域83M皆可包括氧碳氮化矽，具有分別比未改質區域81N和未改質區域83N更大的氧或氮濃度(以原子百分比計)。在一些實施例中，未改質區域81N和未改質區域83N保有其初始成分。換言之，未改質區域81N和未改質區域83N的最終成分與未改質區域81N和未改質區域83N的初始成分相同。在一些實施例中，未改質區域81N和未改質區域83N被些微改質，但比改質區域81M和改質區域83M改質較少。換言之，未改質區域81N和未改質區域83N的最終成分比改質區域81M和改質區域83M的最終成分更接近其初始成分。如下所述，後續將進行對於改質區域(富含雜質)具有選擇性的蝕刻以移除改質區域81M和改質區域83M，從而加寬凹槽100。
在一些實施例中，藉由電漿佈植製程進行雜質佈植。可在腔體中 進行電漿佈植製程，其腔體中具有卡盤(chuck)支撐基底50。於腔體提供前驅物氣體，且可使用電漿產生器由前驅物氣體產生電漿。電漿產生器可為電感式耦合電漿(inductively coupled plasma,ICP)產生器、變壓器耦合電漿(transformer coupled plasma,TCP)產生器、遠程電漿產生器(remote plasma generator)、或其他類似設備。
在電漿佈植製程期間，在基底50上提供(例如流送)氣體源。氣體源包括雜質源前驅物氣體和載體氣體。合適的雜質源前驅物氣體包括當佈植氧時的氧氣和當佈植氮時的氮氣。合適的載體氣體包括氙氣、氦氣、氬氣、氖氣、氫氣、氡氣、其他類似化學品、或其組合。舉例來說，在進行氧化的實施例中，氣體源包括作為雜質源前驅物氣體的氧氣和作為載體氣體的氬氣、氧氣、氦氣、氖氣、或氙氣，其中可在約每分鐘0標準立方公分至每分鐘500標準立方公分的範圍的速率下提供雜質源前驅物氣體，且可在約每分鐘10標準立方公分至每分鐘1000標準立方公分的範圍的速率下提供載體氣體。同樣的，在進行氮化的實施例中，氣體源包括作為雜質源前驅物氣體的氮氣和作為載體氣體的氬氣、氨、氮氣、氦氣，氖氣、或氙氣，其中可在約每分鐘0標準立方公分至每分鐘500標準立方公分的範圍的速率下提供雜質源前驅物氣體，且可在約每分鐘10標準立方公分至每分鐘1000標準立方公分的範圍的速率下提供載體氣體。
藉由電漿產生器產生射頻(radio frequency,RF)功率以由氣體源產生電漿。電漿包括雜質離子102(例如氧離子、氮離子、等)和雜質自由基104(例如氧自由基、氮自由基、等)。在電漿產生器和支撐基底50的卡盤之間產生偏壓。在一些實施例中，在低功率和高功率之間施加脈衝的射頻偏壓。在一些實施例中，在低電壓和高電壓之間脈衝施加直流(direct current,DC)偏壓。 在施加偏壓期間，雜質離子102加速跨越電漿，並佈植於第一間隔物81和第二間隔物83內以形成改質區域81M和改質區域83M。雜質離子102也佈植於第一層間介電層96以形成改質區域96M。電漿產生功率可在約30W至4000W的範圍。在這樣的實施例中，當不施加偏壓時，雜質離子102具有約0.5eV至25eV範圍的總能量，而雜質自由基104具有約0.5eV至10eV範圍的總能量。可使用具有約0W的低功率和至100W的高功率的射頻偏壓進行電漿佈植製程。可使用具有約0V的低電壓和至100V的高電壓的直流偏壓進行電漿佈植製程。在這樣的實施例中，施加偏壓增加雜質離子102的總能量約3eV至10eV的範圍，而不增加雜質自由基104的總能量。
在電漿佈植製程期間，雜質離子102與雜質自由基104碰撞，其可導致佈植的低方向性，造成在佈植期間的屏蔽(shadowing)。換言之，在非方向性的方式下進行佈植。根據一些實施例，產生的電漿包括少許雜質離子102和許多雜質自由基104。舉例來說，產生的電漿可具有約109cm-3至1012cm-3範圍的電漿密度。以許多雜質自由基104產生電漿導致雜質離子102在佈植期間與更多雜質自由基104碰撞，因而增加屏蔽的量並導致較少的雜質離子102被引導往虛置閘極76的剩餘部分。如此一來，大部分的雜質離子102在相對於結構的主要表面(例如第一層間介電層96的最頂面或基底50的主要表面)以銳角的入射角度佈植。入射角度可能很小，如在約3°至50°的範圍。
當產生電漿時，可藉由控制環境以增加在電漿佈植製程期間屏蔽的量。特別是，溫度、壓力、電漿產生功率、和偏壓量都能影響所產生的雜質離子102和雜質自由基104的量。根據一些實施例，以低溫、低壓力、低電漿產生功率、和低偏壓量產生電漿。舉例來說，可在約室溫(例如約20℃)至650℃ 的範圍、約5mTorr至500mTorr的範圍、上述電漿產生功率、和上述偏壓量產生電漿。這樣的電漿產生的環境導致在佈植期間大量的屏蔽。可進行電漿佈植製程約3秒至300秒的時間，以得到佈植的氧劑量為約1012cm-3至1019cm-3的範圍。以在這些範圍的參數進行電漿佈植製程允許改質區域81M和改質區域83M對於未改質區域81N和未改質區域83N具有足夠的蝕刻選擇比，使得在後續移除改質區域81M和改質區域83M期間，保護未改質區域81N和未改質區域83N不被蝕刻。以這些範圍之外的參數進行電漿佈植製程可能無法允許改質區域81M和改質區域83M對於未改質區域81N和未改質區域83N具有足夠的蝕刻選擇比，因而在後續移除改質區域81M和改質區域83M期間，無法保護未改質區域81N和未改質區域83N不被蝕刻。
當凹槽100具有高深寬比時，以大量屏蔽佈植雜質離子102導致雜質離子102被佈植於凹槽100的下部比被佈植於凹槽100的上部更少。再者，因為大量的屏蔽，藉由佈植第一間隔物81和第二間隔物83的頂面和露出側壁形成改質區域81M和改質區域83M，因而改質區域81M和改質區域83M具有直角三角形狀。由三角形的改質區域81M和改質區域83M所得的第一間隔物81和第二間隔物83的形狀將於下詳述。
在第15C圖中，在一或多個蝕刻步驟中移除虛置閘極76的剩餘部分，使得凹槽100擴張以露出虛置介電質60。可藉由濕或乾蝕刻移除虛置閘極76，其蝕刻虛置閘極76的改質區域76M和未改質區域76N。舉例來說，蝕刻製程可包括使用反應氣體的乾蝕刻製程，其氣體在比第一層間介電層96、第一間隔物81、或第二間隔物83更快的速率下選擇性地蝕刻虛置閘極76。在一些實施例中，藉由異向性乾蝕刻製程移除虛置閘極76，其製程以與相對於第15A圖所述的 相同蝕刻劑進行(例如一開始用來凹蝕虛置閘極76的異向性乾蝕刻製程)，但是異向性乾蝕刻製程的參數被改變以增加對於虛置閘極76的材料的蝕刻選擇比。在乾蝕刻期間，在電漿產生器和支撐基底50的卡盤之間產生偏壓。在一些實施例中，以不同的偏壓進行一開始用來凹蝕虛置閘極76的異向性乾蝕刻和用來移除虛置閘極76剩餘部分的異向性乾蝕刻，例如不同的直流偏壓及/或不同的射頻偏壓。在一些實施例中，可使用具有約0V的低電壓和至300V的高電壓的直流偏壓進行乾蝕刻以移除虛置閘極76剩餘部分。在一些實施例中，可使用具有約0W的低功率和至1000W的高功率的射頻偏壓進行乾蝕刻以移除虛置閘極76剩餘部分。以這些範圍的偏壓進行乾蝕刻可增加乾蝕刻的異向性，其可增加對於虛置閘極76材料的蝕刻選擇比。
然後，在一或多個蝕刻步驟中移除第一間隔物81和第二間隔物83的改質區域81M和改質區域83M，使得凹槽100的上部被加寬。蝕刻步驟對於佈植於第一間隔物81和第二間隔物83中的雜質具有選擇性。舉例來說，當第一間隔物81和第二間隔物83包括氧碳氮化矽，而改質區域81M和改質區域83M為富含氧或富含氮時，蝕刻製程可包括使用反應氣體的乾蝕刻，其氣體分別對於氧化物或氮化物具有選擇性。因為改質區域81M和改質區域83M具有比未改質區域81N和未改質區域83N更大的雜質濃度，蝕刻製程以比蝕刻未改質區域81N和未改質區域83N更大的速率蝕刻改質區域81M和改質區域83M。舉例來說，相對於蝕刻製程，改質區域81M和改質區域83M的蝕刻率可比未改質區域81N和未改質區域83N的蝕刻率大約1.1至10倍。在一些實施例中，以具有很大成分雜質的材料形成虛置介電質60，而使得虛置介電質60也可藉由蝕刻製程在高速率下被蝕刻。舉例來說，當虛置介電質60為氧化物，且佈植於改質區域81M和改質區域83M 中的雜質為氧時，對於富含氧區域具有選擇性的蝕刻也可蝕刻虛置介電質60。特別是，在移除改質區域81M和改質區域83M期間，可移除虛置介電質60以加深凹槽100。最後，如上所提及，也可形成第一層間介電層96的改質區域96M。第一層間介電層96的改質區域96M也可藉由蝕刻製程在高速率下被蝕刻以形成凹槽106。
在一些實施例中，蝕刻製程係以三氟化氮(nitrogen trifluoride,NF3)、氨、氟化氫(hydrogen fluoride,HF)、或其他類似化學品進行的異向性乾蝕刻。可在基底50上(如在凹槽100中)流送蝕刻氣體混合物，而不產生電漿。可在約1秒至250秒的時間和在約室溫(例如約20℃)至350℃的溫度下進行乾蝕刻。乾蝕刻將改質區域81M、改質區域83M、改質區域96M、和虛置介電質60的材料轉換成副產品，其可藉由例如真空由凹槽100被抽離。舉例來說，當雜質為氧時，可以氟化氫、氨、三氟化氮、或其組合進行異向性乾蝕刻以產生副產品，如氟矽酸銨(ammonium fluorosilicate)、四氟化矽(silicon tetrafluoride)、水、或其組合。同樣的，當雜質為氮時，可以氟化氫、氨、三氟化氮、或其組合進行異向性乾蝕刻以產生副產品，如氟矽酸銨、四氟化矽、或其組合。
在不以具有很大成分雜質的材料形成虛置介電質60的另一個實施例中，可在第一次蝕刻製程中移除第一間隔物81和第二間隔物83的改質區域81M和改質區域83M、以及第一層間介電層96的改質區域96M，而可在第二次蝕刻製程中移除虛置介電質60。
在蝕刻製程之後，剩下第一間隔物81和第二間隔物83的未改質區域81N和未改質區域83N、以及第一層間介電層96的未改質區域96N。第一間隔物81的剩餘部分具有上部81U和下部81L。第二間隔物83的剩餘部分具有上部 83U和下部83L。上部81U、上部83U、下部81L、和下部83L一起形成凹槽100的漏斗形狀。上部81U和上部83U具有斜角的相對側壁，其交會於頂點。上部81U和上部83U的相對側壁形成內角度θ1。角度θ1可在約3°至50°的範圍。上部81U和上部83U的寬度在延伸遠離鰭片66頂面的方向上持續地減少。下部81L和下部83L的寬度在延伸遠離鰭片66頂面的方向上維持不變。下部81L和下部83L具有平行的相對側壁。
如上所提及，在一些實施例中，第一間隔物81和第二間隔物83的未改質區域81N和未改質區域83N並非完全地未改質，而是比改質區域81M和改質區域83M被改質較少。特別是，可以比改質區域81M和改質區域83M較少的雜質佈植未改質區域81N和未改質區域83N。如此一來，在這樣的實施例中，第一間隔物81和第二間隔物83的上部81U和上部83U可含有一些雜質，而第一間隔物81和第二間隔物83的下部81L和下部83L不含有雜質。舉例來說，當佈植氧時，上部81U和上部83U可包括SiOxNyC1-x-y，其中x和y係在0至1的範圍，且x大於y，而第一間隔物81和第二間隔物83的下部81L和下部83L可包括SiOxNyC1-x-y，其中x和y係在0至1的範圍，且x小於、等於、或大於y。
藉由移除改質區域81M、改質區域83M、和虛置介電質60放大凹槽100。舉例來說，凹槽100可具有深度D2在約55nm至125nm的範圍，可具有下寬度W2在約4nm至24nm的範圍，且可具有上寬度W3在約6nm至40nm的範圍。由於虛置閘極76和虛置介電質60被移除，深度D2比深度D1大(參照第15A圖)。下寬度W2係位在凹槽100的底部，且比寬度W1大(參照第15A圖)，因為第一間隔物81和第二間隔物83的未改質區域81N和未改質區域83N會經歷一些蝕刻，儘管比第一間隔物81和第二間隔物83的改質區域81M和改質區域83M的蝕刻少。凹槽 100的下寬度W2可具有約2nm的標準偏差。下寬度W2的標準偏差可大於寬度W1的標準偏差。凹槽100的下寬度W2對應奈米結構場效電晶體的通道區的長度。形成奈米結構場效電晶體的通道區至較短的長度可改善所得的奈米結構場效電晶體的性能。上寬度W3係位在凹槽100的頂部，且比下寬度W2大。
第一間隔物81和第二間隔物83具有內角81C和內角83C，分別在上部81U和下部81L的介面以及上部83U和下部83L的介面。在所繪示的實施例中，內角81C和內角83C具有尖銳定義的輪廓。在一些實施例中(如下述)，內角81C和內角83C不具有尖銳定義的輪廓，而是具有圓滑輪廓。內角81C設置由鰭片66的頂面往上至高度H2，其可在約4nm至38nm的範圍。
加寬凹槽100至具有漏斗形狀，當填充凹槽100時，可助於避免夾止效應(pinch-off effect)，因而避免形成縫隙。上寬度W3對下寬度W2的比例可在約1.1至11的範圍，而深度D2對高度H2的比例可在約1.2至32的範圍。加寬凹槽100至具有在這些範圍中的尺寸比例有助於形成漏斗形狀，在後續填充期間，具有導電性以避免夾止效應。形成凹槽100至具有在這些範圍之外的尺寸比例可能無助於形成漏斗形狀，在後續填充期間，具有導電性以避免夾止效應。舉例來說，當上寬度W3對下寬度W2的比例比給定的範圍更大時，可誘發所得閘極結構之間的寄生電容，例如因為在閘極結構之間多餘的介電材料流失時。同樣的，當上寬度W3對下寬度W2的比例比給定的範圍更小時，可能產生夾止效應。
在第15D圖中，移除在N型區50N中的第一半導體層52和在P型區50P中的第二半導體層54以擴張凹槽100。因而，在N型區50N中形成奈米結構55N，且在P型區50P中形成奈米結構55P。
可藉由遮蔽P型區50P並在N型區50N中進行蝕刻製程以移除在N 型區50N中的第一半導體層52。在一些實施例中，蝕刻製程為等向性蝕刻製程，如使用蝕刻劑的濕蝕刻，其蝕刻劑在比蝕刻第二半導體層54或基底50更高速率下選擇性地蝕刻第一半導體層52。在以矽鍺形成第一半導體層52的實施例中，可藉由含四甲基氫氧化氨、氫氧化氨、或其他類似化學品的濕蝕刻製程移除在N型區50N中的第一半導體層52。
可藉由遮蔽N型區50N並在P型區50P中進行蝕刻製程以移除在P型區50P中的第二半導體層54。在一些實施例中，蝕刻製程為等向性蝕刻製程，如使用蝕刻劑的濕蝕刻，其蝕刻劑在比蝕刻第一半導體層52或基底50更高速率下選擇性地蝕刻第二半導體層54。在以矽或碳化矽形成第二半導體層54的實施例中，可藉由含稀釋後的氫氧化氨-雙氧水混合物、硫酸-過氧化氫混合物、或其他類似化學品的濕蝕刻製程移除在P型區50P中的第二半導體層54。
在第15E圖中，形成閘極介電層108。在凹槽100和凹槽106中順應性地沉積閘極介電層108。在N型區50N中，在奈米結構55N的頂面、側壁、和底面上形成閘極介電層108。在P型區50P中，在奈米結構55P的頂面、側壁、和底面上形成閘極介電層108。也在第一層間介電層96、接觸蝕刻停止層94、第一間隔物81、第二間隔物83、和淺溝槽隔離區68的頂面上沉積閘極介電層108。
第15H圖係第15E圖中的區域15H的細節示意圖，更詳細的繪示出閘極介電層108。閘極介電層108包括一或多個介電層，如氧化物、金屬氧化物、金屬矽化物、其他類似材料、或其組合。舉例來說，在一些實施例中，閘極介電層108可包括藉由熱或化學氧化形成的氧化矽的介面層(interfacial layer,IL)108A和在介面層108A上的金屬氧化物層108B。在一些實施例中，閘極介電層108包括高介電常數(high-k)介電材料，而在這些實施例中，閘極介電層108可具 有大於約7.0的介電常數值，且可包括金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、或其組合的矽酸。閘極介電層108的形成方法可包括分子束沉積(molecular-beam deposition,MBD)、原子層沉積、電漿輔助化學氣相沉積、或其他類似方法。在一些實施例中，在N型區50N和P型區50P中沉積相同的閘極介電層108。在一些實施例中，在N型區50N和P型區50P中沉積不同的閘極介電層108。
在第15F圖中，在閘極介電層108上沉積閘極電極層110，其填入凹槽100的剩餘部分。第15H圖係第15F圖中的區域15H的細節示意圖，更詳細的繪示出閘極電極層110。閘極電極層110可包括含金屬材料，如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合、或其多膜層。舉例來說，儘管在第15F圖中繪示單一膜層的閘極電極層110，閘極電極層110可包括任何數量的襯層110A、任何數量的功函數調整層110B、以及填充材料110C，如第15H圖所示。可在N型區50N中介於鄰近奈米結構55N之間和在P型區50P中介於鄰近奈米結構55P之間沉積任何用來構成閘極電極層110的膜層組合。
在第15G圖中，可進行如化學機械研磨的平坦化製程以移除閘極介電層108和閘極電極層110的材料的多餘部分，其多餘部分位在凹槽100之外，例如在第一層間介電層96的頂面上。閘極介電層108和閘極電極層110的剩餘部分分別形成閘極介電質112和閘極電極114。閘極介電質112和閘極電極114形成所得的奈米結構場效電晶體的閘極結構85。閘極結構85物理接觸第一間隔物81和第二間隔物83的剩餘部分。在平坦化製程之後，閘極結構85可具有高度H3(由奈米結構55的頂面往上量測)，在約4nm至30nm的範圍。由於平坦化製程移除閘極介電層108和閘極電極層110的材料的多餘部分，閘極結構85的最終高度H3 係小於凹槽100的深度D2(參照第15C圖)。如下述，閘極結構85具有漏斗形狀。在一些實施例中，閘極結構85的上寬度對閘極結構85的下寬度的比例可在約1.1至11的範圍。
在一些實施例中，在平坦化製程之後，第一間隔物81和第二間隔物83的上部81U和上部83U可保留。閘極電極114因而具有上部114U和下部114L，其一起形成漏斗形狀。上部114U的寬度在延伸遠離奈米結構55的頂面的方向上持續地增加。下部114L的寬度在延伸遠離奈米結構55的頂面的方向上維持不變。閘極介電質112的寬度沿著閘極電極114的側壁維持不變。閘極電極114具有內角114C，在上部114U和下部114L的介面。閘極電極114的側壁在閘極電極114的內角114C形成內角度θ2，內角度θ2和內角度θ1(參照第15C圖)之間具有等於180°的差異。換言之，內角度θ2可在約183°至230°的範圍。在所繪示的實施例中，內角114C具有尖銳定義的輪廓。在一些實施例中(如下述)，內角114C不具有尖銳定義的輪廓，而是具有圓滑輪廓。
在N型區50N和P型區50P中形成閘極介電質112可同時地發生，使得在每個區域中的閘極介電質112係以相同材料形成，且閘極電極114的形成可同時地發生，使得在每個區域中的閘極電極114係由相同材料形成。在一些實施例中，在每個區域中的閘極介電質112可藉由相異的製程形成，使得閘極介電質112可為不同的材料及/或具有不同數量的膜層，及/或在每個區域中的閘極電極114可藉由相異的製程形成，使得閘極電極114可為不同的材料及/或具有不同數量的膜層。當使用相異製程時，可使用各種遮蔽步驟以遮蔽和露出合適的區域。
相對於第15A至15G圖所描述的實施例在電漿氧化製程或電漿氮化製程的情境下做討論。然而，應理解的是，可在第一間隔物81和第二間隔物 83中佈植任何雜質(參照第15B圖)以改質部分第一間隔物81和部分第二間隔物83的蝕刻率。然後，可進行對所佈植的雜質具有選擇性的任何蝕刻以移除第一間隔物81和第二間隔物83的改質部分，而加寬凹槽100。
在第16A和16B圖中，在第一層間介電層96上沉積第二層間介電層118。可以介電材料形成第二層間介電層118，且可藉由任何合適的方法沉積，如化學氣相沉積、電漿輔助化學氣相沉積、或流動性化學氣相沉積。介電材料可包括如氧化矽、磷矽酸玻璃、硼矽酸玻璃、硼摻雜磷矽酸玻璃、無摻雜矽酸玻璃、或其他類似材料的氧化物；如氮化矽的氮化物；或其他類似材料。在形成之後，可藉由如化學機械研磨平坦化第二層間介電層118。在一些實施例中，在第一層間介電層96和第二層間介電層118之間形成蝕刻停止層。蝕刻停止層可包括介電材料，如氮化矽、氧化矽、氧氮化矽、或其他類似材料，具有與第二層間介電層118的材料不同的蝕刻率。
在一些實施例中，在形成第二層間介電層118之前，可在閘極介電質112和閘極電極114上形成閘極遮罩116。在形成後續的接觸件期間，閘極遮罩116可保護閘極介電質112和閘極電極114，而後續形成的閘極接觸件可穿過閘極遮罩116。如形成閘極遮罩116的範例，可凹蝕閘極介電質112和閘極電極114，使得在第二間隔物83的相對部分之間直接形成凹槽。在凹槽中填入介電材料的一或多個膜層，如氮化矽、氧氮化矽、或其他類似材料。進行平坦化製程以移除介電材料延伸於第一層間介電層96上的多餘部分。在凹槽中的介電材料的剩餘部分形成閘極遮罩116。
在第17A和17B圖中，形成閘極接觸件120延伸穿過第二層間介電層118和閘極遮罩116(如果有)，且形成源極/汲極接觸件122延伸穿過第二層間 介電層118、第一層間介電層96、和接觸蝕刻停止層94。形成針對閘極接觸件120的開口穿過第二層間介電層118和閘極遮罩116，而形成針對源極/汲極接觸件122的開口穿過第二層間介電層118、第一層間介電層96、和接觸蝕刻停止層94。可使用可接受的光微影和蝕刻技術形成開口。在開口中形成襯層(如擴散阻障層、黏著層、或其他類似材料)和導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭、或其他類似材料。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或其他類似材料。可進行如化學機械研磨的平坦化製程由第二層間介電質118表面移除多餘材料。剩餘的襯層和導電材料形成在開口中的閘極接觸件120和源極/汲極接觸件122。閘極接觸件120連接(例如物理和電性耦合)至閘極電極114，而源極/汲極接觸件122連接至磊晶源極/汲極區92。可在不同製程中或在相同製程中形成閘極接觸件120和源極/汲極接觸件122。儘管繪示閘極接觸件120和源極/汲極接觸件122在同一個剖面中，可在不同的剖面中形成閘極接觸件120和源極/汲極接觸件122，其可避免接觸件的短路。
在一些實施例中，在磊晶源極/汲極區92和源極/汲極接觸件122之間形成矽化物區。在一些實施例中，可藉由在針對源極/汲極接觸件122的開口中(例如在磊晶源極/汲極區92上)沉積金屬，接著進行熱退火製程以形成矽化物區。金屬可以是能夠與磊晶源極/汲極區92的半導體材料(例如矽、矽鍺、鍺等)反應以形成矽化物區的金屬，如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬(noble metal)、其他耐火金屬(refractory metal)、稀土金屬(rare earth metal)、或其合金、或其他類似材料。在熱退火製程之後，可接著藉由例如蝕刻製程移除沉積金屬的任何未反應的部分。儘管被稱為矽化物區，在磊晶源極/汲極區92上形成的區域也可為鍺化物區、矽鍺化物區(例如包括矽化物和鍺化物的區域)、或其他類 似的區域。
第18圖是根據一些實施例，繪示出奈米結構場效電晶體的剖面示意圖。在第17B圖的N型區15N(N型區50N的一部分)和在第17B圖的P型區15P(P型區50P的一部分)被更詳細的繪示。如所示，閘極遮罩116可具有傾斜側壁。
實施例可達成一些優點。進行雜質佈植允許第一間隔物81和第二間隔物83的第一區(例如區域81M和區域83M)被改質比第一間隔物81和第二間隔物83的第二區(例如區域81N和區域83N)更多。因而可進行對雜質具有選擇性的蝕刻以移除第一間隔物81和第二間隔物83的第一區(例如區域81M和區域83M)，而不實質上蝕刻第一間隔物81和第二間隔物83的第二區(例如區域81N和區域83N)。如此，凹槽100具有上部，其寬度在延伸遠離鰭片66的方向上持續地增加。當以閘極電極層110填入凹槽100時，以這樣的形狀形成凹槽100可助於避免夾止效應。可因而改善閘極電極層110的間隙填入寬裕度。改善閘極電極層110的間隙填入寬裕度可避免或減少在閘極電極114中縫隙(或空洞)的形成。可因此改善閘極電極114的功函數和內部閘極電阻，從而增加所得的奈米結構場效電晶體的性能和良率。
在一實施例中，一種半導體結構的形成方法，包括：於複數個半導體層上形成虛置介電質；於虛置介電質上形成虛置閘極；沉積閘極間隔物鄰近於虛置閘極和虛置介電質；凹蝕虛置閘極以形成凹槽，凹槽露出閘極間隔物；於閘極間隔物的第一區內佈植雜質，以增加閘極間隔物的第一區的蝕刻率，閘極間隔物的第二區維持不被佈植改變；移除虛置介電質、閘極間隔物的第一區、以及虛置閘極的剩餘部分以露出在凹槽中的半導體層；圖案化半導體層以形成奈米結構；以及在凹槽中形成閘極結構，閘極結構包繞奈米結構，閘極結構接 觸閘極間隔物的第二區。
在一些半導體結構形成方法的實施例中，在閘極間隔物的第一區中佈植雜質包括：於半導體層上流送氣體源，氣體源包括雜質源前驅物氣體和載體氣體；由氣體源產生電漿，電漿包括雜質離子和雜質自由基；以及加速在電漿中的雜質離子，以非定向的方式朝向閘極間隔物。在一些半導體結構形成方法的實施例中，雜質為氧，且雜質源前驅物氣體包括氧氣。在一些半導體結構形成方法的實施例中，雜質為氮，且雜質源前驅物氣體包括氮氣。在一些半導體結構形成方法的實施例中，在20℃至650℃範圍的溫度下、在5mTorr至500mTorr範圍的壓力下、以及在30W至4000W範圍的射頻功率下產生電漿，而加速雜質離子包括施加具有0V的低電壓和至100V的高電壓的直流偏壓。在一些半導體結構形成方法的實施例中，在20℃至650℃範圍的溫度下、在5mTorr至500mTorr範圍的壓力下、以及在30W至4000W範圍的射頻功率下產生電漿，而加速雜質離子包括施加具有0W的低功率和至100W的高功率的射頻偏壓。在一些半導體結構形成方法的實施例中，電漿具有109cm-3至1012cm-3範圍的電漿密度。在一些半導體結構形成方法的實施例中，移除虛置介電質和閘極間隔物的第一區包括：在凹槽中進行異向性乾蝕刻，異向性乾蝕刻在大於對閘極間隔物的第二區的速率下蝕刻虛置介電質和閘極間隔物的第一區。在一些半導體結構形成方法的實施例中，雜質為氧，閘極間隔物包括氧碳氮化矽，以三氟化氮、氨、或氟化氫進行異向性乾蝕刻，而異向性乾蝕刻將閘極間隔物的第一區轉換成氟矽酸銨、四氟化矽、或水副產物。在一些半導體結構形成方法的實施例中，雜質為氮，閘極間隔物包括氧碳氮化矽，以三氟化氮、氨、或氟化氫進行異向性乾蝕刻，而異向性乾蝕刻將閘極間隔物的第一區轉換成氟矽酸銨、四氟化矽、 或水副產物。在一些半導體結構形成方法的實施例中，在移除虛置介電質、閘極間隔物的第一區、以及虛置閘極的剩餘部分之後，凹槽具有上寬度和下寬度，上寬度大於下寬度，上寬度對下寬度的比例為1.1至11。在一些半導體結構形成方法的實施例中，凹蝕虛置閘極包括在第一偏壓下以甲烷進行第一異向性乾蝕刻製程，而移除虛置閘極的剩餘部分包括在第二偏壓下以甲烷進行第二異向性乾蝕刻製程，第二偏壓與第一偏壓不同。
在一實施例中，一種半導體結構，包括：奈米結構；鄰近於奈米結構的磊晶源極/汲極區；包繞奈米結構的閘極介電質；於閘極介電質上的閘極電極，閘極電極具有上部和下部，上部的第一寬度在第一方向上持續地增加，第一方向延伸遠離奈米結構的頂面，下部的第二寬度在沿著第一方向上維持不變；以及於閘極介電質和磊晶源極/汲極區之間的閘極間隔物。
在一些半導體結構的實施例中，閘極電極包括在上部和下部的介面的內角，閘極電極的側壁在內角形成角度，角度在183°至230°的範圍。在一些半導體結構的實施例中，閘極間隔物具有上部和下部，上部的第三寬度在第一方向上持續地減少，下部的第四寬度在沿著第一方向上維持不變。在一些半導體結構的實施例中，半導體結構更包括：於閘極電極和閘極介電質上的閘極遮罩，閘極遮罩具有傾斜側壁；以及閘極接觸件，延伸穿過閘極遮罩以接觸閘極電極。在一些半導體結構的實施例中，閘極間隔物包括氧碳氮化矽，在閘極間隔物的上部具有第一濃度的氧，在閘極間隔物的下部具有第二濃度的氧，第二濃度小於第一濃度。在一些半導體結構的實施例中，閘極間隔物包括氧碳氮化矽，在閘極間隔物的上部具有第一濃度的氮，在閘極間隔物的下部具有第二濃度的氮，第二濃度小於第一濃度。
在一實施例中，一種半導體結構，包括：奈米結構；包繞奈米結構的閘極結構；以及鄰近閘極結構的第一對閘極間隔物，第一對閘極間隔物在閘極結構的下部分隔第一距離，第一對閘極間隔物在閘極結構的上部分隔第二距離，第二距離大於第一距離。
在一些半導體結構的實施例中，第二距離對第一距離的比例在1.1至11的範圍。
以上概述數個實施例之部件，以便在所屬技術領域中具有通常知識者可以更加理解本揭露的觀點。在所屬技術領域中具有通常知識者應理解，他們能輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
15N:N型區
15P:P型區
50N:N型區
50P:P型區
55:奈米結構
55N:奈米結構
55P:奈米結構
81:第一間隔物
81C:內角
81L:下部
81U:上部
83:第二間隔物
83C:內角
83L:下部
83U:上部
85:(替換)閘極結構
92:磊晶源極汲極區
94:接觸蝕刻停止層
96:第一層間介電層
112:閘極介電質
114:閘極電極
114C:內角
114L:下部
114U:上部
H3:高度
θ2:(內)角度

Claims (14)

  1. 一種半導體結構的形成方法，包括：形成一虛置介電質於複數個半導體層上；形成一虛置閘極於該虛置介電質上；沉積一閘極間隔物鄰近於該虛置閘極和該虛置介電質；凹蝕該虛置閘極以形成一凹槽，該凹槽露出該閘極間隔物；佈植一雜質於該閘極間隔物的一第一區內，以增加該閘極間隔物的該第一區的蝕刻率，該閘極間隔物的一第二區維持不被該佈植改變；移除該虛置介電質、該閘極間隔物的該第一區、以及該虛置閘極的剩餘部分以露出在該凹槽中的該些半導體層；圖案化該些半導體層以形成多個奈米結構；以及在該凹槽中形成一閘極結構，該閘極結構包繞該些奈米結構，該閘極結構接觸該閘極間隔物的該第二區。
  2. 如請求項1之半導體結構的形成方法，其中在該閘極間隔物的該第一區中佈植該雜質包括：流送一氣體源於該些半導體層上，該氣體源包括一雜質源前驅物(precursor)氣體和一載體氣體；由該氣體源產生一電漿，該電漿包括多個雜質離子和多個雜質自由基；以及加速在該電漿中的該些雜質離子，以非定向(non-directional)的方式朝向該閘極間隔物。
  3. 如請求項1~2中任一項之半導體結構的形成方法，其中該雜質為氧或氮，且該雜質源前驅物氣體包括氧氣或氮氣。
  4. 如請求項1~2中任一項之半導體結構的形成方法，其中在20℃至650℃範圍的溫度下、在5mTorr至500mTorr範圍的壓力下、以及在30W至4000W範圍的射頻(radio frequency,RF)功率下產生該電漿，而其中加速該些雜質離子包括施加具有0V的低電壓和至100V的高電壓的直流(direct current,DC)偏壓、或施加具有0W的低功率和至100W的高功率的射頻偏壓。
  5. 如請求項2之半導體結構的形成方法，其中該電漿具有109cm-3至1012cm-3範圍的一電漿密度。
  6. 如請求項1之半導體結構的形成方法，其中移除該虛置介電質和該閘極間隔物的該第一區包括：在該凹槽中進行一異向性(anisotropic)乾蝕刻，該異向性乾蝕刻在大於對該閘極間隔物的該第二區的速率下蝕刻該虛置介電質和該閘極間隔物的該第一區。
  7. 如請求項6之半導體結構的形成方法，其中該雜質為氧或氮，該閘極間隔物包括氧碳氮化矽(silicon oxycarbonitride)，以三氟化氮(nitrogen trifluoride)、氨、或氟化氫(hydrogen fluoride)進行該異向性乾蝕刻，而該異向性乾蝕刻將該閘極間隔物的該第一區轉換成氟矽酸銨(ammonium fluorosilicate)、四氟化矽(silicon tetrafluoride)、或水副產物。
  8. 如請求項1之半導體結構的形成方法，其中在移除該虛置介電質、該閘極間隔物的該第一區、以及該虛置閘極的剩餘部分之後，該凹槽具有一上寬度和一下寬度，該上寬度大於該下寬度，該上寬度對該下寬度的比例為1.1至11。
  9. 如請求項1之半導體結構的形成方法，其中凹蝕該虛置閘極包括 在一第一偏壓下以甲烷進行一第一異向性乾蝕刻製程，而其中移除該虛置閘極的剩餘部分包括在一第二偏壓下以甲烷進行一第二異向性乾蝕刻製程，該第二偏壓與該第一偏壓不同。
  10. 一種半導體結構，包括：一奈米結構；一磊晶源極/汲極區，鄰近於該奈米結構；一閘極介電質，包繞該奈米結構；一閘極電極，於該閘極介電質上，該閘極電極具有一上部和一下部，該上部的一第一寬度在一第一方向上持續地增加，該第一方向延伸遠離該奈米結構的一頂面，該下部的一第二寬度在沿著該第一方向上維持不變；以及一閘極間隔物，於該閘極介電質和該磊晶源極/汲極區之間，其中該閘極間隔物具有一上部和一下部，該上部的一第三寬度在該第一方向上持續地減少，該下部的一第四寬度在沿著該第一方向上維持不變。
  11. 如請求項10之半導體結構，其中該閘極電極包括在該上部和該下部的多個介面的一內角，該閘極電極的多個側壁在該內角形成一角度，該角度在183°至230°的範圍。
  12. 如請求項10之半導體結構，更包括：一閘極遮罩，於該閘極電極和該閘極介電質上，該閘極遮罩具有多個傾斜側壁；以及一閘極接觸件，延伸穿過該閘極遮罩以接觸該閘極電極。
  13. 如請求項10之半導體結構，其中該閘極間隔物包括氧碳氮化矽，在該閘極間隔物的一上部具有一第一濃度的氧或氮，在該閘極間隔物的一 下部具有一第二濃度的氧或氮，該第二濃度小於該第一濃度。
  14. 一種半導體結構，包括：一奈米結構；一閘極結構，包繞該奈米結構；以及一第一對閘極間隔物，鄰近該閘極結構，該第一對閘極間隔物在該閘極結構的一下部分隔一第一距離，該第一對閘極間隔物在該閘極結構的一上部分隔一第二距離，該第二距離大於該第一距離，其中該第一對閘極間隔物的每一個在該閘極結構的該下部分具有一第一寬度，第一對閘極間隔物的每一個在該閘極結構的該上部分具有一第二寬度，該第二寬度小於該第一寬度。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11398384B2 (en) * 2020-02-11 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for manufacturing a transistor gate by non-directional implantation of impurities in a gate spacer
US11502200B2 (en) * 2020-06-19 2022-11-15 Globalfoundries U.S. Inc. Transistor device having sidewall spacers contacting lower surfaces of an epitaxial semiconductor material
US20230126442A1 (en) * 2021-10-25 2023-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Non-Conformal Gate Oxide Formation on FinFET
US20230253253A1 (en) * 2022-02-10 2023-08-10 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and methods of formation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170004827A (ko) * 2015-07-02 2017-01-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터(finfet) 디바이스 구조물 및 이의 형성 방법
KR20180073223A (ko) * 2016-12-22 2018-07-02 삼성전자주식회사 반도체 소자
KR20180103402A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355035B1 (en) 2001-04-03 2002-10-05 Samsung Electronics Co Ltd Method for fabricating semiconductor device by using notch gate
KR20030033672A (ko) 2001-10-24 2003-05-01 삼성전자주식회사 반도체소자의 게이트전극 형성방법 및 이에 따른 게이트전극
KR100618831B1 (ko) 2004-06-08 2006-09-08 삼성전자주식회사 게이트 올 어라운드형 반도체소자 및 그 제조방법
DE102005009023B4 (de) * 2005-02-28 2011-01-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen einer Gateelektrodenstruktur mit asymmetrischen Abstandselementen und Gateestruktur
DE102009047891B4 (de) 2009-09-30 2012-02-23 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Transistors mit verbesserten Füllbedingungen in einem Austauschgateverfahren durch Eckenverrundung vor dem vollständigen Entfernen eines Platzhaltermaterials
US8076735B2 (en) 2009-10-02 2011-12-13 United Microelectronics Corp. Semiconductor device with trench of various widths
DE102010028462B4 (de) * 2010-04-30 2015-06-11 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verspannungsgedächtnistechnik mit geringerer Randzonenkapazität auf der Grundlage von Siliziumnitrid in MOS-Halbleiterbauelementen
KR101675392B1 (ko) 2010-10-12 2016-11-14 삼성전자 주식회사 반도체 장치의 제조 방법
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US9490342B2 (en) 2011-06-16 2016-11-08 United Microelectronics Corp. Method for fabricating semiconductor device
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8772102B2 (en) * 2012-04-25 2014-07-08 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device formed using replacement gate techniques
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9190498B2 (en) 2012-09-14 2015-11-17 Varian Semiconductor Equipment Associates, Inc. Technique for forming a FinFET device using selective ion implantation
US8835244B2 (en) 2013-02-21 2014-09-16 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits having metal gate electrodes
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
CN104377132A (zh) 2013-08-13 2015-02-25 中国科学院微电子研究所 半导体器件及其制造方法
US9412822B2 (en) 2014-03-07 2016-08-09 Globalfoundries Inc. Methods of forming stressed channel regions for a FinFET semiconductor device and the resulting device
US20160049488A1 (en) 2014-08-13 2016-02-18 Globalfoundries Inc. Semiconductor gate with wide top or bottom
US10411113B2 (en) 2015-05-22 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9614089B2 (en) 2015-06-15 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
FR3046290B1 (fr) * 2015-12-23 2019-09-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Methode de realisation d'espaceurs a faible permittivite
US10164032B2 (en) * 2016-06-17 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact and manufacturing method thereof
US9768278B1 (en) 2016-09-06 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of Fin loss in the formation of FinFETS
US9660028B1 (en) * 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US10211318B2 (en) * 2016-11-29 2019-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10020198B1 (en) 2016-12-15 2018-07-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having low-k spacer and method of manufacturing the same
US10062784B1 (en) 2017-04-20 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned gate hard mask and method forming same
KR102328279B1 (ko) 2017-08-11 2021-11-17 삼성전자주식회사 반도체 소자
US11101365B2 (en) * 2019-01-31 2021-08-24 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device and semiconductor device fabricated by the same
CN112309861B (zh) 2019-07-30 2023-10-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、晶体管
CN112466945B (zh) 2019-09-06 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170004827A (ko) * 2015-07-02 2017-01-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터(finfet) 디바이스 구조물 및 이의 형성 방법
KR20180073223A (ko) * 2016-12-22 2018-07-02 삼성전자주식회사 반도체 소자
KR20180103402A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 반도체 장치 및 그 제조 방법

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