KR101901059B1 - 상이한 핀 높이를 갖는 핀펫을 형성하는 기구 - Google Patents

상이한 핀 높이를 갖는 핀펫을 형성하는 기구 Download PDF

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Abstract

반도체 디바이스를 형성하는 기구의 실시예가 제공된다. 이 반도체 디바이스는 제1 아이솔레이션 구조에 의해 부분적으로 둘러싸이고 그 정상면을 통과해 돌출하는 제1 핀을 포함한다. 반도체 디바이스는 또한 제2 아이솔레이션 구조에 의해 부분적으로 둘러싸이고 그 정상면을 통과해 돌출하는 제2 핀을 포함한다. 제1 아이솔레이션 구조의 정상면이 제2 아이솔레이션 구조의 정상면보다 높아, 제2 핀이 제1 핀보다 높은 높이를 갖는다. 제2 아이솔레이션 구조는 제1 아이솔레이션 구조보다 높은 도펀트 농도를 갖는다.

Description

상이한 핀 높이를 갖는 핀펫을 형성하는 기구{MECHANISMS FOR FORMING FINFETS WITH DIFFERENT FIN HEIGHTS}
본 개시는 FinFET 디바이스를 형성하는 기구에 관한 것이다.
반도체 산업은 다양한 전자 소자(예를 들면, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도에서 지속적인 개선으로 인해 급격한 성장을 겪고 있다. 대부분의 경우에, 집적 밀도에 있어서의 개선은 주어진 면적에 보다 많은 소자를 집적할 수 있게 하는 최소 피쳐 사이즈에 있어서의 반복적인 감소로 비롯되었다. 하지만, 보다 작은 피쳐 사이즈는 보다 많은 누설 전류를 야기할 수 있다. 최근 들어 훨씬 더 작은 전자 디바이스에 대한 수요가 커짐에 따라, 반도체 디바이스에서의 누설 전류의 감소가 필요하다.
소위 핀 자계 효과 트랜지스터(Fin field effect transistor: FinFET) 디바이스가 점점 더 널리 보급되고 있다. FinFET(핀펫) 디바이스에는 기판으로부터 연장하는 "핀(fin)"으로 불리는 얇은 핀형 구조와, 그 핀 위에 (예를 들면, 그 주위를 에워싸게) 마련된 게이트가 제조된다. 핀형 구조는 반도체 재료, 통상 실리콘으로 만들어지며, 트랜지스터로서 이용되는 경우에는 내부에 전류 채널이 형성된다. 게이트가 채널 영역 주위를 3곳의 측부에서 에워싸기 때문에, FinFET은 작은 임계 치수를 갖고 우수한 채널 제어를 제공한다.
본 개시는 반도체 디바이스에서 상이한 핀 높이를 형성하는 기구를 제공하는 것을 목적으로 한다.
몇몇 실시예에 따르면, 반도체 디바이스가 제공된다. 이 반도체 디바이스는 제1 아이솔레이션 구조에 의해 부분적으로 둘러싸이고 그 정상면을 통과해 돌출하는 제1 핀을 포함한다. 반도체 디바이스는 또한 제2 아이솔레이션 구조에 의해 부분적으로 둘러싸이고 그 정상면을 통과해 돌출하는 제2 핀을 포함한다. 제1 아이솔레이션 구조의 정상면이 제2 아이솔레이션 구조의 정상면보다 높아, 제2 핀이 제1 핀보다 높은 높이를 갖는다. 제2 아이솔레이션 구조는 제1 아이솔레이션 구조보다 높은 도펀트 농도를 갖는다.
몇몇 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 이 방법은 기판에 복수의 아이솔레이션 구조를 형성하는 것을 포함한다. 제1 핀이 제1 아이솔레이션 구조에 의해 부분적으로 둘러싸이고 제2 핀이 제2 아이솔레이션 구조에 의해 부분적으로 둘러싸인다. 그 방법은 또한 제2 아이솔레이션 구조에 제1 주입 프로세스를 적용하는 것을 포함한다. 그 방법은 또한 제1 아이솔레이션 구조 및 제2 아이솔레이션 구조에 제2 주입 프로세스를 수행하는 것을 포함한다. 게다가, 그 방법은 또한 제1 아이솔레이션 구조 및 제2 아이솔레이션 구조에 리세스 형성 프로세스를 적용하는 것을 포함한다.
몇몇 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 이 방법은 기판에 복수의 아이솔레이션 구조를 형성하는 것을 포함한다. 제1 핀이 제1 아이솔레이션 구조에 의해 부분적으로 둘러싸이고 제2 핀이 제2 아이솔레이션 구조에 의해 부분적으로 둘러싸인다. 그 방법은 또한 제2 아이솔레이션 구조에 제1 주입 프로세스를 수행하는 것을 포함한다. 그 방법은 또한 제1 아이솔레이션 구조 및 제2 아이솔레이션 구조에 제2 주입 프로세스를 수행하는 것을 포함한다. 게다가, 그 방법은 또한 제1 아이솔레이션 구조 및 제2 아이솔레이션 구조에 리세스 형성 프로세스를 적용하는 것을 포함한다.
몇몇 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 이 방법은, 제1 복수의 핀 구조 및 제2 복수의 핀 구조를 갖는 기판을 제공하는 것을 포함한다. 그 방법은 또한 제1 복수의 핀 구조를 둘러싸는 제1 복수의 아이솔레이션 구조 및 제2 복수의 핀 구조를 둘러싸는 제2 복수의 아이솔레이션 구조를 형성하는 것을 포함한다. 그 방법은 또한 기판 위에 패터닝된 마스크층을 형성하는 것을 포함한다. 패터닝된 마스크층은 제1 복수의 아이솔레이션 구조는 덮고 제2 복수의 아이솔레이션 구조는 노출시킨다. 게다가, 그 방법은 제2 복수의 아이솔레이션 구조에 제1 도펀트를 도핑하기 위한 제1 주입 프로세스를 패터닝된 마스크층을 통해 수행하는 것을 포함한다. 또한, 그 방법은 패터닝된 마스크층을 제거하는 것을 포함한다. 그 방법은 또한 제1 복수의 아이솔레이션 구조 및 제2 복수의 아이솔레이션 구조에 제2 도펀트를 도핑하기 위한 제2 주입 프로세스를 수행하는 것을 포함한다. 그 방법은 또한 제1 및 제2 복수의 핀 구조의 일부를 각각 노출시키도록 제1 및 제2 복수의 아이솔레이션 구조에 리세스 형성 프로세스를 적용하는 것을 포함한다.
본 개시에 따르면, 아이솔레이션 구조는 도펀트 농도 및/또는 도펀트의 종류를 조정함으로써 상이한 에칭 속도를 가질 수 있다. 따라서, 상이한 핀 높이가 단일 리세스 형성 프로세스에 의해 달성될 수 있다. 각각의 특정 영역에서의 FinFET는 핀 높이를 조정함으로써 원하는 문턱 전압 및 구동 전류를 가질 수 있다. 따라서, 디바이스 성능이 향상된다.
실시예 및 그 이점을 보다 완벽하게 이해하기 위하여, 이하, 첨부 도면과 함께 취한 아래의 설명을 참조한다.
도 1은 몇몇 실시예에 따른 FinFET 디바이스를 형성하는 방법을 도시하는 흐름도이다.
도 2a 내지 도 11a 및 도 2b 내지 도 12b는 다양한 실시예에 따라 FinFET 디바이스를 제조하는 중간 단계에서의 사시도 및 단면도이다.
도 12 및 도 13은 몇몇 실시예에 따라 FinFET 디바이스를 제조하는 중간 단계에서의 단면도이다.
본 개시의 실시예의 제조 및 이용을 아래에서 상세하게 논의한다. 하지만, 실시예는 광범위한 특정한 맥락에서 실현될 수 있다는 것을 알아야 한다. 논의하는 특정한 실시예는 단지 예시적이고, 본 개시의 범위를 제한하지 않는다.
이하의 개시는 본 개시의 상이한 특징들을 실시하기 위한 수많은 상이한 실시예, 즉 예를 제공한다는 점을 이해할 것이다. 구성 요소 및 구조의 특정한 예가 본 개시를 간략화하기 위해 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하고자 하는 것은 아니다. 게다가, 이하의 상세한 설명에서 제2 프로세스 전에 제1 프로세스를 수행한다는 것은, 제2 프로세스를 제1 프로세스 직후에 수행하는 것을 포함하는 실시예를 포함할 수 있고, 또한 제1 프로세스와 제2 프로세스 사이에 추가적인 프로세스가 수행되는 실시예도 포함할 수 있다. 다양한 피쳐들이 간략화 및 명료화를 위해 상이한 축척으로 임의로 도시될 수 있다. 또한, 상세한 설명에서 제2 피쳐 위에 또는 그 상에 제1 피쳐를 형성한다는 것은, 제1 및 제2 피쳐들이 직접 접촉하거나 직접 접촉하지 않는 실시예들을 포함할 수 있다.
실시예들의 몇몇 변형예들이 설명될 것이다. 여러 도면 및 예시적인 실시예에 걸쳐, 동일한 도면 부호는 동일한 요소를 가리키는 데에 이용된다. 설명하는 방법 전에, 그 동안에 또는 후에 추가적인 단계가 마련될 수 있고, 설명하는 단계들 중 몇몇은 그 방법의 다른 실시예를 위해 대체되거나 제거될 수 있다는 점을 이해할 것이다.
반도체 디바이스를 형성하는 기구의 실시예가 제공된다. 또한, 본 개시가 본 명세서에서 FinFET 디바이스로서 지칭하는 멀티 게이트 트랜지스터 또는 핀형 멀티 게이트 트랜지스터 형태의 실시예를 제시한다는 점을 유념해야 할 것이다. FinFET 디바이스는 이중 게이트 디바이스, 삼중 게이트 디바이스 및/또는 기타 구성일 수 있다. FinFET 디바이스는 마이크로프로세서, 메모리 디바이스, 및/또는 기타 IC와 같은 IC에 포함될 수 있다.
도 1은 몇몇 실시예에 따라 반도체 디바이스를 형성하는 방법(100)을 나타내는 흐름도이다. 이 방법(100)은, 제1 핀 구조 및 제2 핀 구조를 기판에 제공하는 공정(102)으로 시작한다. 방법(100)은, 제1 아이솔레이션 구조를 및 제2 아이솔레이션 구조를 기판 위에 형성하는 공정(104)으로 이어진다. 제1 핀 구조는 제1 아이솔레이션 구조에 의해 부분적으로 둘러싸이고 제2 핀 구조는 제2 아이솔레이션 구조에 의해 부분적으로 둘러싸인다. 방법(100)은 계속해서 제2 아이솔레이션 구조에 제1 주입 프로세스를 적용하는 공정(106)으로 이어진다. 방법(100)은 제1 아이솔레이션 구조 및 제2 아이솔레이션 구조에 제2 주입 프로세스를 적용하는 공정(108)으로 이어진다. 방법(100)은 계속해서 제1 핀 구조 및 제2 핀 구조가 제1 아이솔레이션 구조 및 제2 아이솔레이션 구조의 상부면을 통해 각각 돌출하도록 제1 아이솔레이션 구조 및 제2 아이솔레이션 구조에 리세스 형성 프로세스를 적용하는 공정(110)으로 이어진다.
도 1의 방법이 완성된 FinFET 디바이스를 생성하진 않는다는 점을 유념해야 한다. 완성된 FinFET 디바이스는 상보성 금속 산화물 반도체(CMOS) 기술 프로세싱을 이용하여 제조될 수 있다. 따라서, 추가적인 프로세스가 도 1의 방법(100)의 전에, 그 동안 혹은 그 후에 제공될 수 있고, 몇몇 기타 프로세스만 본 명세서에서 간략하게 설명한다. 또한, 도 1 내지 도 11b는 본 개시의 개념을 보다 잘 이해하도록 간략하게 되어 있다.
도 2a 내지 도 10a 및 도 2b 내지 도 10b는 각각 몇몇 실시예에 따른 FinFET 디바이스(200)를 제조하는 중간 단계에서의 사시도 및 단면도이다. 도 2a 내지 도 10b에서는, "b"를 병기한 도면들은 "a"를 병기한 도면들에 도시한 단면선 a-a를 따라 취한 것이다. 게다가, 도 11b는 도 11a에 도시한 단면선 b-b를 따라 취한 것이다.
도 2a 및 도 2b에 도시한 중간 제조 단계에서, 포토레지스트 등과 같은 패터닝된 감광층(202)이 기판(204) 상에 형성된다. 이 패터닝된 감광층(202)은 하드 마스크(206)의 정상에 형성되고, 이 하드 마스크(206)는 패드 산화물(208)의 정상에, 그리고 이 패드 산화물(208)은 기판(204)의 정상에 형성된다. 하드 마스크(206)는 실리콘 질화물, 실리콘 산질화물 등일 수 있다. 패드 산화물(208)은 실리콘 산화물 등일 수 있다.
기판(204)은 벌크 실리콘 웨이퍼와 같은 벌크 기판일 수 있다. 대안적으로, 기판(204)은 단순히 실리콘-온-인슐레이터와 같은 복합 웨이퍼의 정상부 반도체층일 수 있다. 또 다른 실시예에서, 기판(204)은 벌크 기판이거나 복합 웨이퍼의 정상부층일 수 있다. 복합 웨이퍼는 Ge, SiGe, SiC; GaAs, InAs, GaP, InP 또는 InSb와 같은 III-V족 재료; ZeSe 또는 ZnS와 같은 II-VI족 재료 등을 포함할 수 있다. III-V 또는 II-VI족 재료를 이용하여 얻어질 수 있는 유리한 스트레인 특성으로 인해 III-V또는 II-VI족 재료가 예시한 디바이스를 형성하는 데에 특히 유리할 수 있는 것으로 여겨진다. 기판(204)은 제1 영역(204a) 및 제2 영역(204b)을 구비할 수 있으며, 표준 문턱 전압의 FinFET가 제1 영역(204a)에 형성되고 낮은 문턱 전압의 FinFET가 후속 프로세서에서 제2 영역에 형성된다.
도 3a 및 도 3b에 도시한 바와 같이(도 3a 및 도 3b는 각각 도 2a의 사시도 및 도 2b의 단면도에 후속한 것이다), 패터닝된 감광층(202)의 패턴은 하드 마스크(206), 패드 산화물(208), 및 기판(204)에 임의의 적절한 에칭 프로세스를 이용하여 전사될 수 있다. 패턴 전사 프로세스 동안, 패터닝된 감광층(202)은 도 3a 및 도 3b에 도시한 바와 같이 완전히 소모될 수 있다. 몇몇 실시예에서, 패터닝된 감광층(202)이 완전히 소모되는 것이 아니라, 패터닝된 감광층(202)의 나머지 부분은 예를 들면 산소 플라즈마 또는 소위 애시(ash) 프로세스에 의해 제거한다.
얻어진 구조는 기판(204)에 형성된 몇몇 핀 구조를 포함한다. 예를 들면, 제1 핀 구조(210a)가 제1 영역(204a)에 형성되고 제2 핀 구조(210b)가 제2 영역에 형성된다. 몇몇 실시예에서, 핀 구조(210a, 210b)의 각 핀은 측벽을 구비하며, 이 측벽의 일부는 기판(204)의 주면(204s)에 실질적으로 직교한다. 몇몇 실시예에서, 측벽의 하부는 기판(204)의 주면(204s)에 직교하지 않는다. 몇몇 실시예에서, 기판(204)은 핀 구조(210a, 210b)의 정상면에서부터 기판(204)의 주면(204s)까지를 의미하는 깊이 D가 약 40 nm 내지 약 80 nm이게 에칭된다. 도면 및 상세한 설명에서는 FinFET 디바이스(200)가 단지 4개의 핀만을 포함하는 것으로 나타내고 있지만, 이는 단지 일례이라는 점을 유념해야 할 것이다. 수많은 수정, 변형, 및 변경이 존재할 수도 있다. 예를 들면, FinFET 디바이스(200)는 다양한 용례 및 요구에 따라 임의의 개수의 핀을 수용할 수도 있다.
도 4a 및 도 4b는 몇몇 실시예에서 따라 아이솔레이션 구조가 기판(204) 내에 및 그 상에 증착되는 제조 프로세서에서의 후속 단계를 도시한다. 예를 들면, 아이솔레이션 구조는 제1 영역(204a)의 제1 아이솔레이션 구조(212a) 및 제2 영역(204b)의 제2 아이솔레이션 구조(212b)를 포함할 수 있다. 몇몇 실시예에서, 제1 및 제2 아이솔레이션 구조(212a, 212b) 각각은 하드 마스크(206)의 정상부보다 낮은 정상면을 갖는다. 몇몇 실시예에서, 제1 및 제2 아이솔레이션 구조(212a, 212b)는 셀로우 트렌치 아이솔레이션(shallow trench isolation: STI)으로서 지칭한다. 제1 및 제2 아이솔레이션 구조(212a, 212b)는 실리콘 산화물, 고밀도 플라즈마(high-density plasma: HDP) 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물 도핑 실리케이트 글라스, 로우-k 유전 재료 및/또는 기타 적절한 절연 재료와 같은 유전 재료로 이루질 수 있다. 제1 및 제2 아이솔레이션 구조(212a, 212b)는 CVD, 아대기압 CVD, 고밀도 플라즈마 CVD(HDCVDE), 및/또는 스핀-온 글라스 등과 같은 임의의 적절한 증착 기법을 통해 증착될 수 있다. 아이솔레이션 구조(212a, 212b)를 형성하기 전에 선택적으로, 에칭 단계(도 3a 및 도 3b 참조) 중에 발생한 측벽에서의 임의의 손상을 보수하도록 핀 구조(210a, 210b)의 열 산화가 이루어질 수 있다. 몇몇 실시예에서, 화학 기계적 폴리싱(CMP) 프로세스를 적용하여, 제1 및 제2 아이솔레이션 구조(212a, 212b)의 두께를 하드 마스크(206)의 정상부의 레벨까지 다시 감소시키며, 선택적 에칭 프로세스를 적용하여, 제1 및 제2 아이솔레이션 구조(212a, 212b)의 두께를 다시 하드 마스크(206)의 정상부보다 낮은 지점까지 더욱 감소시킨다.
그 후에, 도 5a 및 도 5b에 도시한 바와 같이, 몇몇 실시예에 따라 포토레지스트와 같은 패터닝된 마스크층(214)이 기판(204)의 제1 영역(204a) 위에 형성된다. 몇몇 실시예에서, 마스크층(214)은 적어도 제1 핀 구조(210a)를 덮는다. 몇몇 실시예에서, 마스크층(214)은 제1 아이솔레이션 구조(212a) 및 제1 핀 구조(210a)를 덮는다. 제2 아이솔레이션 구조(212b)는 여전히 노출된다. 패터닝된 마스크층(214)은 폴리벤족사졸(PBO), SU-8 감광 에폭시, 및/또는 박막형 폴리머 재료와 같은 임의의 적절한 포토레지스트 재료로 형성될 수 있다.
이어서, 도 6a 및 도 6b에 도시한 바와 같이, 몇몇 실시예에 따라 제1 주입 프로세스(216)를 제2 아이솔레이션 구조(212b)에 적용한다. 제1 주입 프로세스(216)는 제2 아이솔레이션 구조(212b)에 제1 도펀트를 도핑하기 위한 1회 이상의 주입을 수행하는 것을 포함할 수 있다. 몇몇 실시예에서, 제1 주입 프로세스(216)는 단지 1회의 주입을 수행하는 것을 포함한다. 몇몇 실시예에서, 제1 주입 프로세스(216)는 상이한 도펀트를 갖고 단지 2회의 주입을 수행하는 것을 포함한다. 대안적으로, 제1 주입 프로세스(216)는 상이한 도펀트를 갖고 3회 이상 주입을 수행하는 것을 포함한다. 제1 도펀트는 As, P, B, BF2, Ar, Sb, Ge, Se, N, C, H 또는 그 조합 등의 1종 이상의 도펀트를 포함할 수 있다. 제1 주입 프로세스(216) 중에, 제1 아이솔레이션 구조(212a)는 패터닝된 마스크층(214)에 의해 보호되며, 제1 및 제2 핀 구조(210a, 210b)는 하드 마스크(216)에 의해 보호된다. 제1 주입 프로세스(216)의 주입량은 약 2E13 cm-2 내지 약 1E14 cm-2 범위일 수 있다. 제1 주입 프로세스(216)는 약 3kV 내지 약 10kV 범위의 에너지 레벨로 수행될 수 있다. 몇몇 실시예에서, 패터닝된 마스크층(214)은 제1 주입 프로세스(216) 후의 애시 프로세스와 같은 적절한 기법에 의해 제거된다.
그 후에, 도 7a 및 도 7b를 참조하면, 몇몇 실시예에 따라 하드 마스크(206) 및 패드 산화물(208)이 제거된다. 하드 마스크(206) 및 패드 산화물(208)은 적절한 에칭 프로세스 및 CMP 프로세스에 의해 제거된다. CMP 프로세스는 제1 및 제2 핀 구조(210a, 210b)가 노출될 때까지 제거될 수 있다.
이어서, 도 8a 및 도 8b를 참조하면, 몇몇 실시예에 따라 제2 주입 프로세스(218)를 제1 영역(204a) 및 제2 영역(204b) 모두에 적용한다. 제2 주입 프로세스(218)는 제1 및 제2 아이솔레이션 구조(212a, 212b)와 핀 구조(210a, 210b) 모두에 제2 도펀트를 도핑하는 것을 포함할 수 있다. 제2 도펀트는 FinFET 디바이스(200)가 핀 구조(210a, 210b)에 P-웰(도시 생략)을 필요로 하는 경우에, B, BF2, 및/또는 Ge 등의 p형 도펀트를 포함할 수 있다. 대안적으로, 제2 도펀트는 FinFET 디바이스(200)가 핀 구조(210a, 210b)에 N-웰을 필요로 하는 경우에는 P, AS, 및/또는 N 등의 n형 도펀트를 포함할 수도 있다. 제2 도펀트는 다양한 설계 요구 및 용례에 따라 달리할 수 있다. 몇몇 실시예에서, 제2 도펀트는 제1 도펀트와 동일하거나 상이하다. 제2 주입 프로세스(218)의 주입량은 약 2E13 cm-2 내지 약 1E14 cm-2 범위일 수 있다. 몇몇 실시예에서, 제2 주입 프로세스(218)는 약 3kV 내지 약 10kV 범위의 에너지 레벨로 수행될 수 있다. 제2 주입 프로세스(218)는 제1 및 제2 아이솔레이션 구조(212a, 212b)에 제2 도펀트를 도핑하기 위한 1회 이상의 주입을 수행하는 것을 포함할 수 있다. 몇몇 실시예에서, 제2 주입 프로세스(218)는 단지 1회의 주입을 수행하는 것을 포함한다. 몇몇 실시예에서, 제2 주입 프로세스(218)는 상이한 도펀트를 갖고 단지 2회의 주입을 수행하는 것을 포함한다. 대안적으로, 제2 주입 프로세스(218)는 상이한 도펀트를 갖고 3회 이상 주입을 수행하는 것을 포함한다.
그 얻어지는 구조에서, 제1 아이솔레이션 구조(212a)는 단지 제2 주입 프로세스(218)에 의해서만 주입되며, 제2 아이솔레이션 구조(212b)는 제1 및 제2 주입 프로세스(216, 218) 모두에 의해 주입된다. 제2 아이솔레이션 구조(212b)는 제1 아이솔레이션 구조(212a)에서보다 높은 도펀트 농도를 갖는다. 몇몇 실시예에서, 제2 아이솔레이션 구조(212b)는 제1 아이솔레이션 구조(212a)에 포함되지 않은 제1 도펀트를 포함한다. 따라서, 제1 및 제2 아이솔레이션 구조(212a, 212b)들의 에칭 속도는 상이하다. 몇몇 실시예에서, 제2 아이솔레이션 구조(212b)의 에칭 속도가 제1 도펀트의 존재로 인해 제1 아이솔레이션 구조(212a)보다 높다. 이러한 에칭 속도 차이는 단일의 리세스 형성 프로세스 중에 상이한 핀 높이를 달성하는 데에 도움을 줄 수 있다.
에칭 속도 차이를 전술한 바와 같이 제1 도펀트를 제2 아이솔레이션 구조(212b)에 주입함으로써 달성하고 있지만, 에칭 속도 차이는 다른 방식으로 달성할 수도 있다. 예를 들면, 에칭 속도 차이는 실시예에 따라 에칭 속도를 감소시킬 수 있는 다른 도펀트를 제1 주입 프로세스(216)에서 제1 아이솔레이션 구조(212a)에 주입함으로써 달성할 수도 있다.
도 8a 및 도 8b에 도시한 바와 같은 주입 프로세스 후에, 어닐링 프로세스를 수행하여 제2 도펀트의 주입 깊이를 증가시킬 수 있다. 어닐링 프로세스는 급속 열 어닐링(rapid thermal annealing: RTA) 프로세스, 밀리 세컨드 어닐링 프로세스(millisecond annealing process: MSA), 및/또는 레이저 어닐링 프로세스 등일 수 있다. 몇몇 실시예에서, 어닐링 온도는 약 600℃ 내지 약 1300℃ 범위이다.
이어서, 도 9a 및 도 9b를 참조하면, 몇몇 실시예에 따라 리세스 형성 프레스가 제1 및 제2 아이솔레이션 구조(212a, 212b)에 수행되어, 그 두께를 더욱 감소시킨다. 따라서, 제1 영역(204a)의 제1 핀 구조(210a)가 제1 아이솔레이션 구조(212a)의 상부면을 통과해 돌출하며, 제2 영역(204b)의 제2 핀 구조(210b)가 제2 아이솔레이션 구조(212b)의 상부면을 통과해 돌출한다. 제1 및 제2 아이솔레이션 구조(212a, 212b)는 다양한 방식으로 그 두께를 감소시킬 수 있다. 몇몇 실시예에서, 제1 및 제2 아이솔레이션 구조(212a, 212b)는 Tokyo Electron사의 CERTAS 툴, 및/또는 Applied Material사의 SICONI 툴 등을 이용하여 화학적 산화물 제거에 의해 그 두께를 감소시킬 수 있다. 대안적으로, 제1 및 제2 아이솔레이션 구조(212a, 212b)는 적절한 시간 동안 묽은 불화수소산(DHF) 처리 또는 기화 불화수소산(VHF) 처리에 의해 두께를 감소시킬 수 있다. 몇몇 실시예에서, 묽은 HF산은 HF와 물의 혼합물(1:100)이다.
제1 및 제2 아이솔레이션 구조(212a, 212b)들의 리세스 깊이는 에칭 속도 차이로 인해 서로 다르며, 그 결과 제1 핀 구조(212a) 및 제2 핀 구조(212b)의 돌출 부분들의 높이가 서로 상이하다. 도 9a 및 도 9b에 도시한 바와 같이, 제1 핀 구조(210a)는 각각 제1 핀 구조(210a)의 정상면에서부터 제1 아이솔레이션 구조(212a)의 정상면까지 측정되는 핀 높이(H1)가 약 30 nm 내지 약 50 nm 범위, 대략 36 nm이다. 제2 핀 구조(210b)는 각각 제2 핀 구조(210b)의 정상면에서부터 제2 아이솔레이션 구조(212b)의 정상면까지 측정되는 핀 높이(H2)가 약 35 nm 내지 약 100 nm 범위이다. 몇몇 실시예에서, 제1 핀 높이(H1)와 제2 핀 높이(H2) 간의 차이는 약 5 nm 내지 약 50 nm 범위이다.
핀 구조의 정상면의 두께(T)에 핀 높이의 2배를 더한 것을 의미하는 채널 폭은 얻어진 FinFET의 문턱 전압 및 구동 전류 등의 디바이스 성능에 영향을 미친다. 다시 말해, 문턱 전압 및 구동 전류는 핀 높이를 조절함으로써 조정될 수 있다. 제2 핀 구조(210b)를 포함하는 얻어지는 FinFET는 제1 핀 구조(210a)를 포함한 FinFET와 비교해 보다 낮은 문턱 전류와 보다 큰 구동 전류를 가질 수 있다.
게다가, 전술한 바와 같이, 핀 높이 차이는 도 9a 및 도 9b에 도시한 바와 같은 리세스 형성 프로세스 등의 단일 에칭 단계를 통해 달성될 수 있다. 핀 높이 차이를 달성하기 위한 그러한 단일 에칭 단계는 FinFET 디바이스의 제조비용을 더욱 감소시키는 데에 도움을 줄 수 있다.
이어서, 도 10a 및 도 10b를 참조하면, 몇몇 실시예에 따라 제1 및 제2 핀 구조(212a, 212b) 위에 게이트 구조(220)가 형성된다. 게이트 구조(220)는 게이트 유전층(222), 게이트 전극층(224), 및/또는 하나 이상의 추가의 층을 포함할 수 있다. 몇몇 실시예에서, 게이트 구조(220)는 금속 게이트 구조를 형성하는 데에 이용되는 치환 게이트 프로세스(replacement gate process)에서 형성되는 것과 같은 희생 게이트 구조이다. 몇몇 실시예에서, 게이트 구조(220)는 폴리실리콘층(게이트 전극층(224) 등)을 포함한다.
게이트 유전층(222)은 실리콘 이산화물을 포함할 수 있다. 실리콘 이산화물은 적절한 산화 및/또는 증착 방법에 의해 형성될 수 있다. 대안적으로, 게이트 유전층(222)은 하프늄 산화물(HfO2)과 같은 하이-k 유전층을 포함할 수 있다. 대안적으로, 하이-k 유전층은 선택적으로는 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3, BaTiO3, BaZrO, HfZrO, HfLaO, HfTaO, HfSiO, HfSiON, HfTiO, LaSiO, AlSiO, (Ba, Sr)TiO3, Al2O3, 기타 적절한 하이-k 유전 재료, 그 조합 또는 기타 적절한 재료 등의 기타 하이-k 유전물질을 포함할 수 있다. 하이-k 유전층은 원자층 증착(atomic layer deposition: ALD), CVD, 유기금속 화학 기상 증착(MOCVD), 물리 기상 증착(PVD), 플라즈마 화학 기상 증착(PECVD), 플라즈마 원자층 증착(PEALD), 그 조합 또는 기타 적절한 기법에 의해 형성될 수 있다.
이어서, 도 11a 및 도 11b를 참조하면, 몇몇 실시예에 따라 저농도 도핑 드레인/소스(lightly doped drain/source: LDD/S) 영역(226), 포켓 영역(228), 게이트 스페이서(230) 및 소스/드레인 영역(S/D) 영역(232)이 형성된다. 몇몇 실시예에서, 밀봉층(234)이 또한 형성된다. 몇몇 실시예에서, LDD/S 영역(226) 및 포켓 영역(228)은 각각 LDD 주입 및 포켓 주입에 의해 각각 형성된다. LDD/영역(226)은 핀 구조(210a, 210b)의 정상면 근방 및 게이트 전극층(224) 근방에 형성되며, 포켓 영역은 LDD/S 영역(226)보다 깊다. LDD/S 주입 및 포켓 주입은 핀 구조(210a, 210b)의 측벽을 향해 경사지게 하여 수행될 수 있다. 몇몇 실시예에서, LDD/S 주입 및 포켓 주입은 상이한 형태의 도펀트에 의해 도핑된다. 포켓 영역은 문턱 전압 및 구동 전류를 조정하는 데에 도움을 줄 수 있다.
포켓 주입은 LDD/S 주입보다 큰 경사각을 필요로 하지만, 때로는 핀 높노피 또는 핀 구조와 포토레지스트(필요한 경우)의 총 높이에 의해 가려진다(shadowed). 몇몇 실시예에서, 포켓 영역은 문턱 전압 및 구동 전류가 이미 핀 높이의 편차에 의해 조정될 수 있기 때문에 형성되지 않는다.
몇몇 실시예에서, 밀봉층(234), 게이트 스페이서(230) 및 고농도 도핑 영역(232)이 LDD/S 영역(226)의 형성 후에 형성된다. 몇몇 실시예에서, 밀봉층(234)이 게이트 전극층(224)의 측벽 및 LDD/S 영역(226)을 덮는다. 몇몇 실시예에서, 게이트 스페이서(230)가 밀봉층(234)을 덮는다. 이어서, 고농도 도핑 영역(232)이 LDD/S 주입보다 고농도 및 보다 깊은 깊이의 주입을 마스크로서 게이트 스페이서(230)를 이용하여 핀 구조(210a, 210b)에 수행함으로써 형성된다.
도 11a 및 도 11b에서 제1 영역(204a)과 제2 영역(204b) 간의 분할 경계는 제1 핀 구조(210a)와 제2 핀 구조(210b) 사이이며, 이는 단지 일례이다. 예를 들면, 도 12 및 도 13에서는 각각 몇몇 실시예에 따라 FinFET 디바이스(200)를 제조하는 중간 단계의 단면도를 도시하고 있다. 도 12에서, 제1 영역(204a)과 제2 영역(204b)의 분할 경계는 핀 구조(210a)와 정렬되며, 제1 아이솔레이션 구조(212a)와 제2 아이솔레이션 구조(212b)는 핀 구조(210a)에 의해 분할된다. 도 13에서, 제1 영역(204a)과 제2 영역(204b)의 분할 경계는 핀 구조(210b)와 정렬되며, 제1 아이솔레이션 구조(212a)와 제2 아이솔레이션 구조(212b)는 핀 구조(210b)에 의해 분할된다. 몇몇 실시예에서, 제1 영역(204a)과 제2 영역(204b) 간의 분할 경계는 핀 구조(210a 또는 210b)의 측벽 또는 측면과 정렬된다.
FinFET 디바이스를 형성하는 기구의 실시예가 제공된다. 아이솔레이션 구조는 도펀트 농도 및/또는 도펀트의 종류를 조정함으로써 상이한 에칭 속도를 가질 수 있다. 따라서, 상이한 핀 높이가 단일 리세스 형성 프로세스에 의해 달성될 수 있다. 각각의 특정 영역에서의 FinFET는 핀 높이를 조정함으로써 원하는 문턱 전압 및 구동 전류를 가질 수 있다. 따라서, 디바이스 성능이 향상된다.
본 개시의 실시예들 및 그 이점에 대해서 상세하게 설명하였지만, 첨부된 청구범위에 의해 한정되는 바와 같이 본 개시의 사상 및 범위로부터 벗어남이 없이 그 실시예들에서 다양한 변경, 대체 및 변형이 이루어질 수 있다는 점을 알아야 할 것이다. 예를 들면, 당업자라면 본 명세서에서 설명한 특징, 기능, 프로세스 및 재료의 대부분은 본 개시의 범위 내에 유지된 채 달리할 수도 있다는 점을 이해할 것이다. 또한, 본 출원의 범위는 본 명세서에 설명된 프로세스, 장치, 제조, 물질의 조성, 수단, 방법 및 단계들의 특정 실시예로 제한되지 않는다. 당업자가 본 개시로부터 쉽게 알게 되는 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성할 수 있거나 실질적으로 동일한 기능을 수행하는 것으로서, 현재에 존재하거나 추후에 개발될, 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들이 본 개시에 따라서 이용될 수 있다. 따라서, 첨부된 청구범위는 그러한 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들을 그 범위 내에 포함하고자 의도된다.
200: FinFET 디바이스
202: 패터닝된 감광층
204: 기판
204a: 제1 영역
204b; 제2 영역
206: 하드 마스크
208: 패드 산화물
210a: 제1 핀 구조
210b: 제2 핀 구조
212a: 제1 아이솔레이션 구조
212b: 제2 아이솔레이션 구조
214: 패터닝된 마스크층
216: 제1 주입 프로세스
218: 제2 주입 프로세스
220: 게이트 구조

Claims (6)

  1. 반도체 디바이스로서:
    제1 아이솔레이션 구조에 의해 부분적으로 둘러싸이고 그 정상면을 통과해 돌출하는 제1 핀;
    제2 아이솔레이션 구조에 의해 부분적으로 둘러싸이고 그 정상면을 통과해 돌출하는 제2 핀; 및
    상기 제1 핀 및 상기 제2 핀의 상부에 형성되는 것인 적어도 하나의 포켓 영역
    을 포함하며,
    상기 제1 아이솔레이션 구조의 정상면이 상기 제2 아이솔레이션 구조의 정상면보다 높아, 상기 제2 핀이 상기 제1 핀보다 높은 높이를 가지고, 상기 제2 아이솔레이션 구조는 상기 제1 아이솔레이션 구조보다 높은 도펀트 농도를 가지며,
    상기 제1 아이솔레이션 구조 및 상기 제2 아이솔레이션 구조는 상기 제1 핀 및 상기 제2 핀 사이에 계단형(stair-shaped) 구조를 형성하는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제2 아이솔레이션 구조는 상기 제1 아이솔레이션 구조에 포함되지 않는 적어도 1종의 도펀트를 포함하는 것인 반도체 디바이스.
  3. 제2항에 있어서, 상기 적어도 1종의 도펀트는, As, P, B, BF2, Ar, Sb, Ge, Se, N, C, H 또는 이들의 조합을 포함하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 및 제2 아이솔레이션 구조의 정상면들 각각을 통과해 돌출하는 상기 제1 핀과 상기 제2 핀의 높이 차이는 5 nm 내지 50 nm 범위인 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 아이솔레이션 구조는 상기 제2 아이솔레이션 구조와 동일한 도펀트를 포함하는 것인 반도체 디바이스.
  6. 제5항에 있어서, 상기 제1 핀과 상기 제2 핀을 가로질러 게이트 구조를 더 포함하는 것인 반도체 디바이스.
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