TWI720241B - 半導體結構的製造方法 - Google Patents

Abstract

一種半導體結構的製造方法。於基底的第一區域中形成第一鰭片。於基底的第二區域中形成第二鰭片，其中相鄰的第一鰭片之間定義出第一溝渠，且相鄰的第二鰭片之間定義出第二溝渠。於基底上形成介電層，且介電層填滿第一溝渠及第二溝渠。對第一區域中的介電層進行表面處理。對第一區域及第二區域中的介電層進行蝕刻製程，以暴露第一鰭片的部分側壁及第二鰭片的部分側壁，其中第一鰭片與第二鰭片的暴露出的側壁的頂部至底部的距離實質上相同。

Description

半導體結構的製造方法

本發明是有關於一種半導體結構的製造方法，且特別是有關於一種具有溝渠的半導體結構的製造方法。

隨著半導體製程技術的快速發展，為了增進元件的速度與效能，整個電路元件的尺寸必須不斷縮小，並持續不斷地提升元件的積集度。對於基底的不同區域來說，為了符合需求而會有不同的圖案密度。隨著元件的積集度提高，不同區域中的圖案密度差異會對後續製程帶來影響。

在某些製程中，需要對溝渠中的膜層進行蝕刻製程。然而，由於不同區域中溝渠的寬度不同會導致圖案密度差異，因此在同一個蝕刻製程中，不同區域中的溝渠中的膜層會具有不同的蝕刻速率。一般來說，在圖案密度較小的區域中，溝渠中的膜層在蝕刻製程中會具有較小的蝕刻速率。如此一來，在蝕刻製程結束後，上述膜層在不同區域之間將產生高度差而不利於後續製程的進行。

此外，針對不同區域但圖案密度相同的情況，亦存在上述問題。例如，在具有相同圖案密度的情況下，相較於晶圓邊緣處，位於晶圓中央處的溝渠中的膜層在蝕刻製程中會具有較小的蝕刻速率。

本發明提供一種半導體結構的製造方法，其可使不同區域中的介電層在進行蝕刻時可具有實質上相同的蝕刻速率。

本發明提出一種半導體結構的製造方法，其包括以下步驟。於基底的第一區域中形成第一鰭片。於基底的第二區域中形成第二鰭片，其中相鄰的第一鰭片之間定義出第一溝渠，且相鄰的第二鰭片之間定義出第二溝渠。於基底上形成介電層，且介電層填滿第一溝渠及第二溝渠。對第一區域中的介電層進行表面處理。對第一區域及第二區域中的介電層進行蝕刻製程，以暴露第一鰭片的部分側壁及第二鰭片的部分側壁，其中第一鰭片與第二鰭片的暴露出的側壁的頂部至底部的距離實質上相同。

在本發明的一實施例中，上述的表面處理包括對第一區域中的介電層進行表面破壞。

在本發明的一實施例中，上述的表面處理包括離子轟擊處理。

在本發明的一實施例中，上述的離子轟擊處理可使用氣體簇離子束進行離子轟擊。

在本發明的一實施例中，上述的第一區域可為晶圓的中心區，且第二區域可為晶圓的邊緣區。

在本發明的一實施例中，上述的第一溝渠的圖案密度例如小於第二溝渠的圖案密度。

在本發明的一實施例中，上述的表面處理包括對第一區域中的介電層進行氮化處理。

在本發明的一實施例中，上述的氮化處理可使用氮氣、氨氣或其組合。

在本發明的一實施例中，上述的第一區域可為晶圓的邊緣區，且所述第二區域可為晶圓的中心區。

在本發明的一實施例中，上述的第一溝渠的圖案密度例如大於第二溝渠的圖案密度。

在本發明的一實施例中，在形成介電層之後以及在進行表面處理之前，更包括於第二區域上形成罩幕層，且罩幕層覆蓋第二區域中的介電層。此外，在進行表面處理之後以及在進行蝕刻製程之前，移除罩幕層。

在本發明的一實施例中，上述的形成所述介電層的方法包括以下步驟。於基底上形成介電材料，且介電材料填滿第一溝渠及第二溝渠。對介電材料進行平坦化製程，直到暴露出基底的表面。

基於上述，本發明的半導體結構的製造方法藉由表面處理改變不同區域的介電層的蝕刻速率，且藉由控制表面處理的程度而使不同區域的介電層在進行蝕刻時可具有實質上相同的蝕刻速率，因此可避免在蝕刻製程之後介電層在不同區域之間產生高度差，以有利於後續製程的進行。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1D為依照本發明第一實施例所繪示的半導體結構的製造流程剖面示意圖。首先，請參照圖1A，提供具有第一區域100a以及第二區域100b的基底102。然後，於基底102的第一區域100a中形成第一鰭片104a，且於基底102的第二區域100b中形成第二鰭片104b。在一實施例中，可先於基底102上形成圖案化硬罩幕層（未繪示），然後以圖案化硬罩幕層為蝕刻罩幕來進行非等向性蝕刻製程，以移除部分基底102而形成第一鰭片104a以及第二鰭片104b。在此情況下，在後續製程中，第一鰭片104a與第二鰭片104b的頂面上可保留有圖案化硬罩幕層，且可視實際需求而在適當的時機將圖案化硬罩幕層自第一鰭片104a與第二鰭片104b的頂面上移除。在本實施例中，相鄰的第一鰭片104a之間定義出第一溝渠106a，且相鄰的第二鰭片104b之間定義出第二溝渠106b。

在本實施例中，第一區域100a中的圖案密度小於第二區域100b中的圖案密度，亦即第一區域100a中的相鄰的第一鰭片104a之間的距離大於第二區域100b中的相鄰的第二鰭片104b之間的距離。

然後，請參照圖1B，於基底102上形成介電層108，且介電層108填滿第一溝渠106a及第二溝渠106b。在一實施例中，先於基底102上形成介電材料，且介電材料填滿第一溝渠106a及第二溝渠106b，其中介電材料例如是二氧化矽。之後，對介電材料進行平坦化製程，直到暴露出基底102的表面。平坦化製程例如是化學機械研磨製程（chemical-mechanical polishing，CMP）。

由於第一區域100a中的圖案密度小於第二區域100b中的圖案密度，所以在後續製程中欲對第一區域100a與第二區域100b的介電層108同時進行蝕刻製程時，在第一區域100a中的介電層108的蝕刻速率會小於在第二區域100b中的介電層108的蝕刻速率，因而導致第一區域100a中的介電層108與第二區域100b中的介電層108產生高度差。

然後，請參照圖1C，於第二區域100b上形成罩幕層114，且罩幕層114覆蓋第二區域100b中的介電層108。之後，對基底102上的介電層108進行局部表面處理112。詳細地說，在本實施例中，局部表面處理112對在第一區域100a中的介電層108進行表面處理且未對在第二區域100b中的介電層108（被罩幕層114所覆蓋）進行表面處理，使在第一區域100a中的介電層108的表面產生缺陷。當介電層108的表面具有缺陷時，在蝕刻過程中可增加介電層108的蝕刻速率。藉此，第一區域100a中的介電層108的蝕刻速率可被提高，且經由控制局部表面處理112的程度可使第一區域100a中的介電層108的蝕刻速率與第二區域100b中的介電層108的蝕刻速率實質上相同，因此可避免在蝕刻製程之後介電層108在第一區域100a與第二區域100b之間產生高度差。在本實施例中，「實質上相同」的定義為兩者之間的差異小於10%，更佳為差異小於5%。

在本實施例中，在局部表面處理112之後，第一區域100a中的介電層108的表面形成有缺陷部分110。缺陷部分110的厚度例如是在介電層108在第一區域100a與第二區域100b之間具有不同蝕刻速率的情況下所產生的高度差值的1/5至1/4。

在一實施例中，局部表面處理112對第一區域100a中的介電層108進行表面破壞，例如是進行離子轟擊處理。離子轟擊處理例如是使用惰性離子進行離子轟擊。離子轟擊處理可同時將基底102上的原生氧化層（native oxide）移除。在一實施例中，離子轟擊處理可使用氣體簇離子束（gas cluster ion beam，GCIB）進行離子轟擊。

之後，請參照圖1D，移除罩幕層114。然後，對第一區域100a及第二區域100b中的介電層108進行蝕刻製程，以移除部分介電層108而暴露第一鰭片104a的部分側壁及第二鰭片104b的部分側壁。上述的蝕刻製程例如是非等向性蝕刻製程。在一實施例中，非等向性蝕刻製程所用的蝕刻氣體例如是氟化氫氣體或其他適合的蝕刻氣體。

在本實施例中，由於第一區域100a中的介電層108經表面處理而形成有缺陷部分110，其中缺陷部分110在蝕刻過程中可提高介電層108的蝕刻速率，且藉由控制表面處理的程度可使第一區域100a中的介電層108的蝕刻速率與第二區域100b中的介電層108的蝕刻速率實質上相同。因此，在蝕刻製程之後，第一區域100a中的介電層108與第二區域100b中的介電層108之間不會具有高度差，亦即第一鰭片104a與第二鰭片104b的暴露出的側壁的頂部至底部的距離可實質上相同，以有利於後續製程的進行。

圖2A至圖2D為依照本發明第二實施例所繪示的半導體結構的製造流程剖面示意圖。

首先，請參照圖2A，提供具有第一區域200a以及第二區域200b的基底202。然後，於基底202的第一區域200a中形成第一鰭片204a，且於基底202的第二區域200b中形成第二鰭片204b。在一實施例中，可先於基底202上形成圖案化硬罩幕層（未繪示），然後以圖案化硬罩幕層為蝕刻罩幕來進行非等向性蝕刻製程，以移除部分基底202而形成第一鰭片204a以及第二鰭片204b。在此情況下，在後續製程中，第一鰭片204a與第二鰭片204b的頂面上可保留有圖案化硬罩幕層，且可視實際需求而在適當的時機將圖案化硬罩幕層自第一鰭片204a與第二鰭片204b的頂面上移除。在本實施例中，相鄰的第一鰭片204a之間定義出第一溝渠206a，且相鄰的第二鰭片204b之間定義出第二溝渠206b。

在本實施例中，第一區域200a中的圖案密度大於第二區域200b中的圖案密度，亦即第一區域200a中的相鄰的第一鰭片204a之間的距離小於第二區域200b中的相鄰的第二鰭片204b之間的距離。

然後，請參照圖2B，如同圖1B所述的步驟，於基底202上形成介電層208，且介電層208填滿第一溝渠206a及第二溝渠206b。

由於在第一區域200a中的圖案密度大於在第二區域200b中的圖案密度，所以在後續製程中欲對第一區域200a與第二區域200b的介電層208同時進行蝕刻製程時，在第一區域200a中的介電層208的蝕刻速率會大於在第二區域200b中的介電層208的蝕刻速率，因而導致在第一區域200a中的介電層208與第二區域200b中的介電層208產生高度差。

然後，請參照圖2C，於第二區域200b上形成罩幕層214，且罩幕層214覆蓋第二區域200b中的介電層208。之後，對基底202上的介電層208進行局部表面處理212。詳細地說，在本實施例中，局部表面處理212對在第一區域200a中的介電層208進行表面處理且未對在第二區域200b中的介電層208（被罩幕層114所覆蓋）進行表面處理，以在第一區域200a中的介電層208的表面上形成保護層。當介電層208的表面上形成有保護層時，在蝕刻過程中可降低蝕刻製程在第一區域200a中的蝕刻速率。藉此，第一區域200a中的蝕刻速率可被降低，且經由控制局部表面處理212的程度（例如控制所形成的保護層的厚度）可使蝕刻製程在第一區域200a中的蝕刻速率與蝕刻製程在第二區域200b中的蝕刻速率實質上相同，因此可避免在蝕刻製程之後介電層208在第一區域200a與第二區域200b之間產生高度差。

在一實施例中，在局部表面處理212之後，第一區域200a中的介電層208的表面上形成有表面處理層210以作為保護層，其中表面處理層210的厚度例如是在蝕刻製程在第一區域200a中與在第二區域200b中具有不同蝕刻速率的情況下所產生的介電層208的高度差值的1/5至1/4。

在一實施例中，局部表面處理212對第一區域200a中的介電層208進行氮化處理，其中氮化處理例如是使用氮氣、氨氣或其組合。氮化處理可同時將基底202上的原生氧化層（native oxide）進行氮化，且後續的蝕刻製程中可將氮化後的原生氧化層移除。

之後，請參照圖2D，進行如同圖1D所述的步驟，移除罩幕層214以及進行蝕刻製程第一區域200a，以移除第一區域200a中的表面處理層210與部分介電層208而暴露第一鰭片204a的部分側壁，以及移除第二區域200b中的部分介電層208而暴露第二鰭片204b的部分側壁。

在本實施例中，由於第一區域200a中的介電層208經表面處理而形成有表面處理層210，其中表面處理層210在蝕刻過程中可降低蝕刻製程在第一區域200a中的蝕刻速率，且藉由控制表面處理的程度可使蝕刻製程在第一區域200a中的蝕刻速率與在第二區域200b中的蝕刻速率實質上相同。因此，在蝕刻製程之後，第一區域200a中的介電層208與第二區域200b中的介電層208之間不會具有高度差，亦即第一鰭片204a與第二鰭片204b的暴露出的側壁的頂部至底部的距離可實質上相同，以有利於後續製程的進行。

圖3A至圖3D為依照本發明第三實施例所繪示的半導體結構的製造流程剖面示意圖。本實施例與上述第一實施例大致相同，因此相同的部份便不再贅述，以下僅針對不同之處加以說明。

首先，請參照圖3A，提供具有第一區域300a以及第二區域300b的基底302，其中第一區域300a為晶圓的中心區，且第二區域300b為晶圓的邊緣區。

在本實施例中，第一區域300a中的圖案密度與第二區域300b中的圖案密度相同，亦即第一區域300a中的相鄰的第一鰭片304a之間的距離與第二區域300b中的相鄰的第二鰭片304b之間的距離相同。

然後，請參照圖3B，如同圖1B所述的步驟，於基底302上形成介電層308，且介電層308填滿第一溝渠306a及第二溝渠306b。

由於第一區域300a為晶圓的中心區，且第二區域300b為晶圓的邊緣區，所以在後續製程中欲對第一區域300a與第二區域300b的介電層308同時進行蝕刻製程時，在第一區域300a中的介電層308的蝕刻速率會小於在第二區域300b中的介電層308的蝕刻速率，因而導致在第一區域300a中的介電層308與第二區域300b中的介電層308產生高度差。

然後，請參照圖3C，進行如同圖1C所述的步驟，對基底302上的介電層308進行局部表面處理312，其中局部表面處理312與圖1C的局部表面處理112相同，相關敘述不再贅述。藉由進行上述局部表面處理312，可避免在蝕刻製程之後介電層308在第一區域300a與第二區域300b之間產生高度差。

之後，請參照圖3D，進行如同圖1D所述的步驟，暴露第一鰭片304a的部分側壁以及第二鰭片304b的部分側壁。

在本實施例中，由於第一區域300a中的介電層308經表面處理而形成有缺陷部分310，其中缺陷部分310在蝕刻過程中可提高介電層308的蝕刻速率，且藉由控制表面處理的程度可使第一區域300a中的介電層308的蝕刻速率與第二區域300b中的介電層308的蝕刻速率實質上相同。因此，在蝕刻製程之後，第一區域300a中的介電層308與第二區域300b中的介電層108之間不會具有高度差，亦即第一鰭片304a與第二鰭片304b的暴露出的側壁的頂部至底部的距離可實質上相同，以有利於後續製程的進行。

圖4A至圖4D為依照本發明第四實施例所繪示的半導體結構的製造流程剖面示意圖。本實施例與上述第二實施例大致相同，因此相同的部份便不再贅述，以下僅針對不同之處加以說明。

首先，請參照圖4A，提供具有第一區域400a以及第二區域400b的基底402，其中第一區域400a為晶圓的邊緣區，且第二區域400b為晶圓的中心區。

在本實施例中，第一區域400a中的圖案密度與第二區域400b中的圖案密度相同，亦即第一區域400a中的相鄰的第一鰭片404a之間的距離與第二區域400b中的相鄰的第二鰭片404b之間的距離相同。

然後，請參照圖4B，如同圖2B所述的步驟，於基底402上形成介電層408，且介電層408填滿第一溝渠406a及第二溝渠406b。

由於第一區域400a為晶圓的邊緣區，且第二區域400b為晶圓的中心區，所以在後續製程中欲對第一區域400a與第二區域400b的介電層408同時進行蝕刻製程時，在第一區域400a中的介電層408的蝕刻速率會大於在第二區域400b中的介電層408的蝕刻速率，因而導致在第一區域400a中的介電層408與第二區域400b中的介電層408產生高度差。

然後，請參照圖4C，進行如同圖2C所述的步驟，對基底402上的介電層408進行局部表面處理412，其中局部表面處理412與圖2C的局部表面處理212相同，相關敘述不再贅述。藉由進行上述局部表面處理412，可避免在蝕刻製程之後介電層408在第一區域400a與第二區域400b之間產生高度差。

之後，請參照圖4D，進行如同圖2D所述的步驟，暴露第一鰭片404a的部分側壁以及第二鰭片404b的部分側壁。

在本實施例中，由於第一區域400a中的介電層408經表面處理而形成有表面處理層410，其中表面處理層410在蝕刻過程中可降低蝕刻製程在第一區域400a中的蝕刻速率，且藉由控制表面處理的程度可使蝕刻製程在第一區域400a中的蝕刻速率與在第二區域400b中的蝕刻速率實質上相同。因此，在蝕刻製程之後，第一區域400a中的介電層408與第二區域400b中的介電層408之間不會具有高度差，亦即第一鰭片404a與第二鰭片404b的暴露出的側壁的頂部至底部的距離可實質上相同，以有利於後續製程的進行。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100a、200a、300a、400a‧‧‧第一區域100b、200b、300b、400b‧‧‧第二區域102、202、302、402‧‧‧基底104a、204a、304a、404a‧‧‧第一鰭片104b、204b、304b、404b‧‧‧第二鰭片106a、206a、306a、406a‧‧‧第一溝渠106b、206b、306b、406b‧‧‧第二溝渠108、208、308、408‧‧‧介電層110、310‧‧‧缺陷部分210、410‧‧‧表面處理層112、212、312、412‧‧‧局部表面處理114、214、314、414‧‧‧罩幕層

圖1A至圖1D為依照本發明第一實施例所繪示的半導體結構的製造流程剖面示意圖。 圖2A至圖2D為依照本發明第二實施例所繪示的半導體結構的製造流程剖面示意圖。 圖3A至圖3D為依照本發明第三實施例所繪示的半導體結構的製造流程剖面示意圖。 圖4A至圖4D為依照本發明第四實施例所繪示的半導體結構的製造流程剖面示意圖。

100a‧‧‧第一區域

100b‧‧‧第二區域

102‧‧‧基底

104a‧‧‧第一鰭片

104b‧‧‧第二鰭片

108‧‧‧介電層

110‧‧‧缺陷部分

112‧‧‧局部表面處理

114‧‧‧罩幕層

Claims (12)

1. 一種半導體結構的製造方法，包括：於基底的第一區域中形成第一鰭片以及於所述基底的第二區域中形成第二鰭片，其中相鄰的所述第一鰭片之間定義出第一溝渠，且相鄰的所述第二鰭片之間定義出第二溝渠；於所述基底上形成介電層，且所述介電層填滿所述第一溝渠及所述第二溝渠，其中在所述第一區域中的所述介電層的蝕刻速率與在所述第二區域中的所述介電層的蝕刻速率不同；對所述第一區域中的所述介電層進行表面處理，且未對在所述第二區域中的所述介電層進行所述表面處理，以使所述第一區域中的所述介電層的蝕刻速率與所述第二區域中的所述介電層的蝕刻速率實質上相同；以及對所述第一區域及所述第二區域中的所述介電層進行蝕刻製程，以暴露所述第一鰭片的部分側壁及所述第二鰭片的部分側壁；其中所述第一鰭片與所述第二鰭片的暴露出的側壁的頂部至底部的距離實質上相同。
2. 如申請專利範圍第1項所述的半導體結構的製造方法，其中所述表面處理包括對所述第一區域中的所述介電層進行表面破壞。
3. 如申請專利範圍第2項所述的半導體結構的製造方法，其中所述表面處理包括離子轟擊處理。
4. 如申請專利範圍第3項所述的半導體結構的製造方法，其中所述離子轟擊處理使用氣體簇離子束進行離子轟擊。
5. 如申請專利範圍第2項所述的半導體結構的製造方法，其中所述第一區域為晶圓的中心區，且所述第二區域為所述晶圓的邊緣區。
6. 如申請專利範圍第2項所述的半導體結構的製造方法，其中所述第一區域中的圖案密度小於所述第二區域中的圖案密度。
7. 如申請專利範圍第1項所述的半導體結構的製造方法，其中所述表面處理包括對所述第一區域中的所述介電層進行氮化處理。
8. 如申請專利範圍第7項所述的半導體結構的製造方法，其中所述氮化處理使用氮氣、氨氣或其組合。
9. 如申請專利範圍第7項所述的半導體結構的製造方法，其中所述第一區域為晶圓的邊緣區，且所述第二區域為所述晶圓的中心區。
10. 如申請專利範圍第7項所述的半導體結構的製造方法，其中所述第一區域中的圖案密度大於所述第二區域中的圖案密度。
11. 如申請專利範圍第1項所述的半導體結構的製造方法，更包括：在形成所述介電層之後以及在進行所述表面處理之前，於所 述第二區域上形成罩幕層，所述罩幕層覆蓋所述第二區域中的所述介電層；以及在進行所述表面處理之後以及在進行所述蝕刻製程之前，移除所述罩幕層。
12. 如申請專利範圍第1項所述的半導體結構的製造方法，其中形成所述介電層的方法包括：於所述基底上形成介電材料，且所述介電材料填滿所述第一溝渠及所述第二溝渠；以及對所述介電材料進行平坦化製程，直到暴露出所述基底的表面。

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