TWI581426B - 半導體裝置結構及其形成方法 - Google Patents

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張哲誠
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Description

半導體裝置結構及其形成方法
本發明有關於半導體裝置及其形成方法，特別有關於一種鰭式場效電晶體及其形成方法。
半導體積體電路(IC)產業歷經快速的成長，積體電路材料及設計技術的進步產生數個世代的積體電路。每個世代的積體電路具有比先前的世代更小及更複雜的電路。
在積體電路發展過程中，功能的密度(亦即每單位晶片面積的互連裝置數)普遍地增進，並且幾何尺寸(亦即使用製程能製造出的最小元件(或線))縮小。此尺寸縮小製程通常提供增加生產效率及降低成本的優點。例如，電路設計者依靠新材料以實現改善的效能，其造成三維設計的發展，例如鰭式場效電晶體(fin-like field effect transistors,FinFETs)。鰭式場效電晶體以從基底延伸的薄型垂直「鰭片」(或鰭狀結構)製造，在此垂直的鰭片中形成鰭式場效電晶體的通道。在鰭片上提供閘極使閘極從多面控制通道。鰭式場效電晶體的優點可包含短通道效應的減少、漏電的減少及更高的電流量。
然而，這些優點增進了積體電路製程及製造的複雜度，因為圖樣(feature)尺寸持續減少，製程持續變得難以實 施，因此，在愈來愈小的尺寸下形成可靠的半導體裝置是一項挑戰。
依據一些實施例，提供半導體裝置結構。半導體裝置結構包含在半導體基底上的鰭狀結構。半導體裝置結構也包含覆蓋一部分鰭狀結構的閘極堆疊。閘極堆疊包含第一部分及第二部分鄰近鰭狀結構，且第一部分比第二部分寬。
依據一些實施例，提供半導體裝置結構。半導體裝置結構包含在半導體基底上的鰭狀結構。半導體裝置結構也包含覆蓋一部分鰭狀結構的閘極堆疊。半導體裝置結構更包含從閘極堆疊的側壁朝向閘極堆疊的內部部分及鰭狀結構的側壁延伸的凹陷。
依據一些實施例，提供形成半導體裝置結構的方法。方法包含在半導體基底上形成鰭狀結構。方法也包含在半導體基底上形成閘極堆疊以覆蓋鰭狀結構的一部分。方法更包含移除部分閘極堆疊使得閘極堆疊包含第一部分及第二部分鄰近鰭狀結構，且第一部分比第二部分寬。
100‧‧‧半導體基底
102‧‧‧鰭狀結構
103、107、108s、315s‧‧‧側壁
104‧‧‧隔離圖樣
106‧‧‧閘極介電層
106s、111‧‧‧表面
108‧‧‧閘電極
109a‧‧‧第一部分
109b‧‧‧第二部分
110‧‧‧突出部分
112、309‧‧‧凹陷
302‧‧‧間隔物元件
304A、304B‧‧‧源/汲極圖樣
306‧‧‧介電層
308‧‧‧閘極介電層
310‧‧‧功函數層
312‧‧‧導電填充層
312’‧‧‧閘電極(導電填充層的一部分)
314‧‧‧金屬閘極堆疊
A、B、C‧‧‧區域
P‧‧‧虛構的平面
W1、W1’、W2、W3‧‧‧寬度
θ‧‧‧角度
d‧‧‧距離
閱讀以下細節的敘述及所附的圖示時能最適當地理解本揭示的每個觀點。需注意的是，為了與業界常規一致，各種圖樣並無按比例繪製，事實上，為了清楚說明各種圖樣的大小可隨意增加或減少。
第1A-1B圖為依據一些實施例形成半導體裝置結構的製程的各種階段的透視圖； 第2A-2B圖為依據一些實施例形成半導體裝置結構的製程的各種階段的剖面圖；第3A-3D圖為依據一些實施例半導體裝置結構製程的各種階段的剖面圖；第4圖為依據一些實施例的半導體結構的剖面圖；第5A-5B為依據一些實施例的半導體裝置結構的剖面圖。
以下揭示提供許多不同的實施例或例子以實行提供的主題的不同圖樣，以下敘述元件及配置的特定例子是為了簡化本揭示，這些當然僅為舉例而並非用以限定本發明。例如，以下敘述中形成第一圖樣於第二圖樣上，其可包含第一圖樣與第二圖樣直接接觸的實施例，也可包含第一圖樣與第二圖樣之間有另外的圖樣形成，使得第一圖樣與第二圖樣可並非直接接觸的實施例。另外，本揭示在各種實施例中可重複使用參考符號/或用字。這些重複的符號或用字係為了簡化與清晰之目的，其並非用以規定各種實施例及/或所述結構之間的關係。
此外，於說明書中的空間相對用語，例如”底下(beneath)”、”下方(below)”、”低於(lower)”、”之上(above)、”上面(upper)”以及類似的用語，在此可使用以易於說明圖中的某一元件或圖樣與另一元件或圖樣之間的關係。這些空間相對用語係包含裝置在使用或操作上除了圖中所描繪的方向以外的不同方向。裝置可以別的方式定方向(旋轉90度或在其它方向)，且在此處使用的空間上相對的描述可相應地作同樣的解釋。
在此敘述本揭示的一些實施例，第1A-1B圖為依據一些實施例形成半導體裝置結構的製程的各種階段的透視圖。在第1A-1B圖所述的階段之前、之中、及/或之後可提供額外的操作。上述的一些階段可用不同的實施例取代或排除。對半導體裝置結構可加入額外的圖樣。以下敘述的一些圖樣可用不同的實施例取代或排除。
如第1A圖所示，提供半導體基底100。在一些實施例中，半導體基底100為塊體半導體基底，例如半導體晶圓。例如，半導體基底100為矽晶圓。半導體晶圓100可包含矽或另一元素的半導體材料例如鍺。在一些實施例中，半導體基底100包含化合物半導體，化合物半導體可包含砷化鎵(gallium arsenide)、碳化矽(silicon carbide)、砷化銦(indium arsenide)、磷化銦(indium phosphide)，其他合適的材料或其中的組合。
在一些實施例中，半導體基底100包含絕緣底半導體(semiconductor-on-insulator，SOI)基底，絕緣底半導體基底可使用氧離子直接植入法(SIMOX)製程、晶片接合製程、其他可應用的方法或其中的組合來製造。
如第1A圖所示，依據一些實施例，形成一個或更多個鰭狀結構，在一些實施例中，在半導體基底100中形成多個凹陷(或溝槽)，因此，在凹陷之間形成包含鰭狀結構102的多個鰭狀結構。為了簡化，在此只顯示其中一個鰭狀結構。在一些實施例中，使用一道或多道微影製程及蝕刻製程以形成凹陷。
如第1A圖所示，依據一些實施例，在凹陷中形成 隔離圖樣104以圍繞鰭狀結構102的下方的部分。在一些實施例中，隔離圖樣104連續地圍繞鰭狀結構102的較低的部分，使用隔離圖樣104以界定及電氣上隔離各種形成在半導體基底100之中及/或之上的裝置元件。在一些實施例中，隔離圖樣104包含淺溝槽隔離(shallow trench isolation,STI)圖樣、局部氧化矽(local oxidation of silicon,LOCOS)圖樣、其他合適的隔離圖樣或其中的組合。
在一些實施例中，每個隔離圖樣104具有多層結構。在一些實施例中，隔離圖樣104由介電材料製成，介電材料可包含氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、摻雜氟的矽酸鹽玻璃、低介電常數(low-K dielectric)材料、其他合適的材料或是其中的組合。在一些實施例中，形成淺溝槽隔離襯墊(liner)(未顯示)以減少在半導體基底100與隔離圖樣104之間的界面的結晶缺陷。也可使用淺溝槽隔離襯墊以減少在鰭狀結構與隔離圖樣104之間的結晶缺陷。
在一些實施例中，沈積介電材料層在半導體基底100上，介電材料層覆蓋鰭狀結構，其包含鰭狀結構102且填入鰭狀結構間的凹陷。在一些實施例中，介電材料層使用化學氣相沈積(chemical vapor deposition，CVD)製程、旋轉塗佈(spin-on)製程、其他可應用的製程或其中的組合來沈積。在一些實施例中，實施平坦化製程使介電材料層變薄。例如，使介電材料層變薄至鰭狀結構暴露。平坦化製程可包含化學機械研磨(chemical mechanical polishing，CMP)製程、研磨製程、蝕 刻製程、其他可實施的製程或其中的組合。之後，介電材料層深蝕刻(etch back)至鰭狀結構102的頂部之下。因此，形成隔離圖樣104。如第1A圖所示，依據一些實施例，鰭狀結構包含從隔離圖樣104的頂部表面突出的鰭狀結構102。
如第1A圖所示，依據一些實施例，在隔離圖樣104及鰭狀結構102上沈積閘極介電層106。在一些實施例中，閘極介電層106由氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、具有高介電常數(high dielectric constant,high-K)的介電材料、其他合適的介電材料或其中的組合製成。高介電常數材料的例子包含氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鉿-鋁合金(hafnium dioxide-alumina alloy)、矽氧化鉿(hafnium silicon oxide)、其他合適的高介電常數材料或其中的組合。在一些實施例中，閘極介電層106為假性(dummy)閘極介電層其將隨後移除，在一些其他的實施例中，不形成閘極介電層106。
在一些實施例中，使用化學氣相沈積(chemical vapor deposition，CVD)製程、原子層沈積(atomic layer deposition，ALD)製程、熱氧化(thermal oxidation)製程、物理氣相沈積(physical vapor deposition，PVD)製程、其他可實施的製程或其中的組合來沈積閘極介電層106。
之後，如第1A圖所示，依據一些實施例，在閘極介電層106上形成閘電極108以覆蓋鰭狀結構102的一部分。在一些實施例中，閘電極108為假性閘電極，可被金屬閘電極取 代。在一些實施例中，閘電極108由多晶矽製成。
在一些實施例中，在閘極介電層106上沈積閘電極層，閘電極層可使用化學氣相沈積製程或其他可應用的製程來沈積。在一些實施例中，閘電極層由多晶矽所製成，之後，依據一些實施例，在閘電極層上形成圖案化的硬遮罩層(未顯示)。圖案化的硬遮罩用來使閘電極層圖案化至一個或更多個包含閘電極108的閘電極內。
在一些實施例中，圖案化的硬遮罩層包含第一硬遮罩層及第二硬遮罩層。第一硬遮罩層介於閘電極層與第二硬遮罩層之間。在一些實施例中，第一硬遮罩層由氮化矽製成。在一些實施例中，第二硬遮罩層由氧化矽製成。在一些實施例中，第一硬遮罩層及第二硬遮罩層由氮化矽、氧化矽、碳化矽、金屬氮化物(metal nitrides)例如氮化鈦(titanium nitride)及/或氮化鉭(tantalum nitride)、其他合適的材料或其中的組合。在一些實施例中，第二硬遮罩層比第一硬遮罩層厚。圖案化的硬遮罩可另外加一層或更多層的硬遮罩層。
在一些實施例中，使用蝕刻製程以移除部分閘電極層且形成包含閘電極108的閘電極。在一些實施例中，蝕刻製程包含多道蝕刻操作。在一些實施例中，蝕刻製程包含第一蝕刻操作、第二蝕刻操作及第三蝕刻操作。在一些實施例中，在第一蝕刻操作之後，形成具有如第1A圖所示之輪廓的閘電極108。
在一些實施例中，第一蝕刻操作為電漿蝕刻操作。在一些實施例中，使用於第一蝕刻操作的蝕刻劑包含混合 氣體。在一些實施例中，激發混合氣體產生電漿以實施第一蝕刻操作。在一些實施例中，混合氣體包含HBr、Cl2、CF4、C2F6、C2F4、Ar、He、CH4、O2、N2，其他相似的氣體，其他合適的氣體或其中的組合。
在第一蝕刻操作期間，混合氣體的組成可依據需要改變，在一些實施例中，用來實施第一蝕刻操作的壓力介於約10mtorrs至約500mtorrs之範圍。在一些實施例中，用來實施第一蝕刻的操作功率介於約10W至約1500W之範圍，在一些實施例中，實施第一蝕刻操作的操作溫度介於約20℃至約120℃之範圍。在一些實施例中，實施第一蝕刻操作的操作時間介於約1秒至約1000秒之範圍。
第2A-2B圖為依據一些實施例形成半導體裝置結構製程的各階段的剖面圖。在一些實施例中，第2A圖為第1A圖中所示結構的剖面圖。在一些實施例中，剖面圖帶有虛構的平面P，虛構的平面P對半導體基底100的主要表面平行且橫斷突出在隔離圖樣104上的鰭狀結構102。
如第2A圖所示，閘電極108包含第一部分109a及第二部分109b，第二部分109b在第一部分109a與鰭狀結構102之間，在一些實施例中，第二部分109b鄰近鰭狀結構102。在一些實施例中，第二部分109b比第一部分109a寬。在一些實施例中，第一部分109a及第二部分109b大抵上和鰭狀結構102一樣高。
如第1A圖及第2A圖所示，依據一些實施例，閘電極108的第二部分109b包含突出部分110。突出部分110可因第 一蝕刻操作而形成。在一些實施例中，突出部分110與閘極介電層106的一部分直接接觸，閘極介電層106如第1A圖及第2A圖所示，在鰭狀結構102的側壁103上延伸。在一些其他的實施例中，移除鰭狀結構102側壁上的閘極介電層106的部分。在這些例子中，突出部分110與其中一個側壁例如鰭狀結構102的側壁103直接接觸。
如第2A圖所示，閘電極108具有第一寬度W1及第二寬度W2，第二寬度W2為鄰近鰭狀結構102或鰭狀結構102上的閘極介電層106側壁的閘電極108的部分之寬度。在一些實施例中，寬度W2大於寬度W1。在一些實施例中，寬度W1介於約20nm至約45nm之範圍。在一些實施例中，寬度W2介於約30nm至約60nm之範圍。在一些實施例中，第一部分109a的寬度大抵上相同。例如，每個第一部分109a的寬度等於寬度W1。
在一些實施例中，突出部分110沿朝向鰭狀結構102的側壁103的方向變寬。在一些實施例中，突出部分110沿朝向側壁103的方向逐漸變寬。如第1A圖及第2A圖所示，突出部分110具有表面111。在一些實施例中，表面111為曲面。在一些實施例中，表面111的曲率的中心位於閘電極108的外側。
之後，依據一些實施例，實施第二蝕刻操作以在閘電極108上形成保護膜(未顯示)。在一些實施例中，保護膜包含聚合物膜。在一些實施例中，在位於閘電極108的突出部分110的區域A上形成保護膜。如第1A圖所示，保護膜也形成在區域B及區域C上。在一些實施例中，聚合物膜的厚度不均勻。在一些實施例中，形成在區域B上的保護膜的部分比形成在區 域A上的保護膜的部分厚。在一些實施例中，形成在區域C上的保護膜的部分比形成在區域B上的保護膜的部分厚。
在一些實施例中，在實施第一蝕刻操作的製程腔室中原位實施第二蝕刻操作。在一些實施例中，在第一蝕刻操作之後，不將如第1A圖所示的結構從製程腔室取出而直接地實施第二蝕刻操作。在一些實施例中，在第二蝕刻操作使用混合氣體以形成保護膜。在一些實施例中，激發混合氣體以產生電漿用來形成保護膜。
在一些實施例中，混合氣體包含CH4、O2、CHF3、CH2F2、CH3F、N2、其他相似的氣體，其他合適的氣體或其中的組合。在第二蝕刻操作中，可以依據需要改變混合氣體的組成。在一些實施例中，用來實施第二蝕刻操作的壓力介於約10mtorrs至約100mtorrs之範圍。在一些實施例中，用來實施第二蝕刻操作的操作功率介於約10W至約500W之範圍。在一些實施例中，實施第二蝕刻操作的操作溫度介於約20℃至約120℃之範圍。在一些實施例中，實施第二蝕刻操作的操作時間介於約1秒至約100秒之範圍。
之後，依據如第1B圖及第2B圖所示的一些實施例，實施第三蝕刻操作(或再蝕刻(re-etch)操作)以部分移除閘電極108。在一些實施例中，然後實施第四蝕刻操作(或過度蝕刻(over etch)操作)。在一些實施例中，在第三蝕刻操作及第四蝕刻操作之後，如第1B圖及第2B圖所示，在閘電極108與鰭狀結構102的側壁上的閘極介電層106之間形成凹陷112。在一些實施例中，如第1B圖及2B圖所示，每個凹陷112從閘電極108 的側壁107朝向閘電極108的內部部分及鰭狀結構102的側壁103延伸。
在一些實施例中，在實施第一蝕刻操作及第二蝕刻操作的相同製程腔室中原位實施第三蝕刻操作。在一些實施例中，也在相同的製程腔室中原位實施第四蝕刻操作。在一些實施例中，在第一、第二、第三及第四蝕刻操作完成之前，如第1A圖所示的結構位在製程腔室中不被移出。
如上述，在區域A上或在閘電極108的突出部分110上的保護膜的部分比在區域B上或區域C上的保護膜的部分薄。因此，在第三蝕刻(及第四蝕刻操作)操作之後，因為在區域A的保護膜較薄，所以在區域A的閘電極108比在區域B或區域C的閘電極108被更大量地移除。因此，突出部分110被移除且形成凹陷112。
在一些實施例中，第三蝕刻操作為電漿蝕刻操作。在一些實施例中，在第三蝕刻操作中使用的蝕刻劑包含混合氣體。在一些實施例中，激發混合氣體以產生電漿用來實施第三蝕刻操作。在一些實施例中，混合氣體包含HBr、Cl2、CF4、C2F6、C2F4、Ar、He、CH4、O2、N2、其他相似的氣體、其他合適的氣體或其中的組合。在第三蝕刻操作期間，可依據需要改變混合氣體的組成。在一些實施例中，用來實施第三蝕刻操作的壓力介於約10mtorrs至約300mtorrs之範圍。在一些實施例中，用來實施第三蝕刻操作的操作功率介於約10W至約500W之範圍。在一些實施例中，實施第三蝕刻操作的操作溫度介於約20℃至約100℃。在一些實施例中，實施第三蝕刻操作的操作 時間介於約1秒至約300秒之範圍。
在一些實施例中，第四蝕刻操作為電漿蝕刻操作。在一些實施例中，在第四蝕刻操作中使用的蝕刻劑包含混合氣體，在一些實施例中，激發混合氣體以產生電漿用來實施第四蝕刻操作。在一些實施例中，混合氣體包含CF4、C2F6、C2F4、Cl2、CHF3、CH2F2、CH3F、Ar、He、O2、N2、其他相似的氣體、其他合適的氣體或其中的組合。在第四蝕刻操作期間，可依據需要改變混合氣體的組成。在一些實施例中，用來實施第四蝕刻操作的壓力介於約10mtorrs至約500mtorrs之範圍。在一些實施例中，用來實施第四蝕刻操作的操作功率介於約10W至約1400W之範圍。在一些實施例中，實施第四蝕刻操作的操作溫度介於約50℃至約100℃之範圍。在一些實施例中，實施第四蝕刻操作的操作時間介於約10秒至約50秒之範圍。
在蝕刻操作之後，移除部分閘電極108以形成凹陷112。如圖2B所示，依據一些實施例，由於突出部分110的移除及凹陷112的形成，第一部分109a變得比第二部分109b寬。在一些實施例中，第二部分109b沿著從第一部分109a朝向鰭狀結構102的側壁103的方向逐漸變窄。在一些實施例中，如第1B圖及第2B圖所示，第二部分109b大抵上與鰭狀結構102一樣高。
如第2B圖所示，在形成凹陷112之後，閘電極108具有第三寬度W3。第三寬度W3為閘電極108鄰近在鰭狀結構102的側壁上的閘極介電層106之部分的寬度。在一些其他的實施例中，移除在鰭狀結構102側壁上的閘極介電層106的部分。 在這些例子中，寬度W3為閘電極108鄰近鰭狀結構102的側壁部分的寬度。在一些實施例中，在蝕刻操作之後，第一部分109a具有小於寬度W1的寬度W1’。在一些實施例中，第一部分109a的寬度在蝕刻操作之後大抵上相同。例如，每個第一部分109a的寬度等於寬度W1’。
在一些實施例中，寬度W1’大於寬度W3。在一些實施例中，寬度W1’介於約21nm至約43nm之範圍。在一些實施例中，寬度W3介於約15nm至約40nm之範圍。在一些實施例中，寬度W3對寬度W1’的比例(W3/W1’)介於約0.6至約0.96之範圍。在一些例子中，若比例(W3/W1’)小於約0.6，寬度W3可能會太小。因此，金屬閘極堆疊314可能不能夠適當地控制通道區域。在一些其他的例子中，若比例(W3/W1’)大於約0.96，寬度W3可能會太大。因此，金屬閘極堆疊314可能太過靠近源/汲極圖樣304A及304B，其可能增加短路的風險。
如第2B圖所示，在凹陷112的側壁108s與鰭狀結構102的側壁103上的閘極介電層106的表面106s之間形成有一角度θ。在一些實施例中，角度θ小於約90度。在一些實施例中，角度θ介於約10度至約70度。在一些實施例中，側壁108s大抵上為平面的表面。在一些實施例中，側壁108s為曲面或包含彎曲的部分。
在上述蝕刻操作之後，閘電極108可具有如第1B圖及第2B圖所示的輪廓，其可促進隨後的製程。第3A-3D圖為依據一些實施例中半導體裝置結構製程的各種階段的剖面圖。在一些實施例中，第3A-3D圖顯示根據第1B圖中所示的L-L線之 隨後的製程的各種階段。
如第3A圖所示，依據一些實施例，在閘電極108上形成間隔物元件302。間隔物元件302可用來幫助隨後源/汲極圖樣的形成。在一些實施例中，間隔物元件302包含一層或更多層。在一些實施例中，間隔物元件302由介電材料製成。介電材料可包含氧化矽、氮化矽、氮氧化矽、其他合適的材料或其中的組合。
在一些實施例中，間隔物材料層使用化學氣相沈積製程、物理氣相沈積、旋轉塗佈製程、其他可實施的製程或其中的組合來沈積。之後，使用蝕刻製程例如非等向性(anisotropic)蝕刻製程以移除部分間隔物材料層。因此，如第3A圖所示，間隔物材料層的剩餘部分形成間隔物元件302。在一些實施例中，在移除未被閘電極108覆蓋的閘極介電層106的部分之後形成間隔物元件302。在一些實施例中，在用來形成間隔物元件302的蝕刻製程期間，未被閘電極108覆蓋的閘極介電層106隨著間隔物材料層一起被移除。
之後，依據一些實施例如第3A圖所示，在未被閘電極108及間隔物元件302覆蓋的鰭狀結構102上形成源/汲極圖樣304A及304B。在一些實施例中，使用如蝕刻製程移除部分未被閘電極108及間隔物元件302覆蓋的鰭狀結構102以形成凹陷。之後，在凹陷中形成源/汲極圖樣304A及304B。在一些實施例中，源/汲極圖樣304A及304B為磊晶生長圖樣。在一些實施例中，源/汲極圖樣304A及304B從凹陷突出。在一些實施例中，使用磊晶成長製程以形成源/汲極圖樣304A及304B。在 一些實施例中，也使用源/汲極圖樣304A及304B作為應力源(stressors)，其可在通道區域與源/汲極圖樣304A及304B之間施加應變或應力，載子移動率(carrier mobility)可因此增進。
如第3B圖所示，依據一些實施例，形成介電層306以圍繞閘極堆疊。在一些實施例中，沈積介電材料層以覆蓋源/汲極圖樣304A及304B、間隔物元件302，以及閘電極108。之後，使用平坦化製程以移除部分介電材料層。可移除部分介電材料層至閘電極108暴露出來為止，因此形成介電層306。
在一些實施例中，介電材料層由矽氧化物(silicon oxide)、氮氧化矽(silicon oxynitride)、硼矽酸玻璃(borosilicate glass,BSG)、磷矽酸玻璃(phosphoric silicate glass,PSG)、硼磷玻璃(borophosphosilicate,BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass,FSG)、低介電常數(low-k)材料、多孔(porous)介電材料、其他合適的材料或其中的組合來製成。在一些實施例中，使用化學氣相沈積(CVD)製程、原子層沈積(ALD)製程、旋轉塗佈(spin-on)製程、其他可實施的製程或其中的組合來沈積介電材料層。在一些實施例中，平坦化製程包含化學機械研磨製程、研磨製程(grinding process)、蝕刻製程、其他可實施的製程或其中的組合。
之後，依據一些實施例，移除閘電極108及閘極介電層106並以金屬閘極堆疊取代之。如第3B圖所示，依據一些實施例，移除閘電極108及閘極介電層106以在間隔物元件302之間形成凹陷309，凹陷309暴露出鰭狀結構102，可使用一道或更多道蝕刻製程以形成凹陷309。
如第3C圖所示，依據一些實施例，在間隔物元件302與凹陷(或溝槽)309之間沈積並填滿金屬閘極堆疊層。金屬閘極堆疊層可包含閘極介電層308、功函數層310及導電填充層312。可在金屬閘極堆疊層之間形成一層或更多層，例如，在閘極介電層308與功函數層310之間形成障壁(barrier)層。可在功函數層310與導電填充層312之間形成阻擋(blocking)層。
在一些實施例中，閘極介電層308由具有高介電常數(high-K)的介電材料製成。閘極介電層308可由氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-鋁合金(hafnium dioxide-alumina alloy)、鉿氧化矽(hafnium silicon oxide)、鉿氮氧化矽(hafnium silicon oxynitride)、鉿氧化鉭(hafnium tantalum oxide)、鉿氧化鈦(hafnium titanium oxide)、鉿氧化鋯(hafnium zirconium oxide)、其他合適的高介電常數材料或其中的組合。
使用功函數層310以提供電晶體需要的功函數用來增進元件的效率，例如改善臨界電壓。在一些實施例中，功函數層310為能夠提供元件合適的功函數值例如等於或小於約4.5eV的n型金屬層。在一些實施例中，功函數層310為能夠提供元件合適的功函數值例如等於或大於約4.8eV的p型金屬層。
n型金屬層可包含金屬、金屬碳化物(metal carbide)、金屬氮化物(metal nitride)或其中的組合，例如，n型金屬層包含氮化鈦(titanium nitride)、鉭(tantalum)、氮化鉭(tantalum nitride)、其他合適的材料或其中的組合。p型金屬層可包含金屬、金屬碳化物、金屬氮化物、其他合適的材料或其 中的組合。例如，p型材料包含氮化鉭(tantalum nitride)、氮化鎢(tungsten nitride)、鈦(titanium)、氮化鈦(titanium nitride)、其他合適的材料或其中的組合。
功函數層310也可由鉿(hafnium)、鋯(ziconium)、鈦(titanium)、鉭(tantalum)、鋁(aluminum)、金屬碳化物(例如，碳化鉭(hafnium carbide)、碳化鋯(zirconium carbide)、碳化鈦(titanium carbide)、碳化鋁(aluminum carbide))、鋁礬(aluminides)、釕(ruthenium)、鈀(palladium)、鉑(platinum)、鈷(cobalt)、鎳(nickel)、導電金屬氧化物或其中的組合來製成。可微調功函數層310的厚度及/或組成以調整功函數能階，例如，可視厚度及/或組合使用氮化鈦層作為p型金屬層或n型金屬層。
在一些實施例中，導電填充層312由金屬材料製成，金屬材料可包含鎢、鋁、銅、其他合適的材料或其中的組合。金屬閘極堆疊的形成可包含多道沈積製程。沈積製程可包含化學氣相沈積(CVD)製程、原子層沈積(ALD)製程、物理氣相沈積(PVD)製程、電鍍(electroplating)製程、無電鍍(electroless plating)製程、旋轉塗佈(spin-on)製程、其他可實施的製程或其中的組合。
如第3D圖所示，依據一些實施例，實施平坦化製程以移除凹陷(或溝槽)之外的金屬閘極堆疊層的部分，其中凹陷(或溝槽)是在間隔物元件302之間。因此，形成金屬閘極堆疊314。金屬閘極堆疊314包含閘極介電層308、功函數層310及閘電極312’(例如金屬閘電極)其為導電填充層312的一部分。在一 些實施例中，金屬閘極堆疊314與鰭狀結構102直接接觸。例如，金屬閘極堆疊314的閘極介電層308與鰭狀結構102直接接觸。
如第4圖所示為依據一些實施例的半導體裝置結構的剖面圖。在一些實施例中，第4圖為第3D圖所示之結構的剖面圖，其也帶著如第1B圖中所示之虛構的平面P。為了簡化之目的，一些元件例如介電層306及間隔元件302在第4圖中並未顯示。
如第4圖所示，依據一些實施例，金屬閘極堆疊314具有與閘電極108大抵上相同的輪廓。金屬閘極堆疊314也包含凹陷112。如第4圖所示，每個凹陷112從金屬閘極堆疊314的側壁315s朝向金屬閘極堆疊314的內部部分及鰭狀結構102的側壁103延伸。在一些實施例中，每個凹陷112鄰近鰭狀結構102的側壁。在一些實施例中，每個凹陷112位於閘極堆疊314與其中一個源/汲極圖樣304A及304B之間。如第4圖所示，金屬閘極堆疊314也具有鄰近鰭狀結構102的側壁的寬度W3及寬度W1’。在一些實施例中，寬度W3對寬度W1’的比例介於從約0.6至約0.96之範圍，其與第2B圖所示的閘電極108的寬度W3對寬度W1’的比例相似。
在一些實施例中，如第3B圖所示，將閘極介電層106完全移除以促進隨後的金屬閘極堆疊314的形成。在一些實施例中，實施過蝕刻(over etch)製程以確保閘極介電層106的完全移除。由於凹陷112的一段距離，閘電極108藉此與源/汲極圖樣304A或304B分開。在形成金屬閘極堆疊314來取代閘電極 108及閘極介電層106之後，金屬閘極堆疊314也藉由一段距離例如距離d與源/汲極分開。因此，防止金屬閘極堆疊314與源/汲圖樣304A及/或304B之間的短路。大幅改善半導體裝置結構的操作及可靠度。
本揭示的實施例可以有許多變化及/或調整。如上述，閘電極108的側壁108s為曲面或包含彎曲的部分。因此，根據一些實施例，金屬閘極堆疊314的凹陷112的側壁也包含曲面或彎曲的部分。
第5A圖和第5B圖為依據一些實施例的半導體裝置結構的剖面圖。如第5A圖所示，依據一些實施例，凹陷112包含彎曲的輪廓。凹陷112的側壁(或底部)包含曲面。如第5A圖所示，在一些實施例中，使曲面的曲率中心位於金屬閘極堆疊314的外側。本揭示的實施例可以有許多變化及/或調整。在一些其他的實施例中，使曲面的曲率中心位於金屬閘極堆疊314的內部，例如第5B圖所示的結構。
本揭示的實施例在鰭狀結構的部分上形成閘極堆疊。藉由使用多道蝕刻操作，形成閘極堆疊來包含鄰近鰭狀結構更寬的部分及更窄的部分。因為在鰭狀結構附近的閘極堆疊變得較窄，可防止在鰭狀結構上形成的源/汲圖樣與閘極堆疊的較窄的部分直接接觸，可防止源/汲圖樣與閘極堆疊之間的短路。因此，大幅改善半導體裝置結構的操作及可靠度。
依據一些實施例，提供半導體裝置結構。半導體裝置結構包含在半導體基底上的鰭狀結構。半導體裝置結構也包含覆蓋一部分鰭狀結構的閘極堆疊。閘極堆疊包含第一部分 及第二部分鄰近鰭狀結構，且第一部分比第二部分寬。
依據一些實施例，提供半導體裝置結構。半導體裝置結構包含在半導體基底上的鰭狀結構。半導體裝置結構也包含覆蓋一部分鰭狀結構的閘極堆疊。半導體裝置結構更包含從閘極堆疊的側壁朝向閘極堆疊的內部部分及鰭狀結構的側壁延伸的凹陷。
依據一些實施例，提供形成半導體裝置結構的方法。方法包含在半導體基底上形成鰭狀結構。方法也包含在半導體基底上形成閘極堆疊以覆蓋鰭狀結構的一部分。方法更包含移除部分閘極堆疊使得閘極堆疊包含第一部分及第二部分鄰近鰭狀結構，且第一部分比第二部分寬。
本揭示以上所述許多實施例是為了任何所屬技術領域中具有通常知識者易於理解，任何所屬技術領域中具有通常知識者應當理解基於本揭示實施例所揭露的設計或調整其他製程和結構以實現相同目的及/或達成相同優點。任何所屬技術領域中具有通常知識者也應當理解其中的不同的調整、取代以及改變皆不背離本揭示的精神以及範圍。
100‧‧‧半導體基底
102‧‧‧鰭狀結構
103‧‧‧側壁
104‧‧‧隔離圖樣
106‧‧‧閘極介電層
108‧‧‧閘電極
110‧‧‧突出部分
111‧‧‧表面
A、B、C‧‧‧區域
P‧‧‧虛構的平面

Claims (12)

  1. 一種半導體裝置結構，包括：一鰭狀結構在一半導體基底上；以及一閘極堆疊覆蓋該鰭狀結構的一部分，其中該閘極堆疊包括一第一部分及一第二部分鄰近該鰭狀結構，且該第一部分比該第二部分寬。
  2. 如申請專利範圍第1項所述之半導體裝置結構，更包括一凹陷從該閘極堆疊的一側壁朝向該閘極堆疊的一內部部分及該鰭狀結構的一側壁延伸。
  3. 如申請專利範圍第2項所述之半導體裝置結構，更包括一磊晶成長圖樣在該鰭狀結構上，其中該凹陷介於該磊晶成長圖樣與該閘極堆疊之間。
  4. 如申請專利範圍第1項所述之半導體裝置結構，其中該第二部分沿一從該第一部分朝向該鰭狀結構的一側壁之方向逐漸變窄。
  5. 如申請專利範圍第1項所述之半導體裝置結構，其中該閘極堆疊包括一功函數層及一閘極介電層，且該閘極介電層將該鰭狀結構與該功函數層分開。
  6. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一部分具有一第一寬度，該第二部分具有一第二寬度鄰近該鰭狀結構，且該第二寬度對該第一寬度的一比例介於0.6至0.96之範圍。
  7. 一種半導體裝置結構，包括：一鰭狀結構在一半導體基底上； 一閘極堆疊覆蓋該鰭狀結構的一部分；以及一凹陷由該閘極堆疊的一側壁朝向該閘極堆疊的一內部部分及該鰭狀結構的一側壁延伸。
  8. 如申請專利範圍第7項所述之半導體裝置結構，其中該凹陷包括一彎曲的輪廓。
  9. 如申請專利範圍第7項所述之半導體裝置結構，其中該閘極堆疊沿一朝向該鰭狀結構的一側壁之方向逐漸變窄。
  10. 一種形成半導體裝置結構的方法，包括：形成一鰭狀結構在一半導體基底上；形成一閘極堆疊在該半導體基底上，以覆蓋該鰭狀結構的一部分；以及移除部分該閘極堆疊，使得該閘極堆疊包含一第一部分及一第二部分鄰近該鰭狀結構，且該第一部分比該第二部分寬。
  11. 如申請專利範圍第10項所述之形成半導體裝置結構的方法，其中移除部分該閘極堆疊包含在一製程腔室中原位實施多個蝕刻操作。
  12. 如申請專利範圍第11項所述之形成半導體裝置結構的方法，其中在該些蝕刻操作中使用的混合氣體不同。
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