CN106169500B - 半导体器件结构的结构和形成方法 - Google Patents

半导体器件结构的结构和形成方法 Download PDF

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Abstract

提供半导体器件结构的结构和形成方法。该半导体器件结构包括位于半导体衬底上方的鳍结构。该半导体器件结构也包括覆盖部分鳍结构的栅极堆叠件。该栅极堆叠件包括第一部分和邻近鳍结构的第二部分，并且第一部分宽于第二部分。

Description

半导体器件结构的结构和形成方法
优先权声明和交叉引用
本申请要求2015年5月20日提交的美国临时申请第62/164,223号的权益，其全部内容结合于此作为参考。
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及半导体器件结构的结构和形成方法。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC。每一代都比上一代具有更小和更复杂的电路。
在IC演化工艺中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。例如，电路设计者期待新颖结构以带来改进的性能，这导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET由从衬底向上延伸的薄且垂直的“鳍”(或鳍结构)制造。在这个垂直鳍中形成FinFET的沟道。在鳍上方提供栅极以允许栅极从多个侧面控制沟道。FinFET的优势可以包括短沟道效应的减小、减少的泄漏和更高的电流。
然而，这些进步增加了处理和制造IC的复杂性。由于部件尺寸不断减小，制造工艺不断地变得更加难以实施。因此，形成尺寸越来越小的可靠的半导体器件是一个挑战。
发明内容
本发明的实施例提供了一种半导体器件结构，包括：鳍结构，位于半导体衬底上方；以及栅极堆叠件，覆盖部分所述鳍结构，其中，所述栅极堆叠件包括第一部分和邻近所述鳍结构的第二部分，并且所述第一部分宽于所述第二部分。
本发明的另一实施例提供了一种半导体器件结构，包括：鳍结构，位于半导体衬底上方；栅极堆叠件，覆盖部分所述鳍结构；以及凹槽，从所述栅极堆叠件的侧壁朝向所述栅极堆叠件的内部和所述鳍结构的侧壁延伸。
本发明的又一实施例提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成鳍结构；在所述半导体衬底上方形成栅极堆叠件以覆盖部分所述半导体鳍；以及部分地去除所述栅极堆叠件，使得所述栅极堆叠件包括第一部分和邻近所述鳍结构的第二部分，并且所述第一部分宽于所述第二部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清除的讨论，各个部件的尺寸可以任意的增大或减小。
图1A至图1B是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的立体图。
图2A至图2B是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图3A至图3D是根据一些实施例的用于半导体器件结构的工艺的各个阶段的截面图。
图4是根据一些实施例的半导体器件结构的截面图。
图5A至图5B是根据一些实施例的半导体器件结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号或字符。该重复是为了简单和清楚的目的。并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
描述了本发明的一些实施例。图1A至图1B是根据一些实施例的用于形成半导体器件结构的各个工艺阶段的立体图。在图1A至图1B中描述的阶段之前、期间和/或之后可以提供额外的操作。对于不同的实施例，可以替换或消除所描述的一些阶段。额外的部件可以添加至半导体器件结构。对于不同的实施例，可以替换或消除下面所描述的一些部件。
如图1A所示，提供半导体衬底100。在一些实施例中，半导体衬底100是块状半导体衬底，诸如半导体晶圆。例如，半导体衬底100是硅晶圆。半导体衬底100可以包括硅或诸如锗的其他元素半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括砷化镓、碳化硅、砷化铟、磷化铟、其它合适的材料或它们的组合。
在一些实施例中，半导体衬底100包括绝缘体上半导体(SOI)衬底。SOI衬底可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺、其它适用的方法或它们的组合制造。
如图1A所示，根据一些实施例，形成一个或多个鳍结构。在一些实施例中，在半导体衬底100中形成多个凹槽(或沟槽)。因此，在凹槽之间形成包括鳍结构102的多个鳍结构。为简单起见，仅示出一个鳍结构。在一些实施例中，一种或多种光刻和蚀刻工艺用于形成凹槽。
如图1A所示，根据一些实施例，在凹槽中形成隔离部件104以围绕鳍结构102的下部。在一些实施例中，隔离部件104连续地围绕鳍结构102的下部。隔离部件104用于限定和电隔离形成在半导体衬底100中和/或上方的各种器件元件。在一些实施例中，隔离部件104包括浅沟槽隔离(STI)部件、硅的局部氧化(LOCOS)部件、其它合适的隔离部件或它们的组合。
在一些实施例中，每个隔离部件104都具有多层结构。在一些实施例中，隔离部件104由介电材料制成。介电材料可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低-K介电材料、其它合适的材料或它们的组合。在一些实施例中，形成STI衬垫(未示出)以减少半导体衬底100和隔离部件104之间的界面处的晶体缺陷。STI衬垫也可以用于减少鳍结构和隔离部件104之间的界面处的晶体缺陷。
在一些实施例中，在半导体衬底100上方沉积介电材料层。介电材料层覆盖包括鳍结构102的鳍结构并且填充鳍结构之间的凹槽。在一些实施例中，使用化学汽相沉积(CVD)工艺、旋涂工艺、其它适用的工艺或它们的组合沉积介电材料层。在一些实施例中，实施平坦化工艺以削薄介电材料层。例如，削薄介电材料层直到暴露出鳍结构102。平坦化工艺可以包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺、其它适用的工艺或它们的组合。之后，介电材料层被回蚀刻至低于鳍结构102的顶部。因此，形成隔离部件104。如图1A所示，根据一些实施例，包括鳍结构102的鳍结构突出于隔离部件104的顶面。
如图1A所示，根据一些实施例，在隔离部件104和鳍结构102上方沉积栅极介电层106。在一些实施例中，栅极介电层106由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高-K)的介电材料、其它合适的介电材料或它们的组合制成。高-K介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、其它合适的高-K材料或它们的组合。在一些实施例中，栅极介电层106是随后将被去除的伪栅极介电层。在一些其它实施例中，未形成栅极介电层106。
在一些实施例中，使用化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、物理汽相沉积(PVD)工艺、其它适用的工艺或它们的组合沉积栅极介电层106。
之后，如图1A所示，根据一些实施例，在栅极介电层106上方形成栅电极108以覆盖部分鳍结构102。在一些实施例中，栅电极108是将被金属栅电极代替的伪栅电极。在一些实施例中，栅电极108由多晶硅制成。
在一些实施例中，栅电极层沉积在栅极介电层106上方。可以使用CVD工艺或其它适用的工艺沉积栅电极层。在一些实施例中，栅电极层由多晶硅制成。之后，根据一些实施例，在栅电极层上方形成图案化的硬掩摸层(未示出)。图案化的硬掩摸层用于将栅电极层图案化成包括栅电极108的一个或多个栅电极。
在一些实施例中，图案化的硬掩摸层包括第一硬掩摸层和第二硬掩摸层。第一硬掩摸层位于栅电极层和第二硬掩摸层之间。在一些实施例中，第一硬掩摸层由氮化硅制成。在一些实施例中，第二硬掩摸层由氧化硅制成。在一些实施例中，第一硬掩摸层和第二硬掩摸层由氮化硅、氧化硅、碳化硅、诸如氮化钛和/或氮化钽的金属氮化物、其它合适的材料或它们的组合制成。在一些实施例中，第二硬掩摸层厚于第一硬掩摸层。一个或多个额外的硬掩摸层可以添加至图案化的硬掩摸。
在一些实施例中，蚀刻工艺用于部分地去除栅电极层以及形成包括栅电极108的栅电极。在一些实施例中，蚀刻工艺包括多个蚀刻操作。在一些实施例中，蚀刻工艺包括第一蚀刻操作、第二蚀刻操作和第三蚀刻操作。在一些实施例中，在第一蚀刻操作之后，形成具有图1A中示出的轮廓的栅电极108。
在一些实施例中，第一蚀刻操作是等离子体蚀刻操作。在一些实施例中，在第一蚀刻操作中使用的蚀刻剂包括气体混合物。在一些实施例中，激发气体混合物以生成用于实施第一蚀刻操作的等离子体。在一些实施例中，气体混合物包括HBr、Cl2、CF4、C2F6、C2F4、Ar、He、CH4、O2、N2、其它类似的气体、其它合适的气体或它们的组合。
在第一蚀刻操作期间，气体混合物的组分可以根据需求而改变。在一些实施例中，用于实施第一蚀刻操作的压力在从约10毫托至约500毫托的范围内。在一些实施例中，用于实施第一蚀刻操作的操作功率在从约10W至约1500W的范围内。在一些实施例中，用于实施第一蚀刻操作的操作温度在从约20℃至约120℃的范围内。在一些实施例中，用于实施第一蚀刻操作的操作时间在从约1秒至约1000秒的范围内。
图2A至图2B是根据一些实施例的用于形成半导体器件结构的各个工艺阶段的截面图。在一些实施例中，图2A是图1A中示出的结构的截面图。在一些实施例中，截面图沿着假想面P截取。假想面P平行于半导体衬底100的主表面并且和突出于隔离部件104之上的鳍结构102相交。
如图2A所示，栅电极108包括第一部分109a和第二部分109b。第二部分109b位于第一部分109a和鳍结构102之间。在一些实施例中，第二部分109b邻近鳍结构102。在一些实施例中，第二部分109b宽于第一部分109a。在一些实施例中，第一部分109a和第二部分109b基本上与鳍结构102一样高。
如图1A和图2A所示，根据一些实施例，栅电极108的第二部分109b包括突出部分110。突出部分110可以由第一蚀刻操作形成。在一些实施例中，如图1A和图2A所示，突出部分110与在鳍结构102的侧壁103上方延伸的部分栅极介电层106直接接触。在一些其它实施例中，去除鳍结构102的侧壁上的部分栅极介电层106。在这些情况下，突出部分110与鳍结构102的其中一个侧壁(诸如侧壁103)直接接触。
如图2A所示，栅电极108具有第一宽度W1和第二宽度W2。第二宽度W2是邻近鳍结构102或鳍结构102的侧壁上方的栅极介电层106的栅电极108的部分的宽度。在一些实施例中，宽度W2大于宽度W1。在一些实施例中，宽度W1在从约20nm至约45nm的范围内。在一些实施例中，宽度W2在从约30nm至约60nm的范围内。在一些实施例中，第一部分109a的宽度基本相同。例如，第一部分109a的每个宽度都等于W1。
在一些实施例中，突出部分110沿着朝向鳍结构102的侧壁103的方向变宽。在一些实施例中，突出部分110沿着朝向侧壁103的方向逐渐变宽。如图1A和图2A所示，突出部分110具有表面111。在一些实施例中，表面111是弯曲表面。在一些实施例中，表面111的曲率中心设置于栅电极108的外侧。
之后，根据一些实施例，实施第二蚀刻操作以在栅电极108上方形成保护膜(未示出)。在一些实施例中，保护膜包括聚合物膜。在一些实施例中，保护膜形成在区域A上方，栅电极108的突出部分110设置在区域A中。如图1A所示，保护膜也形成在区域B和区域C上方。在一些实施例中，聚合物膜的厚度是不均匀的。在一些实施例中，在区域B上方形成的部分保护膜厚于区域A上方形成的部分保护膜。在一些实施例中，在区域C上方形成的部分保护膜厚于区域B上方形成的部分保护膜。
在一些实施例中，在实施第一蚀刻操作的工艺室中原位实施第二蚀刻操作。在一些实施例中，在第一蚀刻操作之后且没有将图1A中示出的结构取出工艺室时立即实施第二蚀刻操作。在一些实施例中，在第二蚀刻操作中使用气体混合物以形成保护膜。在一些实施例中，激发气体混合物以生成用于形成保护膜的等离子体。
在一些实施例中，气体混合物包括CH4、O2、CHF3、CH2F2、CH3F、N2、其它类似的气体、其它合适的气体或它们的组合。在第二蚀刻操作期间，气体混合物的组分可以根据需求而改变。在一些实施例中，用于实施第二蚀刻操作的压力在从约10毫托至约100毫托的范围内。在一些实施例中，用于实施第二蚀刻操作的操作功率在从约10W至约500W的范围内。在一些实施例中，用于实施第二蚀刻操作的操作温度在从约20℃至约120℃的范围内。在一些实施例中，用于实施第二蚀刻操作的操作时间在从约1秒至约100秒的范围内。
之后，如图1B和图2B所示，根据一些实施例，实施第三蚀刻操作(或再蚀刻操作)以部分地去除栅电极108。在一些实施例中，然后实施第四蚀刻操作(或过蚀刻操作)。在一些实施例中，如图1B和图2B所示，在第三和第四蚀刻操作之后，在栅电极108和鳍结构102的侧壁上方的栅极介电层106之间形成凹槽112。如图1B和图2B所示，在一些实施例中，每个凹槽112都从栅电极108的侧壁107朝向栅电极108的内部和鳍结构102的侧壁103延伸。
在一些实施例中，在实施第一蚀刻操作和第二蚀刻操作的相同工艺室中原位实施第三蚀刻操作。在一些实施例中，也在相同工艺室中原位实施第四蚀刻操作。在一些实施例中，在完成第一、第二、第三和第四蚀刻操作之前，图1A中示出的结构设置于工艺室中而没有被移动。
如上所述，在区域A或栅电极108的突出部分110上方的保护膜的部分薄于区域B或区域C上方的保护膜。由于区域A处的保护膜更薄，因此，在第三蚀刻操作(和第四蚀刻操作)之后，相比于于区域B或区域C处的保护膜，区域A处的更大量的栅电极108被去除。因而，去除突出部分110，并且形成凹槽112。
在一些实施例中，第三蚀刻操作是等离子体蚀刻操作。在一些实施例中，在第三蚀刻操作中使用的蚀刻剂包括气体混合物。在一些实施例中，激发气体混合物以生成用于实施第三蚀刻操作的等离子体。在一些实施例中，气体混合物包括HBr、Cl2、CF4、C2F6、C2F4、Ar、He、CH4、O2、N2、其它类似的气体、其它合适的气体或它们的组合。在第三蚀刻操作期间，气体混合物的组分可以根据需求而改变。在一些实施例中，用于实施第三蚀刻操作的压力在从约10毫托至约300毫托的范围内。在一些实施例中，用于实施第三蚀刻操作的操作功率在从约10W至约500W的范围内。在一些实施例中，用于实施第三蚀刻操作的操作温度在从约20℃至约100℃的范围内。在一些实施例中，用于实施第三蚀刻操作的操作时间在从约1秒至约300秒的范围内。
在一些实施例中，第四蚀刻操作是等离子体蚀刻操作。在一些实施例中，在第四蚀刻操作中使用的蚀刻剂包括气体混合物。在一些实施例中，激发气体混合物以生成用于实施第四蚀刻操作的等离子体。在一些实施例中，气体混合物包括CF4、C2F6、C2F4、Cl2、CHF3、CH2F2、CH3F、Ar、He、N2、O2、其它类似的气体、其它合适的气体或它们的组合。在第四蚀刻操作期间，气体混合物的组分可以根据需求而改变。在一些实施例中，用于实施第四蚀刻操作的压力在从约10毫托至约500毫托的范围内。在一些实施例中，用于实施第四蚀刻操作的操作功率在从约10W至约1400W的范围内。在一些实施例中，用于实施第四蚀刻操作的操作温度在从约50℃至约100℃的范围内。在一些实施例中，用于实施第四蚀刻操作的操作时间在从约10秒至约50秒的范围内。
在蚀刻操作之后，部分地去除栅电极108以形成凹槽112。如图2B所示，根据一些实施例，由于去除突出部分110以及形成凹槽112，第一部分109a变得宽于第二部分109b。在一些实施例中，第二部分109b沿着从第一部分109a朝向鳍结构102的侧壁103的方向逐渐变窄。在一些实施例中，如图1B和图2B所示，第二部分109b和鳍结构102基本一样高。
如图2B所示，在形成凹槽112之后，栅电极108具有第三宽度W3。第三宽度W3是邻近鳍结构102的侧壁上方的栅极介电层106的部分栅电极108的宽度。在一些其它实施例中，去除鳍结构102的侧壁上方的部分栅极介电层106。在这些情况下，宽度W3是邻近鳍结构102侧壁的部分栅电极108的宽度。在一些实施例中，在蚀刻操作之后，第一部分109a具有小于宽度W1的宽度W1’。在一些实施例中，在蚀刻操作之后，第一部分109a的宽度基本相同。例如，第一部分109a的每个宽度都等于宽度W1’。
在一些实施例中，宽度W1’大于宽度W3。在一些实施例中，宽度W1’在从约21nm至约43nm的范围内。在一些实施例中，宽度W3在从约15nm至约40nm的范围内。在一些实施例中，宽度W3和宽度W1’的比率(W3/W1’)在从约0.6至约0.96的范围内。在一些情况下，如果比率(W3/W1’)小于约0.6，则宽度W3可能太小。因此，金属栅极堆叠件314可能无法适当地控制沟道区。在一些其它情况下，如果比率(W3/W1’)大于约0.96，则宽度W3可能太大。因此，金属栅极堆叠件314可能太接近源极/漏极部件304A和304B，这样可能增加短路的风险。
如图2B所示，在凹槽112的侧壁108s和鳍结构102的侧壁103上方的栅极介电层106的表面106s之间形成角θ。在一些实施例中，角θ小于约90°。在一些实施例中，角θ在从约10°至约70°的范围内。在一些实施例中，侧壁108s基本上是平坦表面。在一些实施例中，侧壁108s是弯曲表面或包括弯曲部分。
在上述蚀刻操作之后，栅电极108可以具有图1B和图2B所示的轮廓，该轮廓可以有利于随后的工艺。图3A至图3D是根据一些实施例的用于半导体器件结构的各个工艺阶段的截面图。在一些实施例中，图3A至图3D示出沿着图1B中示出的线L-L截取的随后的工艺的各个阶段。
如图3A所示，根据一些实施例，在栅电极108的侧壁上方形成间隔件元件302。间隔件元件302可以用于辅助随后形成源极/漏极部件。在一些实施例中，间隔件元件302包括一层或多层。在一些实施例中，间隔件元件302由介电材料制成。介电材料可以包括氧化硅、氮化硅、氮氧化硅、其它合适的材料或它们的组合。
在一些实施例中，间隔件材料层使用CVD工艺、PVD工艺、旋涂工艺、其它适用的工艺或它们的组合沉积。之后，使用诸如各向异性蚀刻工艺的蚀刻工艺部分地去除间隔件材料层，。因此，如图3A所示，间隔件材料层的剩余部分形成间隔件元件302。在一些实施例中，在去除未由栅电极108覆盖的栅极介电层106的部分之后，形成间隔件元件302。在一些实施例中，在用于形成间隔件元件302的蚀刻工艺期间，未由栅电极108覆盖的栅极介电层106和间隔材料层一起被去除。
之后，如图3A所示，根据一些实施例，在未被栅电极108和间隔件元件302覆盖的鳍结构102上形成源极/漏极部件304A和304B。在一些实施例中，使用例如蚀刻工艺部分地去除未由栅电极108和间隔件元件302覆盖的鳍结构102以形成凹槽。之后，在凹槽中形成源极/漏极部件304A和304B。在一些实施例中，源极/漏极部件304A和304B都是外延生长的部件。在一些实施例中，源极/漏极部件304A和304B突出于凹槽。在一些实施例中，使用外延生长工艺形成源极/漏极部件304A和304B。在一些实施例中，源极/漏极部件304A和304B也用作压力源，该压力源可以将应力或压力施加在源极/漏极部件304A和304B之间的沟道区上。载离子迁移率可以相应提高。
如图3B所示，根据一些实施例，形成介电层306以围绕栅极堆叠件109。在一些实施例中，介电材料层沉积为覆盖源极/漏极部件304A和304B、间隔件元件302和栅电极108。之后，平坦化工艺用于部分地去除介电材料层。可以部分地去除介电材料层直到暴露栅电极108。因此，形成介电层306。
在一些实施例中，介电材料层由氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、低-k材料、多孔介电材料、其它合适的材料或它们的组合制成。在一些实施例中，使用CVD工艺、ALD工艺、旋涂工艺、其它合适的工艺或它们的组合沉积介电材料层。在一些实施例中，平坦化工艺包括CMP工艺、研磨工艺、蚀刻工艺、其它适用的工艺或它们的组合。
之后，根据一些实施例，去除栅电极108和栅极介电层106，并用金属栅极堆叠件代替。如图3B所示，根据一些实施例，去除栅电极108和栅极介电层106以在间隔件元件302之间形成凹槽。凹槽暴露鳍结构102。一种或多种蚀刻工艺可以用于形成凹槽。
如图3C所示，根据一些实施例，沉积金属栅极堆叠层以填充间隔件元件302之间的凹槽(或沟槽)。金属栅极堆叠层可以包括栅极介电层308、功函层310和导电填充层312。在金属栅极堆叠层之间可以形成一个或多个其它层。例如，在栅极介电层308和功函层310之间形成势垒层。在功函层310和导电填充层312之间可以形成阻挡层。
在一些实施例中，栅极介电层308由具有高介电常数(高-K)的介电材料制成。栅极介电层308可以由氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、其它合适的高-K材料或它们的组合制成。
功函层310用于为晶体管提供期望的功函数以增强器件性能，诸如改进的阀值电压。在一些实施例中，功函层310是能够提供适合于该器件的功函数值的n-型金属层，诸如等于或小于约4.5eV。在一些实施例中，功函层310是能够提供适合于该器件的功函数值的p-型金属层，诸如等于或大于约4.8eV。
n-型金属层可以包括金属、金属碳化物、金属氮化物或它们的组合。例如，n-型金属层包括氮化钛、钽、氮化钽、其它合适的材料或它们的组合。p-型金属层可以包括金属、金属碳化物、金属氮化物、其它合适的的材料或它们的组合。例如，p-型金属包括氮化钽、氮化钨、钛、氮化钛、其它合适的材料或它们的组合。
功函层310也可以由铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝)、铝化物、钌、钯、铂、钴、镍、导电金属氧化物或它们的组合制成。可以微调功函层310的厚度和/或组分以调整功函水平。例如，取决于氮化钛层的厚度和/或组分，氮化钛层可以用作p-型金属层或n-型金属层。
在一些实施例中，导电填充层312由金属材料制成。金属材料可以包括钨、铝、铜、其它合适的材料或它们的组合。金属栅极堆叠层的形成可以涉及多个沉积工艺。沉积工艺可以包括CVD工艺、ALD工艺、PVD工艺、电镀工艺、化学镀工艺、旋涂工艺、其它适用的工艺或它们的组合。
如图3D所示，根据一些实施例，实施平坦化工艺以去除位于间隔件元件302之间的凹槽(或沟槽)之外的部分金属栅极堆叠层。因此，形成金属栅极堆叠件314。金属栅极堆叠件314包括栅极介电层308、功函层310和栅电极312’(诸如金属栅电极)，该栅电极312’为导电填充层312的一部分。在一些实施例中，金属栅极堆叠件314和鳍结构102直接接触。例如，金属栅极堆叠件314的栅极介电层308和鳍结构102直接接触。
图4是根据一些实施例的半导体器件结构的截面图。在一些实施例中，图4是图3D所示结构的截面图，并且也沿着图1B中所示的假想面p截取。为了简单起见，诸如介电层306和间隔件元件302的一些元件未在图4中示出。
如图4所示，根据一些实施例，金属栅极堆叠件314具有与栅电极108基本相同的轮廓。金属栅极堆叠件314也包括凹槽112。如图4所示，每个凹槽112都从金属栅极堆叠件314的侧壁315s朝向金属栅极堆叠件314的内部和鳍结构102的侧壁103延伸。在一些实施例中，每个凹槽112都邻近鳍结构102的侧壁。在一些实施例中，每个凹槽112都设置于栅极堆叠件314和源极/漏极部件304A和304B中的一个之间。如图4所示，金属栅极堆叠件314也具有邻近鳍结构102侧壁的宽度W3和宽度W1’。在一些实施例中，宽度W3和宽度W1’的比率在从约0.6至约0.96的范围内，类似于图2B所示的栅电极108。
在一些实施例中，如图3B所示，完全去除栅极介电层106，以利于随后金属栅极堆叠件314的形成。在一些实施例中，实施过蚀刻工艺以确保完全去除栅极介电层106。由于凹槽112，栅电极108与源极/漏极部件304A或304B分隔开一定距离。在形成金属栅极堆叠件314以代替栅电极108和栅极介电层106之后，金属栅极堆叠件314也与源极/漏极部件304A或304B分隔开一定距离，诸如距离d。因而，防止了金属栅极堆叠件314和源极/漏极部件304A和/或304B之间的短路。大大提高了半导体器件结构的操作性和可靠性。
可以对本发明的实施例作出许多改变和/或修改。在一些实施例中，栅电极108和栅极介电层106未被金属栅极堆叠件314代替。在这些情况下，由于栅电极108的凹槽112，仍防止了源极/漏极部件304A和/或304B和栅电极108之间的短路。
可以对本发明的实施例作出许多改变和/或修改。如上所述，栅电极108的侧壁108s是弯曲表面或包括弯曲部分。因而，根据一些实施例，金属栅极堆叠件314的凹槽112的侧壁也包括弯曲表面或弯曲部分。
图5A和图5B是根据一些实施例的半导体器件结构的截面图。如图5A所示，根据一些实施例，凹槽112包括曲线轮廓。凹槽112的侧壁(或底部)包括弯曲表面。在一些实施例中，如图5A所示，弯曲表面的曲率中心设置于金属栅极堆叠件314的外部。可以对本发明的实施例作出许多改变和/或修改。在一些其它实施例中，诸如图5B所示的结构，弯曲表面的曲率中心设置于金属栅极堆叠件314内。
本发明的实施例在鳍结构的部分上方形成栅极堆叠件。通过使用多种蚀刻操作，形成栅极堆叠件，该栅极堆叠件包括宽部和邻近鳍结构的窄部。因为栅极堆叠件在鳍结构附近变窄，防止了形成在鳍结构上的源极/漏极部件与栅极堆叠件的窄部直接接触。防止了源极/漏极部件和栅极堆叠件之间的短路。因而，大大提高了半导体器件结构的操作性和可靠性。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括位于半导体衬底上方的鳍结构。半导体器件结构也包括覆盖部分鳍结构的栅极堆叠件。栅极堆叠件包括第一部分和邻近鳍结构的第二部分，并且第一部分宽于第二部分。
在上述半导体器件结构中，其中，所述栅极堆叠件包括多晶硅栅电极。
在上述半导体器件结构中，其中，所述栅极堆叠件包括金属栅电极。
在上述半导体器件结构中，还包括从所述栅极堆叠件的侧壁朝向所述栅极堆叠件的内部和所述鳍结构的侧壁延伸的凹槽。
在上述半导体器件结构中，还包括从所述栅极堆叠件的侧壁朝向所述栅极堆叠件的内部和所述鳍结构的侧壁延伸的凹槽，还包括位于所述鳍结构上的外延生长的部件，其中，所述凹槽位于所述外延生长的部件和所述栅极堆叠件之间。
在上述半导体器件结构中，还包括从所述栅极堆叠件的侧壁朝向所述栅极堆叠件的内部和所述鳍结构的侧壁延伸的凹槽，还包括位于所述鳍结构上的外延生长的部件，其中，所述凹槽位于所述外延生长的部件和所述栅极堆叠件之间，其中，所述栅极堆叠件和所述鳍结构直接接触。
在上述半导体器件结构中，其中，所述第二部分沿着从所述第一部分朝向所述鳍结构的侧壁的方向逐渐变窄。
在上述半导体器件结构中，其中，所述第二部分沿着从所述第一部分朝向所述鳍结构的侧壁的方向逐渐变窄，所述第一部分的宽度基本相同。
在上述半导体器件结构中，其中，所述栅极堆叠件包括功函层和栅极介电层，并且所述栅极介电层将所述鳍结构和所述功函层分隔开。
在上述半导体器件结构中，其中，所述第一部分具有第一宽度，所述第二部分具有邻近所述鳍结构的第二宽度，并且所述第二宽度和所述第一宽度的比率在从约0.6至约0.96的范围内。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括位于半导体衬底上方的鳍结构。半导体器件结构也包括覆盖部分鳍结构的栅极堆叠件。半导体器件结构还包括从栅极堆叠件的侧壁朝向栅极堆叠件的内部和鳍结构的侧壁延伸的凹槽。
在上述半导体器件结构中，其中，所述凹槽邻近所述鳍结构。
在上述半导体器件结构中，其中，所述栅极堆叠件包括功函层和栅极介电层，并且所述栅极介电层将所述鳍结构与所述功函层分隔开。
在上述半导体器件结构中，其中，所述凹槽包括曲线轮廓。
在上述半导体器件结构中，其中，所述栅极堆叠件沿着朝向所述鳍结构的侧壁的方向逐渐变窄。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括在半导体衬底上方形成鳍结构。该方法也包括在半导体衬底上方形成栅极堆叠件以覆盖部分鳍结构。该方法还包括部分地去除栅极堆叠件，使得该栅极堆叠件包括第一部分和邻近鳍结构的第二部分，并且第一部分宽于第二部分。
在上述方法中，还包括用金属栅极堆叠件代替所述栅极堆叠件。
在上述方法中，还包括用金属栅极堆叠件代替所述栅极堆叠件，还包括在用所述金属栅极堆叠件代替所述栅极堆叠件之前，在所述鳍结构上形成源极/漏极部件。
在上述方法中，其中，部分地去除所述栅极堆叠件包括在工艺室中原位实施多个蚀刻操作。
在上述方法中，其中，部分地去除所述栅极堆叠件包括在工艺室中原位实施多个蚀刻操作，在所述多个蚀刻操中使用的气体混合物彼此不同。
上面概述了若干实例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件结构，包括：
鳍结构，位于半导体衬底上方；以及
栅极堆叠件，覆盖部分所述鳍结构，其中，所述栅极堆叠件包括第一部分和邻近所述鳍结构的第二部分，并且所述第一部分宽于所述第二部分，所述第二部分位于所述第一部分和所述鳍结构之间。
2.根据权利要求1所述的半导体器件结构，其中，所述栅极堆叠件包括多晶硅栅电极。
3.根据权利要求1所述的半导体器件结构，其中，所述栅极堆叠件包括金属栅电极。
4.根据权利要求1所述的半导体器件结构，还包括从所述栅极堆叠件的侧壁朝向所述栅极堆叠件的内部和所述鳍结构的侧壁延伸的凹槽。
5.根据权利要求4所述的半导体器件结构，还包括位于所述鳍结构上的外延生长的部件，其中，所述凹槽位于所述外延生长的部件和所述栅极堆叠件之间。
6.根据权利要求5所述的半导体器件结构，其中，所述栅极堆叠件和所述鳍结构直接接触。
7.根据权利要求1所述的半导体器件结构，其中，所述第二部分沿着从所述第一部分朝向所述鳍结构的侧壁的方向逐渐变窄。
8.根据权利要求7所述的半导体器件结构，其中，所述第一部分的宽度相同。
9.根据权利要求1所述的半导体器件结构，其中，所述栅极堆叠件包括功函层和栅极介电层，并且所述栅极介电层将所述鳍结构和所述功函层分隔开。
10.根据权利要求1所述的半导体器件结构，其中，所述第一部分具有第一宽度，所述第二部分具有邻近所述鳍结构的第二宽度，并且所述第二宽度和所述第一宽度的比率在从0.6至0.96的范围内。
11.一种半导体器件结构，包括：
鳍结构，位于半导体衬底上方；
栅极堆叠件，覆盖部分所述鳍结构；以及
凹槽，从所述栅极堆叠件的侧壁朝向所述栅极堆叠件的内部和所述鳍结构的侧壁延伸；
其中，所述栅极堆叠件包括第一部分和邻近所述鳍结构的第二部分，并且所述第一部分宽于所述第二部分，所述第二部分位于所述第一部分和所述鳍结构之间。
12.根据权利要求11所述的半导体器件结构，其中，所述凹槽邻近所述鳍结构。
13.根据权利要求11所述的半导体器件结构，其中，所述栅极堆叠件包括功函层和栅极介电层，并且所述栅极介电层将所述鳍结构与所述功函层分隔开。
14.根据权利要求11所述的半导体器件结构，其中，所述凹槽包括曲线轮廓。
15.根据权利要求11所述的半导体器件结构，其中，所述栅极堆叠件沿着朝向所述鳍结构的侧壁的方向逐渐变窄。
16.一种用于形成半导体器件结构的方法，包括：
在半导体衬底上方形成鳍结构；
在所述半导体衬底上方形成栅极堆叠件以覆盖部分所述鳍结构；以及
部分地去除所述栅极堆叠件，使得所述栅极堆叠件包括第一部分和邻近所述鳍结构的第二部分，并且所述第一部分宽于所述第二部分，所述第二部分位于所述第一部分和所述鳍结构之间。
17.根据权利要求16所述的用于形成半导体器件结构的方法，还包括用金属栅极堆叠件代替所述栅极堆叠件。
18.根据权利要求17所述的用于形成半导体器件结构的方法，还包括在用所述金属栅极堆叠件代替所述栅极堆叠件之前，在所述鳍结构上形成源极/漏极部件。
19.根据权利要求16所述的用于形成半导体器件结构的方法，其中，部分地去除所述栅极堆叠件包括在工艺室中原位实施多个蚀刻操作。
20.根据权利要求19所述的用于形成半导体器件结构的方法，其中，在所述多个蚀刻操中使用的气体混合物彼此不同。
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