CN107546203A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包括衬底，位于衬底的一部分上方的第一导电部件和位于衬底和第一导电部件上方的蚀刻停止层。蚀刻停止层包括含硅介电(SCD)层和位于SCD层上方的含金属介电(MCD)层。半导体器件进一步包括位于蚀刻停止层上方的介电层和位于介电层中的第二导电部件。第二导电部件穿透蚀刻停止层并且电连接至第一导电部件。本发明的实施例还涉及制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)产业已经经历了指数增长。IC材料和设计上的技术进步产生了一代又一代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC发展进程中，功能密度(即单位芯片面积上互连器件的数量)通常增大而几何尺寸(即，使用制造工艺可以创建的最小元件(或线))减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中有类似的发展。
例如，在IC制造中，典型地穿过低k介电层蚀刻导通孔(或插塞孔)以制造用于互连结构的连接。穿过晶圆，导通孔可以非均匀地分布，以及晶圆的一些区域具有密集的导通孔图案并且一些区域具有隔离的通孔图案。这在通孔蚀刻工艺中产生了所谓的“图案负载效应”，导致一些导通孔过蚀刻并且一些导通孔蚀刻不足。为了解决这个问题，传统的方法在低k介电层和下面的层之间沉积硅基蚀刻停止层。理想地，所有导通孔应该接合于硅基蚀刻停止层处。然而，随着半导体工艺不断按比例缩小，在特定情况下这种传统的硅基蚀刻停止层不再足够。例如，在新设计中导线宽度可能具有更宽的范围并且在新工艺中导通孔可能具有更高的高宽比。结果，传统的硅基蚀刻停止层不能有效地防止导通孔的过蚀刻和蚀刻不足问题。期望在这个领域中有所改进。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；第一导电部件，位于所述衬底的部分上方；蚀刻停止层，位于所述衬底和所述第一导电部件上方，其中，所述蚀刻停止层包括含硅介电(SCD)层和位于所述含硅介电层上方的含金属介电(MCD)层；介电层，位于所述蚀刻停止层上方；以及第二导电部件，位于所述介电层中，其中，所述第二导电部件穿透所述蚀刻停止层并且电连接至所述第一导电部件。
本发明的另一实施例提供了一种半导体器件，包括：衬底；第一低k介电层，位于所述衬底上方；第一导电部件，位于所述第一低k介电层中；蚀刻停止层，位于所述第一低k介电层上方，其中，所述蚀刻停止层包括含硅介电(SCD)层和位于所述含硅介电层上方的含金属介电(MCD)层，其中，所述含金属介电层包括金属材料的氧化物或所述金属材料的氮化物；第二低k介电层，位于所述蚀刻停止层上方；以及第二导电部件，部分地位于所述第二低k介电层中，其中，所述第二导电部件穿透所述蚀刻停止层并且电连接至所述第一导电部件。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：提供前体，所述前体具有衬底、位于所述衬底上方的第一介电层和位于所述第一介电层中的第一导电部件；在所述第一介电层上方形成含硅介电(SCD)层；在所述含硅介电层上方形成含金属介电(MCD)层；在所述含金属介电层上方形成第二介电层；以及蚀刻所述第二介电层以形成沟槽，所述沟槽暴露所述含金属介电层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的各个方面的形成半导体器件的方法的流程图。
图2A、图2B、图2C、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B和图8C是根据图1中的方法的实施例在各个制造阶段中的半导体器件的一部分的截面图。
图9A、图9B、图9C、图9D、图9E、图9F、图9G是根据图1中的方法的实施例在各个制造阶段中的另一半导体器件的一部分的截面图。
图10是图1中的方法的另一实施例的流程图。
图11A、图11B、图11C、图11D、图11E、图11F和图11G是根据一些实施例的根据图10中的方法在各个制造阶段中的半导体器件的一部分的截面图。
图12是图1中的方法的另一实施例的流程图。
图13A、图13B和图13C是根据一些实施例的根据图12中的方法在各个制造阶段中的半导体器件的一部分的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
在各个实施例中的本发明一般地涉及半导体器件及其形成方法。更具体地，本发明涉及在半导体制造中使用的新的和改进的蚀刻停止层。在本发明的实施例中，蚀刻停止层包括含硅介电(SCD)层和位于SCD层上方的含金属介电(MCD)层。SCD层用作防止金属(例如，铜)扩散的阻挡层。它也用作MCD层和SCD层下面的材料(例如，介电材料)之间的气密层。SCD层和MCD层都是电绝缘的(非导电的)。相比于传统的硅基蚀刻停止层，MCD层提供了相对于将要被蚀刻的上面的介电层(例如，低k材料)的更大的蚀刻选择性。因此，新的蚀刻停止层可以比传统的硅基蚀刻停止层更有效地防止导通孔的过蚀刻和蚀刻不足问题。新的蚀刻停止层可用在晶体管源极、漏极和栅极端子的接触件形成中；用于集成电路(IC)的多层互连件的形成中；以及相关领域中的普通技术人员将意识到的其他区域中。新的蚀刻停止层的各个方面在下文中形成用于半导体器件50的示例性源极、漏极和栅极端子以及形成用于半导体器件100、200、300的示例性多层互连结构的背景下讨论。
提供的半导体器件50、100、200和300用于说明性的目的并且不必将本发明的实施例限制于任何数量的器件、任何数量的区域、或结构或区域的任何配置。此外，半导体器件50、100、200和300的每个可以是在IC处理期间制造的中间器件或中间器件的一部分，其可以包括静态随机存取存储器(SRAM)和/或逻辑电路，诸如电阻器、电容器和电感器的无源组件，和诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管的有源组件，其他存储单元以及它们的组合。
图1示出根据本发明的各个方面的使用新的蚀刻停止层形成半导体器件50和100的方法10的流程图。图10和图12示出使用新的蚀刻停止层形成半导体器件200和300的方法10的不同实施例。包括各个实施例的方法10仅为实例，并且不旨在限制本发明超出权利要求中明确列举的那些。可在方法10之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可将描述的一些操作替换、消除或转移。下文中结合图2A至图8C、图9A至图9G、图11A至图11G和图13A至图13C描述方法10，并且它们是制造工艺的各个阶段中的相应的半导体器件50、100、200和300的截面图。
第一实施例
在形成器件50中参照图1和图2A至图8C在下文中描述方法10的第一实施例。如将示出的，器件50是多栅极器件。更具体地，它是FinFET器件。就此而言，图2A、图3A、图4A、图5A、图6A、图7A和图8A示出沿着鳍的长度切割的器件50的截面图；图2B、图3B、图4B、图5B、图6B、图7B和图8B示出沿着器件50的沟道区中的鳍的宽度切割的器件50的截面图；以及图2C、图3C、图4C、图5C、图6C、图7C和图8C示出沿着器件50的源极/漏极(S/D)区中的鳍的宽度切割的器件50的截面图。本领域中的普通技术人员应当意识到，方法10的实施例可以用于形成除了多栅极器件的平面晶体管。
参照图1，在操作12处，如图2A、图2B和图2C所示，方法10提供了器件50的前体。为了便于讨论，器件50的前体也称为器件50。共同地参照图2A、图2B和图2C，器件50包括衬底52、从衬底52突出并且具有两个S/D区54a和位于S/D区54a之间的沟道区54b的鳍54、位于衬底52上方并且围绕鳍54的下部的隔离结构56、以及位于隔离结构56上方并且在沟道区54b处接合鳍54的栅极结构60。器件50还包括位于S/D区54a中和/或上的S/D部件58。S/D部件58是导电部件。在实施例中，栅极结构60也包括导电部件。下文中将进一步描述器件50的各个部件。
在实施例中，衬底52包括硅衬底(例如，晶圆)。可选地，衬底52可以包括：诸如锗的其他元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。在又一可选实施例中，衬底52是绝缘体上半导体(SOI)。
鳍54可以适合于形成P型FinFET或N型FinFET。可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍54。光刻工艺可以包括：在衬底52上方形成光刻胶层(抗蚀剂)，将抗蚀剂曝光成图案，实施曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩模元件。然后掩模元件用于在衬底52内蚀刻凹槽，从而在衬底52上留下鳍54。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体和/或其他合适的气体和/或等离子体，和/或它们的组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸(HNO3)和/或醋酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。可选地，可以通过双图案化光刻(DPL)工艺形成鳍54。用于在衬底52上形成鳍54的方法的许多其他实施例可以是合适的。
隔离结构56可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构56可以是浅沟槽隔离(STI)部件。在实施例中，通过在衬底52中蚀刻沟槽来形成隔离结构56，例如，作为鳍54的形成工艺的部分。然后可以用隔离材料填充沟槽，接着是化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构56是可能的。隔离结构56可包括多层结构，例如，具有一个或多个热氧化物衬垫层。
在实施例中，S/D部件58可以包括轻掺杂的S/D(LDD)、重掺杂的S/D(HDD)和/或硅化物。在实例中，可通过在S/D区54a中蚀刻并且使用硅基前体气体实施选择性外延生长(SEG)来形成轻掺杂的S/D或重掺杂的S/D。在SEG期间或在后续工艺中可用合适的掺杂剂原位掺杂生长的S/D(例如，硅)。可以实施诸如快速热退火和/或激光热退火的退火工艺以激活掺杂剂。在实例中，硅化物可以包括硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他合适的导电材料和/或它们的组合。可以通过包括沉积金属层、退火金属层从而使得金属层能够与硅反应以形成硅化物、并且然后去除未反应的金属层的工艺来形成硅化物。
栅极结构60可在两侧或多侧(在示出的实例中为三侧)上接合鳍54。栅极结构60可以包括栅极介电层、栅电极层以及诸如界面层、功函数层和硬掩模层的一个或多个额外的层。介电层可包括氧化硅或诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其他合适的金属氧化物或它们的组合的高k电介质。在实施例中，栅电极层可以包括多晶硅。可选地，栅电极可包括诸如铝(Al)、钨(W)或铜(Cu)的金属和/或其他合适的材料。在一些实施例中，栅极结构60可以包括栅极间隔件。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、镀或其他合适的方法形成栅极结构60的各个层。
参照图1，在操作14处，方法10在衬底52上方形成SCD层62。更具体地，如图3A、图3B和图3C所示，在鳍54、隔离结构56、S/D部件58和栅极结构60上方形成SCD层62。在各个实施例中，SCD层62可以形成为共形层或非共形层。在实施例中，SCD层62包括硅与氧、碳和氮中的一种。例如，SCD层62可包括碳化硅(SiC)、氮化硅(SiN)或二氧化硅(SiO2)。在可选实施例中，SCD层62包括硅与氧、碳和/或氮的组合。例如，SCD层62可以包括碳氮化硅(SiCN)、碳氧化硅(SiOC)或氮氧化硅(SiON)。可使用PVD、CVD、等离子体增强CVD(PECVD)、ALD、等离子体增强ALD(PEALD)或其他沉积技术来沉积SCD层62。在实施例中，可在具有从室温至约600摄氏度的温度范围和具有从0到100托的压力范围的室中沉积SCD层62。可以控制SCD层62的厚度以实现设计需要的平衡。以增加封装尺寸为代价，较厚的SCD层62可以提供更好的金属屏障和密封功能。在一些实施例中，SCD层62控制为比1000埃更薄。例如，SCD层62可沉积为从至的范围的厚度。
在操作16中，方法10(图1)在SCD层62上方形成MCD层63。在各个实施例中，参照图4A、图4B和图4C，MCD层63可以形成为共形层或非共形层。在实施例中，MCD层63包括金属材料的氧化物或金属材料的氮化物。在实施例中，金属材料包括铝(Al)、钽(Ta)、钛(Ti)、铪(Hf)或其他金属。例如，MCD层63可以包括氮化铝、氧化铝、氧化钽、氧化钛、氧化铪、其他金属氧化物化合物或其他金属氮化物化合物。MCD层63是电绝缘的并且相对于低k介电材料具有大的蚀刻选择性，这将在稍后讨论。可使用PVD、CVD、PECVD、ALD、PEALD、(电或化学)镀或其他沉积技术来沉积MCD层63。在实施例中，可在具有从室温至约600摄氏度的温度范围和具有从0至100托的压力范围的室中沉积MCD层63。可在相同的处理室中沉积SCD层62和MCD层63。可以控制MCD层63的厚度以实现设计需要的平衡。以增加封装尺寸为代价，较厚的MCD层63可以提供较强的蚀刻停止功能。在实施例中，MCD层63薄于例如，MCD层63可沉积为从至的范围的厚度。在本实施例中，新的蚀刻停止层64包括SCD层62和MCD层63。由于MCD层63可以制造得更薄，同时提供较强的蚀刻停止功能，所以蚀刻停止层64通常比传统的硅基蚀刻停止层更薄。
在操作18中，方法10(图1)在蚀刻停止层64上方形成介电层66并且填充位于衬底52上方的各个沟槽。参照图5A、5B和5C，介电层66可包括诸如正硅酸乙酯(TEOS)氧化物的低k介电材料、未掺杂的硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)的掺杂的氧化硅和/或其他合适的介电材料。在一些实施例中，介电层66包括具有低于或等于3的介电常数(k值)的材料。在一些实施例中，介电层66包括例如具有低于2.3的k的极低k介电材料。可使用PVD、CVD、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、可流动CVD(FCVD)或其他合适的沉积技术来沉积介电层66。可以实施化学机械平坦化(CMP)工艺以平坦化介电层66的顶面，其是器件50的顶面。
在操作20中，方法10(图1)蚀刻介电层66以在其中形成沟槽68和70。参照图6A、6B和6C，在S/D部件58上方形成沟槽68，并且在栅极结构60上方形成沟槽70。沟槽68和70分别暴露位于S/D区54a中和栅极结构60上方的MCD层63。在实施例中，可在单独的工艺或在相同的工艺中形成沟槽68和70。为了便于讨论，沟槽68和70的形成可在下文中共同地讨论。
在实施例中，操作20可包括一种或多种光刻工艺和一种或多种蚀刻工艺。例如，光刻工艺可包括：在介电层66上方形成光刻胶(或抗蚀剂)层，将抗蚀剂曝光成图案，实施曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩模元件。然后掩模元件用于在介电层66中蚀刻沟槽。在实施例中，在图案化抗蚀剂之前，可在介电层66和抗蚀剂层之间沉积诸如硬掩模层和/或抗反射涂层的一个或多个图案化层。为了进一步说明这个实施例，将图案从抗蚀剂层传递至一个或多个图案化层并且然后传递至介电层66。
可使用干蚀刻、湿蚀刻和/或上文中讨论的其他合适的蚀刻工艺蚀刻介电层66。可选择性地调节蚀刻工艺以去除介电层66的材料但是不去除MCD层63的材料。由于诸如非均匀的通孔图案分布、CD中的变化和通孔沟槽的高的高宽比的各种因素，一些通孔沟槽可以比其他通孔沟槽更早地到达MCD层63。当一个通孔(例如，左侧上的沟槽68)已经到达MCD层63而另一通孔(例如，右侧上的沟槽68)没有到达，可实施连续的蚀刻以确保所有通孔沟槽到达MCD层63。否则，蚀刻不足的通孔沟槽将导致开路缺陷。使用传统的硅基蚀刻停止层，连续的蚀刻可能过蚀刻并且穿透硅基蚀刻停止层并且损坏下面的部件。在本实施例中，MCD层63具有相对于介电层66的大的蚀刻选择性并且因此能够承受连续的蚀刻操作。在本实施例中，在操作20期间，所有通孔沟槽到达并且停止在MCD层63处。
在操作22中，方法10(图1)蚀刻并且打开包括MCD层63和SCD层62的蚀刻停止层64。参照图7A、7B和7C，蚀刻并去除沟槽68和70内的MCD层63和SCD层62。结果，包括S/D部件58和栅极结构60的导电部件分别暴露在沟槽68和70中。操作22包括可选择性地调节一种或多种干蚀刻、湿蚀刻或其他合适的蚀刻技术以去除蚀刻停止层64的材料而介电层66保持大致不变。在实施例中，操作22包括一种或多种各向异性蚀刻工艺。可实施清洁工艺以从导电部件的暴露的部分去除蚀刻残余物。
在操作24中，方法10(图1)分别在沟槽68和70中形成导电部件72和74。参照图8A、8B和8C，导电部件72(S/D接触件)电连接至S/D部件58；同时导电部件74(栅极接触件)电连接至栅极结构60。在实施例中，可在单独的工艺中或在相同的工艺中形成导电部件72和74。导电部件72和74的每个可使用诸如铝(Al)、钨(W)、铜(Cu)、钴(Co)的金属或其他合适的材料。在实施例中，在形成导电部件72和74之前，操作24在沟槽68和70中分别形成阻挡层。阻挡层防止导电部件72和74的材料扩散到介电层66中。可通过CVD、PVD、ALD、镀或其他合适的方法来形成导电部件72和74的每个。
仍参照图8A、8B和8C，在这个制造阶段，器件50包括衬底52与导电部件58和60(每个都位于衬底52的一部分上方)。器件50进一步包括新的和改进的蚀刻停止层64，其包括SCD层62和位于SCD层62上方的MCD层63。器件50还包括位于蚀刻停止层64上方的介电层66。器件50还包括位于介电层66中的导电部件72和74。导电部件72和74穿透蚀刻停止层64并且分别电连接至导电部件58和60。在一些实施例中，可以不存在位于栅极结构60的顶部上方的蚀刻停止层64的部分。例如，器件50可经历替代栅极工艺以去除蚀刻停止层64的部分。
方法10可以进行到进一步的制造器件50的步骤。例如，方法10可在介电层66上方形成额外的介电层并且在介电层中形成互连结构以将FinFET的各个端子连接至其他无源和/或有源器件以形成完整的IC。
第二实施例
在形成器件100中参照图1和图9A至图9G在下文中描述方法10的第二实施例。
参照图1，在操作12中，如图9A所示，方法10提供了器件100的前体。为了便于讨论，器件100的前体也称为器件100。参照图9A，器件100包括衬底102、位于衬底102上方的介电层104和位于介电层104中的导电部件106A和106B。在所示的这个实施例，器件100进一步包括位于导电部件106A和106B与介电层104之间的阻挡层107A和107B。
在实施例中，衬底102包括硅衬底(例如，晶圆)。可选地，衬底102可包括诸如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。在又一可选方式中，衬底102是绝缘体上半导体(SOI)。衬底102包括有源器件，诸如p型场效应晶体管(PFET)、n型FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管和高频晶体管。晶体管可以是平面型晶体管或诸如FinFET的多栅极晶体管。衬底102还可以包括诸如电阻器、电容器和电感器的无源器件。
在实施例中，介电层104包括诸如正硅酸乙酯(TEOS)氧化物的低k介电材料、未掺杂的硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺杂硼的硅玻璃(BSG)的掺杂的氧化硅和/或其他合适的介电材料。在一些实施例中，介电层104包括具有低于或等于3的介电常数(k值)的材料。在一些实施例中，介电层104包括例如具有低于2.3的k的极低k介电材料。
导电部件106A和106B是器件100的多层互连结构的部分。在实施例中，导电部件106A和106B是用于晶体管源极、漏极和栅极端子的接触件(或插塞)。在另一实施例中，导电部件106A和106B是金属x(Mx)层级互连件(例如，金属引线部件)。例如，“x”可以是0、1、2等。尽管未示出，导电部件106A和106B通过互连结构的下面的层或通过有源和/或无源器件的端子(例如，源极、漏极和栅极接触件)连接至衬底102中的有源和/或无源器件(诸如器件50中的FinFET)。在实施例中，导电部件106A和106B可包括铜(Cu)、铝(Al)、钨(W)、钴(Co)或其他合适的金属。
阻挡层107A和107B可以是导电的或绝缘的。阻挡层107A和107B设置在相应的导电部件106A和106B与介电层104之间并且用作金属扩散阻挡件。在实施例中，阻挡层107A和107B可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其他合适的材料；并且可以包括一个或多个材料层。
可通过各个工艺形成前体100。在一个实例中，前体100的形成方法如下：在衬底102上方沉积介电层104，蚀刻介电层104以形成沟槽、在沟槽内沉积阻挡层107A和107B作为衬垫，在沟槽中且在阻挡层上方沉积导电部件106A和106B，并且实施CMP工艺以去除多余的阻挡层和导电部件的材料。在另一实例中，前体100的形成方法如下：在衬底102上方沉积金属层，蚀刻金属层(例如，使用反应离子蚀刻)以形成导电部件106A和106B，围绕导电部件106A和106B沉积阻挡层107A和107B、在衬底上方沉积介电层104并且介电层104覆盖导电部件106A和106B，并且实施CMP工艺以去除多余的介电层104和阻挡层107A/B的材料。
在各个实施例中，可使用PVD、CVD、LPCVD、PECVD、FCVD或其他合适的沉积技术来沉积介电层104。可使用干(等离子体)蚀刻、湿蚀刻或其他蚀刻技术蚀刻介电层104。可使用PVD、CVD、ALD或其他沉积技术沉积阻挡层107A和107B。可通过溅射、CVD、(电或化学)镀或其他沉积技术来形成导电部件106A和106B。
在操作14中，方法10(图1)在介电层104上方形成SCD层108。参照图9B，在各个实施例中，SCD层108可以形成为共形层或非共形层。在实施例中，SCD层108包括硅与氧、碳和氮中的一种。例如，SCD层108可包括碳化硅(SiC)、氮化硅(SiN)或二氧化硅(SiO2)。在可选实施例中，SCD层108包括硅与氧、碳和/或氮的组合。例如，SCD层108可以包括碳氮化硅(SiCN)、碳氧化硅(SiOC)或氮氧化硅(SiON)。可使用PVD、CVD、PECVD、ALD、PEALD或其他沉积技术来沉积SCD层108。在实施例中，可在具有从室温至约600摄氏度的温度范围和具有从0至100托的压力范围的室中沉积SCD层108。可以控制SCD层108的厚度以实现设计需要的平衡。以增加封装尺寸为代价，较厚的SCD层108可以提供更好的金属屏障和密封功能。在一些实施例中，SCD层108可控制为薄于 例如，SCD层108可沉积为从至的范围的厚度。
在操作16中，方法10(图1)在SCD层108上方形成MCD层109。参照图9C，在各个实施例中，MCD层109可以形成为共形层或非共形层。在实施例中，MCD层109包括金属材料的氧化物或金属材料的氮化物。在实施例中，金属材料包括铝(Al)、钽(Ta)、钛(Ti)、铪(Hf)或其他金属。例如，MCD层109可以包括氮化铝、氧化铝、氧化钽、氧化钛、氧化铪、其他金属氧化物化合物或其他金属氮化物化合物。MCD层109是电绝缘的并且具有相对于诸如介电层104中的材料的低k介电材料的大的蚀刻选择性。可使用PVD、CVD、PECVD、ALD、PEALD、(电或化学)镀或其他沉积技术来沉积MCD层109。在实施例中，可在具有从室温至约600摄氏度的温度范围和具有从0至100托的压力范围的室中沉积MCD层109。可在相同的处理室中沉积SCD层108和MCD层109。可以控制MCD层109的厚度以实现设计需要的平衡。以增加封装尺寸为代价，较厚的MCD层109可以提供较强的蚀刻停止功能。在实施例中，MCD层109薄于 例如，SCD层109可沉积为从至的范围的厚度。在本实施例中，新的蚀刻停止层110包括SCD层108和MCD层109。由于MCD层109可以制造得更薄，同时提供较强的蚀刻停止功能，所以蚀刻停止层110通常比传统的硅基蚀刻停止层更薄。
在操作18中，方法10(图1)在蚀刻停止层110上方形成另一介电层112。参考图9D，介电层112可包括与上文中讨论的介电层104相同的材料。可使用PVD、CVD、LPCVD、PECVD、FCVD或其他合适的沉积技术沉积介电层112。将在介电层112中形成金属互连层。可基于半导体封装件和金属层的设计需求选择介电层112的合适的厚度。
在操作20中，方法10(图1)蚀刻介电层112以在其中形成沟槽114A和114B。参照图9E，沟槽114A和114B暴露MCD层109。沟槽114A包括顶部116A和底部118A，这里顶部116A是用于导线的预留位置并且底部118A是用于通孔(或插塞)的预留位置。类似地，沟槽114B包括顶部116B和底部118B。在实施例中，操作20可使用单镶嵌工艺或双镶嵌工艺并且可使用先通孔方法或先线方法。
操作20可包括一种或多种光刻工艺和一种或多种蚀刻工艺。例如，光刻工艺可以包括：在介电层112上方形成光刻胶(或抗蚀剂)层，将抗蚀剂曝光成图案，实施曝光后烘焙工艺，并且显影抗蚀剂以形成包括抗蚀剂的掩模元件。然后掩模元件用于在介电层112中蚀刻沟槽。在实施例中，在图案化抗蚀剂之前，可在介电层112和抗蚀剂层之间沉积诸如硬掩模层和/或抗反射涂层的一个或多个图案化层。为了进一步说明这个实施例，将图案从抗蚀剂层传递至一个或多个图案化层并且然后传递至介电层112。此外，可使用多图案化技术以实现位于沟槽114A和114B中的小临界尺寸(CD)。
可使用干蚀刻、湿蚀刻和/或上文中讨论的其他合适的蚀刻工艺蚀刻介电层112。可选择性地调节蚀刻工艺以去除介电层112的材料但是不去除MCD层109的材料。由于诸如非均匀的通孔图案分布、CD中的变化和通孔沟槽的高的高宽比的各种因素，一些通孔沟槽可以比其他通孔沟槽更早地到达MCD层109。为了说明的目的，图9E示出沟槽118A具有比沟槽118B更小的CD和更高的高宽比。在许多情况下，蚀刻沟槽118B比蚀刻沟槽118A更可能较早地暴露MCD层109，这是因为更多的蚀刻剂到达沟槽118B中并且与其中的介电材料反应。蚀刻速率也取决于沟槽118A和118B是位于衬底102上的隔离的通孔区域还是密集的通孔区域中。然而，这足以说明并非所有通孔沟槽都以相同的速率进行蚀刻。当一个通孔(例如，沟槽118B)已经到达MCD层109而另一通孔(例如，沟槽118A)没有到达，可实施连续的蚀刻以确保所有通孔沟槽到达MCD层109。否则，蚀刻不足的通孔沟槽将导致开路缺陷。使用传统的硅基蚀刻停止层，连续的蚀刻可能过蚀刻且穿透硅基蚀刻停止层，并且损坏下面的部件。在本实施例中，MCD层109具有相对于介电层112的大的蚀刻选择性并且因此可以承受连续的蚀刻操作。在本实施例中，在操作20期间，所有通孔沟槽到达并且停止在MCD层109处。
在操作22中，方法10(图1)蚀刻并且打开包括MCD层109和SCD层108的蚀刻停止层110。参照图9E和9F，蚀刻并去除位于沟槽118A和118B内的MCD层109和SCD层108。结果，导电部件106A和106B分别暴露于沟槽118A和118B中。操作22可以包括选择性调节的一种或多种干蚀刻、湿蚀刻或其他合适的蚀刻技术以去除蚀刻停止层110的材料而介电层112保持大致不变。在实施例中，操作22包括一种或多种各向异性蚀刻工艺。可实施清洁工艺以从导电部件106A和106B的暴露的部分去除残余物。
在操作24中，方法10(图1)分别在沟槽114A和114B中形成阻挡层120A和120B以及导电部件122A和122B。图9示出使用双镶嵌工艺的操作24的结果。参照图9G，分别在沟槽114A和114B的侧壁上形成阻挡层120A和120B作为衬垫层，并且分别在沟槽114A和114B中且在阻挡层120A和120B上方形成导电部件122A和122B。在实施例中，阻挡层120A和120B可包括与阻挡层107A和107B相同的材料；并且导电部件122A和122B可包括与导电部件106A和106B相同的材料。导电部件122A和122B分别电连接至导电部件106A和106B。它们之间的连接可以是直接接触或通过阻挡层120A和120B接触。可以使用PVD、CVD、ALD或其他沉积技术来沉积阻挡层120A和120B。可以通过溅射、CVD、(电或化学)镀技术来形成导电部件122A和122B。可实施CMP工艺以平坦化器件100的顶面，从而去除介电层112上的多余的阻挡材料和导电材料。
仍参照图9G，在这个制造阶段，器件100包括衬底102、位于衬底上方的介电层104和位于介电层104中的导电部件106A和106B。器件100进一步包括新的和改进的蚀刻停止层110，其包括SCD层108和位于SCD层108上方的MCD层109。器件100进一步包括位于蚀刻停止层110上方的介电层112和位于介电层112中的导电部件122A和122B。导电部件122A和122B穿透蚀刻停止层110并且分别电连接至导电部件106A和106B。方法10可重复操作14、16、18、20、22和24以在介电层112上方形成多个互连结构。
第三实施例
在形成器件200中参照图1、图10和图11A至图11G在下文中描述方法10的第三实施例。
图10示出形成半导体器件200的方法30，其中在导电部件106A和106B之间形成气隙并且其中蚀刻停止层110用作气隙的底部和侧壁。方法30可以看做方法10的实施例，下文中简单地讨论。
在操作12中，方法30(图10)提供了半导体器件200的前体，与图9A中的器件100大致相同。方法30从操作12进行到操作32。
在操作32中，方法30(图10)在导电部件106A和106B的一个附近的介电层104中蚀刻沟槽130。为了便于讨论，如图11A所示，在导电部件106A和106B之间蚀刻沟槽130。沟槽130是用于将形成的气隙的预留位置。可基于设计需求选择沟槽130的深度、宽度和长度。由于具有最小的介电常数的物质是空气(k＝1.0)，因此气隙将进一步减小互连结构的寄生电容。在实施例中，操作32可包括干蚀刻工艺、湿蚀刻工艺或其他蚀刻工艺。
在操作34中，方法30(图10)在介电层104上方和沟槽130(图11B)中形成SCD层108。操作34是图1的操作14的实施例。因此，为了简洁，省略操作34的许多细节。在沟槽130的底部和侧壁上形成SCD层108，但是没有完全地填充沟槽130。
在操作36中，方法30(图10)在SCD层108上方和沟槽130(图11C)中形成MCD层109。操作36是图1的操作16的实施例。因此，为了简洁，省略操作36的许多细节。如图11C所示，蚀刻停止层110包括SCD层108和MCD层109。在沟槽130的底部和侧壁上设置蚀刻停止层110，但是没有完全地填充沟槽130。在实施例中，SCD层108和MCD层109中的一个或全部形成为共形层(即，具有大致恒定的厚度)。在可选实施例中，SCD层108和MCD层109都不是共形的(即，其厚度变化)。
在操作38中，方法30(图10)在沟槽130中沉积可分解层132。参照图11D，可分解层132填充沟槽130的剩余部分。在一些实施例中，可分解层132包括聚合物，当其暴露于紫外线(UV)光和/或加热至升高的温度时，其可分解或汽化。例如，可分解层132可包括P(新戊基丙烯酸甲酯-共-二甲基丙烯酸乙二酯)共聚物、聚丙二醇(PPG)、聚丁二烯(PB)、聚乙二醇(PEG)、聚己内酯二醇(PCL)或其他合适的材料。可通过旋涂、CVD、PECVD、ALD、PEALD或其他沉积技术来形成可分解层132。可实施各向异性蚀刻工艺以从MCD层109的顶面去除多余的可分解层132的材料，仅保留位于沟槽130(图11C)中的可分解层132。
在操作40中，方法30(图10)在MCD层109和可分解层132上方形成介电层112(图11E)。操作40是图1的操作18的实施例。因此，为了简洁，省略操作40的许多细节。
在操作42中，方法30(图10)去除可分解层132以形成气隙134(图11F)。在实施例中，操作42包括将器件200暴露于UV光或加热器件200至升高的温度，从而使得可分解层132分解并转变成蒸汽。蒸汽分子足够小以通过介电层112的气孔扩散。参照图11F，通过在其底部或侧壁处的MCD层109和在其顶部处的介电层112围绕气隙134。由于蚀刻停止层110可以制造得比传统的硅基蚀刻停止层更薄，气隙134可以在导电部件106A和106B之间的给定的有限空间制造得比传统气隙更大。这有利地减小了互连结构中的寄生电容。
如上文中关于器件100所讨论的，方法30(图10)可进行到操作20(图1)以继续制造器件200。图11G示出在已经实施操作20、22、24之后的器件200。参照图11G，器件200包括与器件100(图9G)大致相同的元件且添加了位于导电部件106A和106B之间的气隙134，这里蚀刻停止层110用作气隙134的底部和侧壁。
第四实施例
在形成器件300中参照图1、图12和图13A至图13C在下文中描述方法10的第四实施例。图12示出形成半导体器件300的方法45，其中蚀刻停止层110包括SCD层108、MCD层109和位于MCE层109上方的另一SCD层111(图13A)。方法45可以看做方法10的实施例，下文中简单地讨论。
方法45(图12)接收操作12(图1)中的器件300的前体，在操作14(图1)中形成SCD层108并且在操作16(图1)中形成MCD层109。这些操作与上文中关于器件100所讨论的大致相同。方法45从操作16进行到操作17(图12)。
在操作17中，方法45(图12)在MCD层109上方形成SCD层111。参照图13A，本实施例的蚀刻停止层110包括两个SCD层108和111以及夹在两个SCD层之间的MCD层109。SCD层111可以包括上文中关于SCD层108所讨论的一种或多种材料，并且可通过PVD、CVD、PECVD、ALD、PEALD或其他沉积技术形成。SCD层108和111可以包括相同或不同的材料。SCD层111用作介电层112(图13B)的阻挡层或密封层。在一些实施例中，SCD层111可控制为薄于例如，SCD层111可沉积为从至的范围的厚度。
方法45(图12)从操作17进行到操作18以在蚀刻停止层110上方沉积介电层112(图13B)。因此，如上文中关于器件100所讨论的，方法45继续制造器件300。图13C示出在已经实施操作18、20、22和24之后的器件300。参照图13C，器件300包括与器件100(图9G)大致相同的元件且添加了位于MCD层109上方的SCD层111。
尽管不旨在限制，但本发明的一个或多个实施例提供了半导体器件及其形成工艺的许多益处。例如，本发明的实施例提供了用在半导体制造中的新的且改进的蚀刻停止层。新的蚀刻停止层提供了比传统的硅基蚀刻停止层更大的相对于通常使用的低k介电材料的蚀刻选择性。因此，新的蚀刻停止层可以更有效地防止互连沟槽的过蚀刻或蚀刻不足问题。此外，新的蚀刻停止层可以制造得比传统的硅基蚀刻停止层更薄，从而导致减小的封装尺寸。此外，新的蚀刻停止层确保在互连结构中形成更大的气隙。
在一个示例性方面，本发明涉及一种半导体器件。半导体器件包括衬底，位于衬底的部分上方的第一导电部件以及位于衬底和第一导电部件上方的蚀刻停止层。蚀刻停止层包括含硅介电(SCD)层和位于SCD层上方的含金属介电(MCD)层。半导体器件进一步包括位于蚀刻停止层上方的介电层和位于介电层中的第二导电部件。第二导电部件穿透蚀刻停止层并且电连接至第一导电部件。在实施例中，第一导电部件是源极或漏极(S/D)部件。在另一实施例中，第一导电部件是栅极结构。在又一实施例中，第一导电部件是互连引线部件。在实施例中，半导体器件进一步包括位于衬底上方和蚀刻停止层下方的另一介电层，其中第一导电部件嵌入另一介电层中。
在上述半导体器件中，其中，所述蚀刻停止层还包括位于所述含金属介电层上方的另一含硅介电层。
在上述半导体器件中，其中，所述含硅介电层包括硅与氧、碳和氮中的一种。
在上述半导体器件中，其中，所述含金属介电层包括金属材料的氧化物或所述金属材料的氮化物。
在上述半导体器件中，其中，所述含金属介电层包括金属材料的氧化物或所述金属材料的氮化物，所述金属材料包括铝、钽、钛或铪。
在上述半导体器件中，其中，所述含硅介电层具有从至的范围的厚度并且所述含金属介电层具有从至的范围的厚度。
在上述半导体器件中，其中，所述第一导电部件是下面中的一个：源极/漏极(S/D)部件；栅极结构；以及互连引线部件。
在上述半导体器件中，还包括位于所述衬底上方和所述蚀刻停止层下方的另一介电层，其中，所述第一导电部件位于所述另一介电层中。
在上述半导体器件中，还包括位于所述衬底上方和所述蚀刻停止层下方的另一介电层，其中，所述第一导电部件位于所述另一介电层中，所述介电层和所述另一介电层的每个都包括低k介电材料，并且所述第一导电部件和所述第二导电部件的每个都包括铜。
在上述半导体器件中，还包括位于所述衬底上方和所述蚀刻停止层下方的另一介电层，其中，所述第一导电部件位于所述另一介电层中，还包括：沟槽，位于所述另一介电层中，其中，所述蚀刻停止层的部分设置在所述沟槽的底部和侧壁上；以及气隙，其中，所述蚀刻停止层的部分用作所述气隙的底部和侧壁。
在另一示例性方面中，本发明针对一种半导体器件。半导体器件包括衬底、位于衬底上方的第一低k介电层、位于第一低k介电层中的第一导电部件和位于第一低k介电层上方的蚀刻停止层。蚀刻停止层包括含硅介电(SCD)层和位于SCD上方的含金属介电(MCD)层，其中MCD层包括金属材料的氧化物和金属材料的氮化物。半导体器件进一步包括位于蚀刻停止层上方的第二低k介电层和部分地位于第二低k介电层中的第二导电部件。第二导电部件穿透蚀刻停止层并且电连接至第一导电部件。
在上述半导体器件中，其中：所述含硅介电层包括硅与氧、碳和氮中的一种。
在上述半导体器件中，其中，所述金属材料包括铝、钽、钛或铪。
在上述半导体器件中，其中：所述含硅介电层具有在从至的范围的厚度；以及所述含金属介电层具有在从至的范围的厚度。
在上述半导体器件中，其中，所述蚀刻停止层还包括位于所述含金属介电层上方的另一含硅介电层。
在又另一示例性方面，本发明涉及一种方法。该方法包括提供前体，前体具有衬底、位于衬底上方的第一介电层和位于第一介电层中的第一导电部件。该方法进一步包括在第一介电层上方形成含硅介电(SCD)层，在SCD层上方形成含金属介电(MCD)层，在MCD层上方形成第二介电层并且蚀刻第二介电层以形成沟槽，该沟槽暴露MCD层。
在上述方法中，还包括：蚀刻所述沟槽中的所述含金属介电层和所述含硅介电层，从而暴露所述第一导电部件；以及在所述沟槽中形成第二导电部件，所述第二导电部件电连接至所述第一导电部件。
在上述方法中，还包括，在所述第二介电层形成之前：在所述含金属介电层上方形成另一含硅介电层，其中，所述第二介电层形成在所述另一含硅介电层上方。
在上述方法中，其中，所述含硅介电层包括硅与氧、碳和氮中的一种。
在上述方法中，其中，所述含金属介电层包括金属材料的氧化物或所述金属材料的氮化物，所述金属材料包括铝、钽、钛或铪。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
第一导电部件，位于所述衬底的部分上方；
蚀刻停止层，位于所述衬底和所述第一导电部件上方，其中，所述蚀刻停止层包括含硅介电(SCD)层和位于所述含硅介电层上方的含金属介电(MCD)层；
介电层，位于所述蚀刻停止层上方；以及
第二导电部件，位于所述介电层中，其中，所述第二导电部件穿透所述蚀刻停止层并且电连接至所述第一导电部件。
2.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层还包括位于所述含金属介电层上方的另一含硅介电层。
3.根据权利要求1所述的半导体器件，其中，所述含硅介电层包括硅与氧、碳和氮中的一种。
4.根据权利要求1所述的半导体器件，其中，所述含金属介电层包括金属材料的氧化物或所述金属材料的氮化物。
5.根据权利要求4所述的半导体器件，其中，所述金属材料包括铝、钽、钛或铪。
6.根据权利要求1所述的半导体器件，其中，所述含硅介电层具有从5埃至的范围的厚度并且所述含金属介电层具有从5埃至的范围的厚度。
7.根据权利要求1所述的半导体器件，其中，所述第一导电部件是下面中的一个：
源极/漏极(S/D)部件；
栅极结构；以及
互连引线部件。
8.根据权利要求1所述的半导体器件，还包括位于所述衬底上方和所述蚀刻停止层下方的另一介电层，其中，所述第一导电部件位于所述另一介电层中。
9.一种半导体器件，包括：
衬底；
第一低k介电层，位于所述衬底上方；
第一导电部件，位于所述第一低k介电层中；
蚀刻停止层，位于所述第一低k介电层上方，其中，所述蚀刻停止层包括含硅介电(SCD)层和位于所述含硅介电层上方的含金属介电(MCD)层，其中，所述含金属介电层包括金属材料的氧化物或所述金属材料的氮化物；
第二低k介电层，位于所述蚀刻停止层上方；以及
第二导电部件，部分地位于所述第二低k介电层中，其中，所述第二导电部件穿透所述蚀刻停止层并且电连接至所述第一导电部件。
10.一种制造半导体器件的方法，包括：
提供前体，所述前体具有衬底、位于所述衬底上方的第一介电层和位于所述第一介电层中的第一导电部件；
在所述第一介电层上方形成含硅介电(SCD)层；
在所述含硅介电层上方形成含金属介电(MCD)层；
在所述含金属介电层上方形成第二介电层；以及
蚀刻所述第二介电层以形成沟槽，所述沟槽暴露所述含金属介电层。
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