KR20190109352A - 반도체 디바이스들을 위한 에칭 스탑 층 - Google Patents

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젠 훙 왕
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Abstract

반도체 디바이스는 기판, 기판의 일부분 위의 제1 도전성 피쳐, 및 제1 도전성 피쳐와 기판 위의 에칭 스탑 층을 포함한다. 에칭 스탑 층은 실리콘 함유 유전체(SCD, silicon-containing dielectric) 층 및 SCD 층 위의 금속 함유 유전체 (MCD, metal-containing dielectric) 층을 포함한다. 반도체 디바이스는, 에칭 스탑 층 위의 유전체 층, 및 유전체 층 내의 제2 도전성 피쳐를 더 포함한다. 제2 도전성 피쳐는 에칭 스탑 층을 관통하며, 제1 도전성 피쳐에 전기적으로 연결된다.

Description

반도체 디바이스들을 위한 에칭 스탑 층{ETCH STOP LAYER FOR SEMICONDUCTOR DEVICES}
반도체 집적 회로(IC, integrated circuit) 산업은 기하급수적인 성장을 경험해 왔다. IC 재료들 및 설계에서의 기술적 진보들은 각각의 세대가 이전의 세대에 비해 더 작고 더 복잡한 회로들을 갖는, IC 세대들을 생산해왔다. IC 발전 과정에서, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하면서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 개수)는 일반적으로 증가하였다. 이러한 스케일링 다운(scaling down) 프로세스는 일반적으로 제조 효율을 증가시키고 관련 비용을 낮춤으로써, 이익을 제공한다. 그러한 스케일링 다운은 또한 IC들의 프로세싱 및 제조의 복잡성을 증가시켰고, 이들 진보들이 실현되기 위해, IC 프로세싱 및 제조에서 유사한 발전이 요구된다.
예를 들어, IC 제조에서, 비아(또는 플러그) 홀들이 상호접속 구조물들을 위한 접속부들을 만들기 위해 로우-k(low-k) 유전체 층을 통해 에칭되는 것이 통상적이다. 웨이퍼에 걸쳐, 비아 홀들은 고르지 않게 분포될 수 있고, 웨이퍼의 일부 영역들은 조밀한 비아 패턴들을 갖고, 일부 영역들은 격리된 비아 패턴들을 갖는다. 이것은 비아 에칭 프로세스에서 소위 “패턴 로딩 효과(pattern loading effect)”를 생성하여, 일부 비아 홀들로 하여금 과도 에칭되게 하고, 일부 비아 홀들로 하여금 과소 에칭되게 하였다. 이러한 문제에 대응하기 위해, 전통적인 접근법은 로우-k 유전체 층과 하부 층 사이에 실리콘계 에칭 스탑 층을 성막한다. 이상적으로, 비아 홀들 전부는 실리콘계 에칭 스탑 층에 닿아야(land at) 한다. 그러나, 반도체 프로세스들이 스케일링 다운을 계속함에 따라, 특정 경우들에 있어서 이러한 전통적 실리콘계 에칭 스탑 층은 더 이상 충분하지 않다. 예를 들어, 커덕터 라인 폭들은 새로운 설계들에서 더 넓은 범위를 가질 수 있고, 비아 홀들은 새로운 프로세스들에서 더 높은 종횡비를 가질 수 있다. 결과적으로, 전통적 실리콘계 에칭 스탑 층은 비아 홀의 과도 에칭 및 과소 에칭을 효율적으로 방지하지 않을 수 있다. 이러한 영역에서의 향상들이 요구된다.
하나의 예시적 양상에서, 본 개시물은 반도체 디바이스와 관련된다. 반도체 디바이스는 기판, 기판의 일부분 위의 제1 도전성 피쳐, 및 제1 도전성 피쳐와 기판 위의 에칭 스탑 층을 포함한다. 에칭 스탑 층은 실리콘 함유 유전체(SCD, silicon-containing dielectric) 층 및 SCD 층 위의 금속 함유 유전체 (MCD, metal-containing dielectric) 층을 포함한다. 반도체 디바이스는, 에칭 스탑 층 위의 유전체 층, 및 유전체 층 내의 제2 도전성 피쳐를 더 포함한다. 제2 도전성 피쳐는 에칭 스탑 층을 관통하며, 제1 도전성 피쳐에 전기적으로 연결된다. 일 실시예에서, 제1 반도체 피쳐는 소스 또는 드레인(S/D) 피쳐이다. 다른 실시예에서, 제1 반도체 피쳐는 게이트 구조물이다. 또 다른 실시예에서, 제1 반도체 피쳐는 상호접속 와이어 피쳐이다. 실시예에서, 반도체 디바이스는 기판 위에 그리고 에칭 스탑 층 아래에 있는 다른 유전체 층을 더 포함하며, 제1 도전성 피쳐는 다른 유전체 층에 매립된다.
다른 예시적 양상에서, 본 개시물은 반도체 디바이스와 관련된다. 반도체 디바이스는, 기판, 기판 위의 제1 로우-k 유전체 층, 제1 로우-k 유전체 층 내의 제1 도전성 피쳐, 및 제1 로우-k 유전체 층 위의 에칭 스탑 층을 포함한다. 에칭 스탑 층은 실리콘 함유 유전체(SCD) 층 및 SCD 층 위의 금속 함유 유전체(MCD) 층을 포함하고, MCD 층은 금속 재료의 산화물 또는 금속 재료의 질화물을 포함한다. 반도체 디바이스는, 에칭 스탑 층 위의 제2 로우-k 유전체 층, 및 부분적으로 제2 로우-k 유전체 층 내에 있는 제2 도전성 피쳐를 더 포함한다. 제2 도전성 피쳐는 에칭 스탑 층을 관통하며, 제1 도전성 피쳐에 전기적으로 연결된다.
또 다른 예시적 양상에서, 본 개시물은 방법과 관련된다. 방법은, 기판, 기판 위의 제1 유전체 층, 및 제1 유전체 층 내의 제1 도전성 피쳐를 갖는 프리커서(precursor)를 제공하는 단계를 포함한다. 방법은, 제1 유전체 층 위에 실리콘 함유 유전체(SCD) 층을 형성하는 단계, SCD 층 위에 금속 함유 유전체(MCD) 층을 형성하는 단계, MCD 층 위에 제2 유전체 층을 형성하는 단계, 및 MCD 층을 노출시키는 트렌치를 형성하기 위하여 제2 유전체 층을 에칭하는 단계를 더 포함한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 관행에 따라, 다양한 피쳐들은 실척도로 도시되는 것은 아니라는 것이 강조된다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시물의 다양한 양상들에 따른 반도체 디바이스를 형성하는 방법의 흐름도이다.
도 2a, 2b, 2c, 3a, 3b, 3c, 4a, 4b, 4c, 5a, 5b, 5c, 6a, 6b, 6c, 7a, 7b, 7c, 8a, 8b, 및 8c는 도 1의 방법의 일 실시예에 따른 다양한 제조 스테이지들에서의 반도체 디바이스의 일부분의 단면도들이다.
도 9a, 9b, 9c, 9d, 9e, 9f, 및 9g는 도 1의 방법의 일 실시예에 따른 다양한 제조 스테이지들에서의 다른 반도체 디바이스의 일부분의 단면도들이다.
도 10은 도 1의 방법의 다른 실시예의 흐름도이다.
도 11a, 11b, 11c, 11d, 11e, 11f, 및 11g는 몇몇 실시예들에 따른, 도 10의 방법에 따른 다양한 제조 스테이지들에서의 반도체 디바이스의 일부분의 단면도들이다.
도 12는 도 1의 방법의 다른 실시예의 흐름도이다.
도 13a, 13b, 및 13c는 몇몇 실시예들에 따른, 도 12의 방법에 따른 다양한 제조 스테이지들에서의 반도체 디바이스의 일부분의 단면도들이다.
아래의 개시내용은 제공되는 청구 대상의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간적으로 상대적인 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간적으로 상대적인 기술어들은 이와 똑같이 해석될 수 있다.
다양한 실시예들에서 본 개시물은 일반적으로 반도체 디바이스들 및 그것을 형성하는 방법들에 관련된다. 더욱 구체적으로, 본 개시물은 반도체 제조에서의 사용을 위한 새롭고 향상된 에칭 스탑 층과 관련된다. 본 개시물의 실시예들에서, 에칭 스탑 층은 실리콘 함유 유전체(SCD, silicon-containing dielectric) 층 및 SCD 층 위의 금속 함유 유전체 (MCD, metal-containing dielectric) 층을 포함한다. SCD 층은 금속(예를 들어, 구리) 확산을 방지하기 위한 배리어 층으로서의 역할을 한다. 이것은 또한 SCD 층 아래의 재료(예를 들어, 유전체 재료)와 MCD 층 사이에 밀폐된(hermetic) 층으로서의 기능을 한다. SCD 및 MCD 층들은 모두 전기적으로 절연된다(비전도). 전통적 실리콘계 에칭 스탑 층들에 비해, MCD 층은 에칭될 위에 놓인 유전체 층(예를 들어, 로우-k 재료)에 관하여 더 큰 에칭 선택도를 제공한다. 따라서, 새로운 에칭 스탑 층은 전통적인 실리콘계 에칭 스탑 층들보다 더욱 효율적으로 비아 홀 과소 에칭 및 과도 에칭 문제들을 방지할 수 있다. 새로운 에칭 스탑 층은, 트랜지스터 소스, 드레인 및 게이트 단자들에 대한 콘택 형성; 집적 회로들(IC, integrated circuit)에 대한 다층 상호접속부 형성; 뿐만 아니라 본 기술분야의 당업자들에 의해 인식될 수 있는 다른 영역들에서 사용될 수 있다. 새로운 에칭 스탑 층의 다양한 양상들은 하기에서 반도체 디바이스(50)에 대한 예시적인 소스, 드레인, 및 게이트 단자들의 형성, 및 반도체 디바이스들(100, 200 및 300)에 대한 예시적인 다층 상호접속 구조물들의 형성의 문맥에서 논의된다.
반도체 디바이스들(50, 100, 200 및 300)은 예시를 목적으로 제공되며, 본 개시물의 실시예들을 반드시 임의의 개수의 디바이스들, 임의의 개수의 영역들, 또는 구조 또는 영역의 임의의 구성으로 제한하는 것이 아니다. 뿐만 아니라, 반도체 디바이스들(50, 100, 200 및 300) 각각은 정적 랜덤 액세스 메모리(SRAM, tatic random access memory) 및/또는 로직 회로들, 레지스터들, 캐패시터들 및 인덕터들과 같은 수동 컴포넌트들, 및 P-타입 FET들(PFETs), N-타입 FET들(NFETs), FinFET들, 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET, metal-oxide semiconductor field effect transistors), 상보형 금속 산화물 반도체(CMOS, complementary metal-oxide semiconductor) 트랜지스터들, 쌍극 트랜지스터들, 고전압 트랜지스터들, 고주파수 트랜지스터들, 다른 메모리 셀들, 및/또는 이들의 조합물들과 같은 능동 컴포넌트들을 포함할 수 있는, IC 또는 그 일부의 프로세싱 동안 제작되는 중간 디바이스일 수 있다.
도 1은 본 개시물의 다양한 양상들에 따른 새로운 에칭 스탑 층을 사용하여 반도체 디바이스(50 및 100)를 형성하는 방법(10)의 흐름도를 보여준다. 도 10 및 12는 새로운 에칭 스탑 층을 사용하여 반도체 디바이스들(200 및 300)을 형성하는데 있어서의 방법(10)의 상이한 실시예들을 보여준다. 그것의 다양한 실시예들을 포함하는 방법(10)은 단지 예시이며, 청구항들에 명백하게 언급되는 것들을 넘어서도록 본 개시물을 제한하는 것으로 의도되지 않는다. 부가적인 동작들은 방법(10) 이전에, 동안에, 및 이후에 제공될 수 있고, 설명된 몇몇 동작들은 방법의 추가적 실시예들을 위해 교체, 제거 또는 이동될 수 있다. 방법(10)은 제조 프로세스의 다양한 스테이지들에서의 개별적인 반도체 디바이스들(50, 100, 200 및 300)의 단면도들인, 도 2a-8c, 9a-9b, 11a-11b, 및 13a-13c와 함께 하기에 설명된다.
제1 실시예
방법(10)의 제1 실시예는 디바이스(50)의 형성에서 도 1 및 2a-8c에 관하여 하기에 설명된다. 도시될 바와 같이, 디바이스(50)는 다중 게이트 디바이스이다. 더욱 구체적으로, 이것은 FinFET 디바이스이다. 그와 관련하여, 도 2a, 3a, 4a, 5a, 6a, 7a, 및 8a는 핀의 길이를 따라 컷팅된 디바이스(50)의 단면도를 예시하고; 도 2b, 3b, 4b, 5b, 6b, 7b, 및 8b는 디바이스(50)의 채널 영역의 핀의 폭을 따라 컷팅된 디바이스(50)의 단면도를 예시하고; 도 2c, 3c, 4c, 5c, 6c, 7c, 및 8c는 디바이스(50)의 소스/드레인(S/D) 영역의 핀의 폭을 따라 컷팅된 디바이스(50)의 단면도를 예시한다. 본 기술분야의 당업자들은 방법(10)의 실시예들이 다중 게이트 디바이스들 외에 평면형 트랜지스터들을 형성하는데 사용될 수 있다는 것을 인식해야 한다.
도 1을 참고하여, 동작(12)에서, 방법(10)은 도 2a, 2b 및 2c에 도시된 디바이스(50)의 프리커서를 제공한다. 논의의 편의성을 위해, 디바이스(50)의 프리커서는 디바이스(50)로 또한 지칭된다. 도 2a, 2b 및 2c를 집합적으로 참고하여, 디바이스(50)는 기판(52), 기판(52)으로부터 돌출되고 2개의 S/D 영역들(54a) 및 S/D 영역들(54a) 사이의 채널 영역(54b)을 갖는 핀(54), 기판(52) 위에 있고 핀(54)의 하부 부분을 둘러싸는 격리 구조물(56), 및 격리 구조물(56) 위에 있고 채널 영역(54b)에서 핀(54)과 맞물리는 게이트 구조물(60)을 포함한다. 디바이스(50)는 S/D 영역들(54a) 내의 및/또는 상의 S/D 피쳐들(58)을 더 포함한다. S/D 피쳐들(58)은 도전성 피쳐들이다. 실시예들에서, 게이트 구조물(60)은 도전성 피쳐들을 더 포함한다. 디바이스(50)의 다양한 피쳐들은 하기에 추가로 설명된다.
실시예들에서, 기판(52)은 실리콘 기판(예를 들어, 웨이퍼)를 포함한다. 대안적으로, 기판(52)은 다른 일원조 반도체, 예컨대 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물들을 포함할 수 있다. 또 다른 대안으로서, 기판(52)은 절연체 상 반도체(SOI, semiconductor on insulator)이다.
핀(54)은 P-타입 FinFET 또는 N-타입 FinFET을 형성하기에 적합할 수 있다. 핀(54)은 포토리소그래피 및 에칭 프로세스들을 포함하는 적절한 프로세스들을 사용하여 제작될 수 있다. 포토리소그래피 프로세스는 기판(52) 위에 놓이는 포토레지스트 층(레지스트)을 형성하는 단계, 패턴에 레지스트를 노출시키는 단계, 노출 후 베이크 프로세스들을 수행하는 단계, 및 레지스트를 포함하는 마스킹 엘리먼트를 형성하기 위하여 레지스트를 현상하는 단계를 포함할 수 있다. 마스킹 엘리먼트는 그 후 기판(52) 내로 리세스들을 에칭하기 위하여 사용되어, 기판(52) 상에 핀(54)을 남긴다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE, reactive ion etching) 및/또는 다른 적절한 프로세스들을 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브로민 함유 가스(예를 들어, HBr 및/또는 CHBR3), 이오딘 함유 가스, 다른 적절한 가스들 및/또는 플라즈마, 및/또는 이들의 조합물들을 포함할 수 있다. 예를 들어, 습식 에칭 프로세스는 희석 플루오르화 수소산(DHF); 수산화 칼륨(KOH) 용액; 암모니아; 플루오르화 수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 포함하는 용액; 또는 다른 적절한 습식 에천트를 포함할 수 있다. 대안적으로, 핀(54)은 더블 패터닝 리소그래피(DPL, double-patterning lithography) 프로세스에 의하여 형성될 수 있다. 기판(52) 상에 핀(54)을 형성하기 위한 방법들의 복수의 다른 실시예들이 적합할 수도 있다.
격리 구조물(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass), 로우-k 유전체 재료, 및/또는 다른 적절한 절연 재료로 형성될 수 있다. 격리 구조물(56)은 얕은 트렌치 격리(STI, shallow trench isolation) 피쳐들일 수 있다. 실시예에서, 격리 구조물(56)은 예를 들어, 핀(54) 형성 프로세스의 일부로서, 기판952)에 트렌치들을 에칭함으로써 형성된다. 트렌치들은 그 후 격리 재료로 채워지고, 화학 기계적 평탄화(CMP, chemical mechanical planarization) 프로세스가 후속될 수 있다. 다른 격리 구조물(56), 예컨대, 필드 산화물, LOCOS(LOCal Oxidation of Silicon), 및/또는 다른 적절한 구조물들이 가능하다. 격리 구조물(56)은 예를 들어, 하나 이상의 열적 산화물 라이너 층들을 갖는 다층 구조물을 포함할 수 있다.
실시예에서, S/D 피쳐들(58)은 저농도로 도핑된 S/D(LDD, lightly doped S/D), 고농도로 도핑된 S/D(HDDheavily doped S/D), 및/또는 실리시데이션(silicidation)을 포함할 수 있다. 예에서, 저농도 또는 고농도로 도핑된 S/D는, S/D 영역들(54a) 내로 에칭하고, 실리콘계 프리커서 가스를 사용하여 선택적 에피택셜 성장(SEG, selective epitaxial growth)을 수행함으로써 형성될 수 있다. 성장된 S/D(예를 들어, 실리콘)는 SEG 동안에 또는 후속 프로세스에서 인 시튜로 적절한 도펀트로 도핑될 수 있다. 어닐링 프로세스, 예컨대 급속 열적 어닐링 및/또는 레이저 열적 어닐링은 도펀트를 활성화시키기 위해 수행될 수 있다. 예에서, 실리시데이션은 니켈 실리사이드(NiSi), 니켈-플래티늄 실리사이드(NiPtSi), 니켈-플래티늄-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 플래티늄 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 다른 적절한 도전성 재료들, 및/또는 이들의 조합물들을 포함할 수 있다. 실리시데이션은 금속 층을 성막하는 단계, 금속 층이 실리사이드를 형성하기 위해 실리콘과 반응할 수 있도록 금속 층을 어닐링하는 단계, 및 반응되지 않은 금속 층을 제거하는 단계를 포함하는 프로세스에 의해 형성될 수 있다.
게이트 구조물(60)은 둘 이상의 면들 상에서(54)과 맞물린다(도시된 예에서는 3개 면들). 게이트 구조물(60)은 게이트 유전체 층, 게이트 전극 층, 및 계면 층, 일함수 층, 및 하드 마스크 층과 같은 하나 이상의 추가 층들을 포함할 수 있다. 유전체 층은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란타늄 산화물(La2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티탄산염(SrTiO3), 다른 적절한 금속-산화물들, 또는 이들의 조합물들과 같은 하이-k유전체 또는 실리콘 산화물을 포함할 수 있다. 일 실시예에서 게이트 전극 층은 폴리실리콘을 포함할 수 있다. 대안적으로, 게이트 전극은 알루미늄(Al), 텅스텐(W), 또는 구리(Cu) 및/또는 다른 적절한 재료들과 같은 금속을 포함할 수 있다. 몇몇 실시예들에서 게이트 구조물(60)은 게이트 스페이서를 포함할 수 있다. 게이트 구조물(60)의 다양한 층들은 화학적 산화, 열적 산화, 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 도금, 또는 다른 적절한 방법들에 의하여 형성될 수 있다.
도 1을 참고하여, 동작(14)에서, 방법(10)은 기판(52) 위에 SCD 층(62)을 형성한다. 더욱 구체적으로, 도 3a, 3b, 및 3c에 도시된 바와 같이, SCD 층(62)은 핀(54), 격리 구조물(56), S/D 피쳐들(58), 및 게이트 구조물(60) 위에 형성된다. SCD 층(62)은 다양한 실시예들에서 컨포멀한 층 또는 비-컨포멀한 층으로서 형성될 수 있다. 실시예에서, SCD 층(62)은 산소, 탄소 및 질소 중 하나와 실리콘을 포함할 수 있다. 예를 들어, SCD 층(62)은 실리콘 탄화물(SiC), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2)을 포함할 수 있다. 대안적인 실시예에서, SCD 층(62)은 산소, 탄소 및 질소의 결합물과 실리콘을 포함한다. 예를 들어, SCD 층(62)은 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산화물(SiON), 또는 실리콘 산질화물(SiON)을 포함할 수 있다. SCD 층(62)은 PVD, CVD, 플라즈마 강화 CVD(PECVD), ALD, 플라즈마 강화 ALD(PEALD), 또는 다른 성막 기법들을 사용하여 성막될 수 있다. 실시예에서, SCD 층(62)은 실온 내지 약 섭씨 600도 범위의 온도로 그리고 약 0 내지 100 Torr 범위의 압력으로 챔버 내에서 성막된다. SCD 층(62)의 두께는 설계 니즈에서 밸런스를 달성하기 위해 제어될 수 있다. 더 두꺼운 SCD 층(62)은 증가된 패키지 사이즈로 더 우수한 금속 배리어 및 밀폐 기능들을 제공할 수 있다. 몇몇 실시예들에서, SCD 층(62)은 1000 옹스트롬(Å)보다 더 얇도록 제어된다. 예를 들어, SCD 층(62)은 5 Å 내지 300 Å 범위의 두께로 성막될 수 있다.
동작(16)에서, 방법(10)(도 1)은 SCD 층(62) 위에 MCD 층(63)을 형성한다. 도 4a, 4b 및 4c를 참고하여, MCD 층(63)은 다양한 실시예들에서 컨포멀한 층 또는 비-컨포멀한 층으로서 형성될 수 있다. 실시예에서, MCD 층(63)은 금속 재료의 산화물 또는 금속 재료의 질화물을 포함한다. 실시예들에서, 금속 재료는 알루미늄(Al), 탄탈룸(Ta), 티타늄(Ti), 하프늄(Hf), 또는 다른 금속들을 포함할 수 있다. 예를 들어, MCD 층(63)은 알루미늄 질화물, 알루미늄 산화물, 탄탈룸 산화물, 티타늄 산화물, 하프늄 산화물, 다른 금속 산화물 화합물들, 또는 다른 금속 질화물 화합물들을 포함할 수 있다. MCD 층(63)은 전기적으로 절연되고, 로우-k 유전체 재료에 대하여 큰 에칭 선택도를 가지며, 이는 추후에 논의될 것이다. MCD 층(63)은 PVD, CVD, PECVD, ALD, PEALD, 도금(전해 또는 무전해), 또는 다른 성막 기법들을 사용하여 성막될 수 있다. 실시예에서, MCD 층(63)은 실온 내지 약 섭씨 600도 범위의 온도로 그리고 약 0 내지 100 Torr 범위의 압력으로 챔버 내에서 성막된다. SCD 층(62) 및 MCD 층(63)은 동일한 프로세스 챔버에서 성막될 수 있다. MCD 층(63)의 두께는 설계 니즈에서 밸런스를 달성하기 위해 제어될 수 있다. 더 두꺼운 MCD 층(63)은 증가된 패키지 사이즈로 더 강력한 에칭 스탑 기능을 제공할 수 있다. 실시예들에서, MCD 층(63)은 500 Å보다 더 얇다. 예를 들어, MCD 층(63)은 5 Å 내지 100 Å 범위의 두께로 성막될 수 있다. 본 실시예에서, 새로운 에칭 스탑 층(64)은 SCD 층(62) 및 MCD 층(63)을 포함한다. 에칭 스탑 층(64)은 일반적으로 전통적인 실리콘계 에칭 스탑 층들보다 더 얇은데, 이는 MCD 층(63)이 더 강력한 에칭 스탑 기능을 제공하면서 더 얇게 만들어질 수 있기 때문이다.
동작(18)에서, 방법(10)(도 1)은 에칭 스탑 층(64) 위에 유전체 층(66)을 형성하고, 기판(52) 위에 다양한 트렌치들을 채운다. 도 5a, 5b 및 5c를 참고하여, 유전체 층(66)은 테트라에틸오르소실리케이트(TEOS, tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대, 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), 용융된 실리카 유리(FSG, fused silica glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 붕소 도핑된 실리콘 유리(BSG, boron doped silicon glass) 및/또는 다른 적절한 유전체 재료들을 포함할 수 있다. 몇몇 실시예들에서, 유전체 층(66)은 3 이하인 유전 상수(k 값)를 갖는 재료를 포함한다. 몇몇 실시예들에서, 유전체 층(66)은 예를 들어, k 가 2.3보다 낮은, 초저-k 유전체 재료를 포함한다. 유전체 층(66)은 PVD, CVD, 저압 CVD(LPCVD), 플라즈마 강화 CVD(PECVD), 유동성 CVD(FCVD), 또는 다른 적합한 성막 기법들을 사용하여 성막될 수 있다. 화학 기계적 평탄화(CMP) 프로세스는 디바이스(50)의 상부면인 유전체 층(66)의 상부면을 평탄화하기 위하여 수행될 수 있다.
동작(20)에서, 방법(10)(도 1)은 내부에 트렌치들(68, 70)을 형성하기 위해 유전체 층(66)을 에칭한다. 도 6a, 6b 및 6c를 참고하여, 트렌치들(68)은 S/D 피쳐들(58) 위에 형성되고, 트렌치(70)는 게이트 구조물(60) 위에 형성된다. 트렌치들(68 및 70)은 각각 S/D 영역들(54a) 내에 그리고 게이트 구조물(60) 위에 MCD 층(63)을 노출시킨다. 실시예에서, 트렌치들(68 및 70)은 개별적인 프로세스들에서 또는 동일한 프로세스에서 형성될 수 있다. 논의의 편의를 위해, 트렌치들(68 및 70)의 형성은 하기에서 집합적으로 논의된다.
실시예들에서, 동작(20)은 하나 이상의 포토리소그래피 프로세스들 및 하나 이상의 에칭 프로세스들을 포함할 수 있다. 예를 들어, 포토리소그래피 프로세스는 유전체 층(66) 위에 놓이는 포토레지스트(레지스트) 층을 형성하는 단계, 패턴에 레지스트를 노출시키는 단계, 노출 후 베이크 프로세스들을 수행하는 단계, 및 레지스트를 포함하는 마스킹 엘리먼트를 형성하기 위하여 레지스트를 현상하는 단계를 포함할 수 있다. 마스킹 엘리먼트는 그 후 유전체 층(66) 내로 트렌치들을 에칭하기 위하여 사용된다. 실시예에서, 하드 마스크 층 및/또는 반사방지 코팅 층과 같은 하나 이상의 패터닝 층들은 레지스트 층이 패터닝 되기 이전에 레지스트 층과 유전체 층(66) 사이에서 성막될 수 있다. 추가로 이 실시예에서, 패턴은 레지스트 층으로부터 하나 이상의 패터닝 층들로, 그 후 유전체 층(66)으로 전사된다.
상기 논의된 바와 같이 유전체 층(66)의 에칭은 건식 에칭, 습식 에칭, 및/또는 다른 적절한 프로세스들을 사용할 수 있다. 에칭 프로세스는 유전체 층(66)의 재료(들)는 제거하나, MCD 층(63)의 재료(들)는 제거하지 않도록 선택적으로 튜닝된다. 고르지 않은 비아 패턴 분포, CD에서의 변화들, 및 비아 트렌치들의 높은 종횡비들과 같은 다양한 인자들로 인해, 몇몇 비아 트렌치들은 다른 비아 트렌치들보다 빠르게 MCD 층(63)에 도달할 수 있다. 하나의 비아(예를 들어, 좌측 상의 트렌치(68))가 MCD 층(63)에 도달하나, 다른 비아(예를 들어, 우측 상의 트렌치(68))는 도달하지 못할 때, MCD 층(63)에 모든 비아 트렌치들이 도달하는 것을 보장하기 위하여 연속적인 에칭이 수행된다. 그렇지 않으면, 과소 에칭된 비아 트렌치들이 개구 회로 결함들을 초래할 것이다. 전통적인 실리콘계 에칭 스탑 층들로, 연속적인 에칭은 과도 에칭하여, 실리콘계 에칭 스탑 층을 관통하고, 아래 피쳐들을 손상시킬 수 있다. 본 실시예에서, MCD 층(63)은 유전체 층(66)에 관하여 큰 에칭 선택도를 갖고, 따라서 연속적 에칭 동작을 견딜 수 있다. 본 실시예에서, 모든 비아 트렌치들은 동작(20) 동안에 MCD 층(63)에 도달하고 거기서 멈춘다.
동작(22)에서, 방법(10)(도 1)은 MCD 층(63) 및 SCD 층(62)을 포함하는 에칭 스탑 층(64)을 에칭하고 개방시킨다. 도 7a, 7b 및 7c를 참고하여, MCD 층(63) 및 SCD 층(62)은 에칭되고 트렌치들(68 및 70) 내에서 제거된다. 결과적으로, S/D 피쳐들(58) 및 게이트 구조물(60)을 포함하는 도전성 피쳐들은 각각 트렌치들(68 및 70)에서 노출된다. 동작(22)은 유전체 층(66)이 실질적으로 변화되지 않은 채로 남아있으면서 에칭 스탑 층(64)의 재료들을 제거하기 위하여 선택적으로 튜닝되는 하나 이상의 건식 에칭, 습식 에칭, 또는 다른 적절한 에칭 기법들을 포함할 수 있다. 실시예에서, 동작(22)은 하나 이상의 이방성 에칭 프로세스들을 포함한다. 도전성 피쳐들의 노출된 부분들로부터 에칭 잔여물들을 제거하기 위하여 세정 프로세스가 수행될 수 있다.
동작(24)에서, 방법(10)(도 1)은 트렌치들(68 및 70)에 각각 도전성 피쳐들(72 및 74)을 형성한다. 도 8a, 8b 및 8c를 참고하여, 도전성 피쳐들(72)(S/D 콘택들)은 S/D 피쳐들(58)에 전기적으로 연결되고; 한편, 도전성 피쳐(74)(게이트 콘택)는 게이트 구조물(60)에 전기적으로 연결된다. 실시예에서, 도전성 피쳐들(72 및 74)은 개별적인 프로세스들에서 또는 동일한 프로세스에서 형성될 수 있다. 도전성 피쳐들(72 및 74) 각각은 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 및/또는 다른 적절한 재료들과 같은 금속을 사용할 수 있다. 실시예에서, 동작(24)은 각각 도전성 피쳐들(72 및 74)의 형성 이전에, 트렌치들(68 및 70)에 캐리어 층을 형성한다. 캐리어 층은 도전성 피쳐들(72 및 74)의 재료가 유전체 층(66) 내로 확산하는 것을 방지한다. 도전성 피쳐들(72 및 74) 각각은 CVD, PVD, ALD, 도금 또는 다른 적절한 방법들에 의하여 형성될 수 있다.
여전히 도 8a, 8b 및 8c를 참고하여, 이 제조 스테이지에서, 디바이스(50)는 기판(52) 및, 각각 기판(52)의 일부분 위에 있는 도전성 피쳐들(58 및 60)을 포함한다. 디바이스(50)는 SCD 층(62) 및 SCD 층(62) 위의 MCD 층(63)을 포함하는 새롭고 향상된 에칭 스탑 층(64)을 더 포함한다. 디바이스(50)는 에칭 스탑 층(64) 위에 유전체 층(66)을 더 포함한다. 디바이스(50)는 유전체 층(66)에 도전성 피쳐들(72 및 74)을 더 포함한다. 도전성 피쳐들(72 및 74)은 에칭 스탑 층(64)을 관통하고, 도전성 피쳐들(58 및 60)에 각각 전기적으로 연결된다. 몇몇 실시예들에서, 게이트 구조물(60)의 상단 위에 에칭 스탑 층(64)의 부분은 존재하지 않을 수 있다. 예를 들어, 디바이스(50)는 에칭 스탑 층(64)의 그 부분을 제거하는 교체 게이트 프로세스를 겪을 수 있다.
방법(10)은 디바이스(50)를 제조하기 위한 추가 단계들로 진행될 수 있다. 예를 들어, 방법(10)은 유전체 층(66) 위에 추가 유전체 층들을 형성하고, FinFET의 다양한 단자들을 다른 수동 및/또는 능동 디바이스들에 연결하여 완전한 IC를 형성하기 위하여 유전체 층들에 상호접속 구조물들을 형성할 수 있다.
제2 실시예
방법(10)의 제2 실시예는 디바이스(100)의 형성에서 도 1 및 9a-9g에 관하여 하기에 설명된다.
도 1을 참고하여, 동작(12)에서, 방법(10)은 도 9a에 도시된 디바이스(100)의 프리커서를 제공한다. 논의의 편의성을 위해, 디바이스(100)의 프리커서는 디바이스(100)로 또한 지칭된다. 도 9a를 참고하여, 디바이스(100)는 기판(102), 기판(102) 위의 유전체 층(104), 및 유전체 층(104) 내의 도전성 피쳐들(106A 및 106B)을 포함한다. 도시된 이 실시예에서, 디바이스(100)는 유전체 층(104)과 도전성 피쳐들(106A 및 106B) 사이에 배리어 층들(107A 및 107B)을 더 포함한다.
실시예들에서, 기판(102)은 실리콘 기판(예를 들어, 웨이퍼)를 포함한다. 대안적으로, 기판(102)은 다른 일원조 반도체, 예컨대 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물들을 포함할 수 있다. 또 다른 대안으로서, 기판(102)은 절연체 상 반도체(SOI, semiconductor on insulator)이다. 기판(102)은 p-타입 전계 효과 트랜지스터들(PFET), n-타입 FET(NFET), 금속-산화물 반도체 전계 효과 트랜지스터들(MOSFET), 상보형 금속-산화물 반도체(CMOS) 트랜지스터들, 쌍극 트랜지스터들, 고전압 트랜지스터들, 및 고주파수 트랜지스터들과 같은 능동 디바이스들을 포함한다. 트랜지스터들은 FiinFET들과 같은 멀티-게이트 트랜지스터들 또는 평면형 트랜지스터들일 수 있다. 기판(102)은 레지스터들, 캐패시턴들, 및 인덕터들과 같은 수동 디바이스들을 더 포함할 수 있다.
실시예들에서, 유전체 층(104)은 테트라에틸오르소실리케이트(TEOS, tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대, 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), 용융된 실리카 유리(FSG, fused silica glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 붕소 도핑된 실리콘 유리(BSG, boron doped silicon glass) 및/또는 다른 적절한 유전체 재료들을 포함한다. 몇몇 실시예들에서, 유전체 층(104)은 3 이하인 유전 상수(k 값)를 갖는 재료를 포함한다. 몇몇 실시예들에서, 유전체 층(104)은 예를 들어, k 가 2.3보다 낮은, 초저-k 유전체 재료를 포함한다.
도전성 피쳐들(106A 및 106B)은 디바이스(100)의 다층 상호접속 구조물의 일부이다. 실시예에서, 도전성 피쳐들(106A 및 106B)은 트랜지스터 소스, 드레인 또는 게이트 단자들을 위한 콘택들(또는 플러그들)이다. 다른 실시예에서, 도전성 피쳐들(106A 및 106B)은 금속-x(Mx) 레벨 상호접속부들(예를 들어, 금속 와이어 피쳐들)이다. 예를 들어, “x”는 0, 1, 2, 등일 수 있다. 도시되지는 않으나, 도전성 피쳐들(106A 및 106B)은 상호접속 구조물의 아래 놓인 층들을 통해 또는 능동 및/또는 수동 디바이스들의 단자들(예를 들어, 소스, 드레인, 및 게이트 콘택들)을 통해 (디바이스(50)의 FinFET과 같은) 기판(102)의 능동 및/또는 수동 디바이스들에 결합된다. 실시예들에서, 도전성 피쳐들(106A 및 106B)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 코발트(Co), 또는 다른 적절한 금속들을 포함할 수 있다.
배리어 층들(107A 및 107B)은 전기적으로 도전성이거나 절연될 수 있다. 배리어 층들(107A 및 107B)은 유전체 층(104)과 개별적인 도전성 피쳐들(106A 및 106B) 사이에 배치되고, 금속 확산 배리어들로서의 역할을 한다. 실시예들에서, 배리어 층들(107A 및 107B)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 또는 다른 적절한 재료를 포함할 수 있고; 재료의 하나 이상의 층들을 포함할 수 있다.
프리커서(100)는 다양한 프로세스들에 의하여 형성될 수 있다. 일 예에서, 프리커서(100)는, 기판(102) 위에 유전체 층(104)을 성막하는 단계, 트렌치들을 형성하기 위하여 유전체 층(104)을 에칭하는 단계, 트렌치들 내의 라이너로서 배리어 층들(107A 및 107B)을 성막하는 단계, 배리어 층들 위의 트렌치들 내에 도전성 피쳐들(106A 및 106B)을 성막하는 단계, 및 배리어 층들 및 도전성 피쳐들의 초과 재료들을 제거하기 위하여 CMP 프로세스를 수행하는 단계에 의하여 형성된다. 다른 예에서, 프리커서(100)는, 기판(102) 위에 금속 층을 성막하는 단계, 도전성 피쳐들(106A 및 106B)을 형성하기 위하여 금속 층을 (예를 들어, 반응성 이온 에칭을 사용하여) 에칭하는 단계, 도전성 피쳐들(106A 및 106B) 주위에 배리어 층들(107A 및 107B)을 성막하는 단계, 기판(102) 위에 유전체 층(104)을 성막하고 도전성 피쳐들(106A 및 106B)을 커버하는 단계, 배리어 층들(107A/B) 및 유전체 층(104)의 초과 재료들을 제거하기 위하여 CMP 프로세스를 수행하는 단계에 의하여 형성된다.
다양한 실시예들에서, 유전체 층(104)은 PVD, CVD, LPCVD, PECVD, FCVD, 또는 다른 적절한 성막 기법들을 사용하여 성막될 수 있다. 유전체 층(104)은 건식(플라즈마) 에칭, 습식 에칭, 또는 다른 에칭 기법들을 사용하여 에칭될 수 있다. 배리어 층들(107A 및 107B)은 PVD, CVD, ALD, 또는 다른 성막 기법들을 사용하여 성막될 수 있다. 도전성 피쳐들(106A 및 106B)은 스퍼터링, CVD, 도금(전해 또는 무전해), 또는 다른 성막 기법들에 의하여 형성될 수 있다.
동작(14)에서, 방법(10)(도 1)은 유전체 층(104) 위에 SCD 층(108)을 형성한다. 도 9b를 참고하여, SCD 층(108)은 다양한 실시예들에서 컨포멀한 층 또는 비-컨포멀한 층으로서 형성될 수 있다. 실시예에서, SCD 층(108)은 산소, 탄소 및 질소 중 하나와 실리콘을 포함할 수 있다. 예를 들어, SCD 층(108)은 실리콘 탄화물(SiC), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2)을 포함할 수 있다. 대안적인 실시예에서, SCD 층(108)은 산소, 탄소 및 질소의 결합물과 실리콘을 포함한다. 예를 들어, SCD 층(108)은 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산화물(SiON), 또는 실리콘 산질화물(SiON)을 포함할 수 있다. SCD 층(108)은 PVD, CVD, PECVD, ALD, PEALD, 또는 다른 성막 기법들을 사용하여 성막될 수 있다. 실시예에서, SCD 층(108)은 실온 내지 약 섭씨 600도 범위의 온도로 그리고 약 0 내지 100 Torr 범위의 압력으로 챔버 내에서 성막된다. SCD 층(108)의 두께는 설계 니즈에서 밸런스를 달성하기 위해 제어될 수 있다. 더 두꺼운 SCD 층(108)은 증가된 패키지 사이즈로 더 우수한 금속 배리어 및 밀폐 기능들을 제공할 수 있다. 몇몇 실시예들에서, SCD 층(108)은 1000 옹스트롬(Å)보다 더 얇도록 제어된다. 예를 들어, SCD 층(108)은 5 Å 내지 300 Å 범위의 두께로 성막될 수 있다.
동작(16)에서, 방법(10)(도 1)은 SCD 층(108) 위에 MCD 층(109)을 형성한다. 도 9c를 참고하여, MCD 층(109)은 다양한 실시예들에서 컨포멀한 층 또는 비-컨포멀한 층으로서 형성될 수 있다. 실시예에서, MCD 층(109)은 금속 재료의 산화물 또는 금속 재료의 질화물을 포함한다. 실시예들에서, 금속 재료는 알루미늄(Al), 탄탈룸(Ta), 티타늄(Ti), 하프늄(Hf), 또는 다른 금속들을 포함할 수 있다. 예를 들어, MCD 층(109)은 알루미늄 질화물, 알루미늄 산화물, 탄탈룸 산화물, 티타늄 산화물, 하프늄 산화물, 다른 금속 산화물 화합물들, 또는 다른 금속 질화물 화합물들을 포함할 수 있다. MCD 층(109)은 전기적으로 절연되고, 유전체 층(104)의 재료와 같은 로우-k 유전체 재료에 대하여 큰 에칭 선택도를 갖는다. MCD 층(109)은 PVD, CVD, PECVD, ALD, PEALD, 도금(전해 또는 무전해), 또는 다른 성막 기법들을 사용하여 성막될 수 있다. 실시예에서, MCD 층(109)은 실온 내지 약 섭씨 600도 범위의 온도로 그리고 약 0 내지 100 Torr 범위의 압력으로 챔버 내에서 성막된다. SCD 층(108) 및 MCD 층(109)은 동일한 프로세스 챔버에서 성막될 수 있다. MCD 층(109)의 두께는 설계 니즈에서 밸런스를 달성하기 위해 제어될 수 있다. 더 두꺼운 MCD 층(109)은 증가된 패키지 사이즈로 더 강력한 에칭 스탑 기능을 제공할 수 있다. 실시예들에서, MCD 층(109)은 500 Å보다 더 얇다. 예를 들어, MCD 층(109)은 5 Å 내지 100 Å 범위의 두께로 성막될 수 있다. 본 실시예에서, 새로운 에칭 스탑 층(110)은 SCD 층(108) 및 MCD 층(109)을 포함한다. 에칭 스탑 층(110)은 일반적으로 전통적인 실리콘계 에칭 스탑 층들보다 더 얇은데, 이는 MCD 층(109)이 더 강력한 에칭 스탑 기능을 제공하면서 더 얇게 만들어질 수 있기 때문이다.
동작(18)에서, 방법(10)(도 1)은 에칭 스탑 층(110) 위에 다른 유전체 층(112)을 형성한다. 도 9d를 참고하여, 유전체 층(112)은 상기 논의된 유전체 층(104)과 대략 동일한 재료를 포함할 수 있다. 유전체 층(112)은 PVD, CVD, LPCVD, PECVD, FCVD, 또는 다른 적절한 성막 기법들을 사용하여 성막될 수 있다. 금속 상호접속 층은 유전체 층(112)에 형성될 것이다. 유전체 층(112)의 적절한 두께는 반도체 패키지 및 금속 층 설계 요건들에 기반하여 선택될 수 있다.
동작(20)에서, 방법(10)(도 1)은 내부에 트렌치들(114A 및 114B)을 형성하기 위해 유전체 층(112)을 에칭한다. 도 9e를 참고하여, 트렌치들(114A 및 114B)은 MCD 층(109)을 노출시킨다. 트렌치(114A)는 상부 부분(116A) 및 하부 부분(118A)을 노출시키고, 상부 부분(116A)은 라인 컨덕터에 대한 플레이스홀더(placeholder)이고, 하부 부분(118A)은 비아(또는 플러그)에 대한 플레이스홀더이다. 유사하게, 트렌치(114B)는 상부 부분(116B) 및 하부 부분(118B)을 포함한다. 실시예들에서, 동작(20)은 단일 다마신 또는 듀얼 다마신 프로세스를 사용할 수 있으며, 비아-퍼스트(via-first) 접근법 또는 라인-퍼스트(line-first) 접근법을 사용할 수 있다.
동작(20)은 하나 이상의 포토리소그래피 프로세스들 및 하나 이상의 에칭 프로세스들을 포함할 수 있다. 예를 들어, 포토리소그래피 프로세스는 유전체 층(112) 위에 놓이는 포토레지스트(레지스트) 층을 형성하는 단계, 패턴에 레지스트를 노출시키는 단계, 노출 후 베이크 프로세스들을 수행하는 단계, 및 레지스트를 포함하는 마스킹 엘리먼트를 형성하기 위하여 레지스트를 현상하는 단계를 포함할 수 있다. 마스킹 엘리먼트는 그 후 유전체 층(112) 내로 트렌치들을 에칭하기 위하여 사용된다. 실시예에서, 하드 마스크 층 및/또는 반사방지 코팅 층과 같은 하나 이상의 패터닝 층들은 레지스트 층이 패터닝 되기 이전에 레지스트 층과 유전체 층(112) 사이에서 성막될 수 있다. 추가로 이 실시예에서, 패턴은 레지스트 층으로부터 하나 이상의 패터닝 층들로, 그 후 유전체 층(112)으로 전사된다. 뿐만 아니라, 다중 패터닝 기법들은 트렌치들(114A 및 114B)에 작은 임계 치수(CD)를 달성하는데 사용될 수 있다.
상기 논의된 바와 같이 유전체 층(112)의 에칭은 건식 에칭, 습식 에칭, 및/또는 다른 적절한 프로세스들을 사용할 수 있다. 에칭 프로세스는 유전체 층(112)의 재료(들)는 제거하나, MCD 층(109)의 재료(들)는 제거하지 않도록 선택적으로 튜닝된다. 고르지 않은 비아 패턴 분포, CD에서의 변화들, 및 비아 트렌치들의 높은 종횡비들과 같은 다양한 인자들로 인해, 몇몇 비아 트렌치들은 다른 비아 트렌치들보다 빠르게 MCD 층(109)에 도달할 수 있다. 예시를 목적으로, 도 9e는 트렌치(118A)가 트렌치(118B)보다 더 작은 CD 및 더 높은 종횡비를 갖는 것을 보여준다. 많은 경우들에 있어서, 트렌치(118B)의 에칭은 트렌치(118A)의 에칭보다 더 빨리 MCD 층(109)을 노출시킬 확률이 높은데, 이는 더 많은 에천트들이 트렌치(118B) 내로 도달하고, 내부의 유전체 재료와 반응하기 때문이다. 에칭 레이트는 또한 트렌치들(118A 및 118B)이 기판(102) 상의 격리된 비아 영역 또는 조밀한 비아 영역에 있는지 여부에 좌우된다. 그러나, 이것은 모든 비아 트렌치들이 동일한 레이트로 에칭되는 것은 아닌 정도로만 해두면 충분하다. 하나의 비아(예를 들어, 트렌치(118B))가 MCD 층(109)에 도달하나, 다른 비아(예를 들어, 트렌치(118A))는 도달하지 못할 때, MCD 층(109)에 모든 비아 트렌치들이 도달하는 것을 보장하기 위하여 연속적인 에칭이 수행된다. 그렇지 않으면, 과소 에칭된 비아 트렌치들이 개구 회로 결함들을 초래할 것이다. 전통적인 실리콘계 에칭 스탑 층들로, 연속적인 에칭은 과도 에칭하여, 실리콘계 에칭 스탑 층을 관통하고, 아래 피쳐들을 손상시킬 수 있다. 본 실시예에서, MCD 층(109)은 유전체 층(112)에 관하여 큰 에칭 선택도를 갖고, 따라서 연속적 에칭 동작을 견딜 수 있다. 본 실시예에서, 모든 비아 트렌치들은 동작(20) 동안에 MCD 층(109)에 도달하고 거기서 멈춘다.
동작(22)에서, 방법(10)(도 1)은 MCD 층(109) 및 SCD 층(108)을 포함하는 에칭 스탑 층(110)을 에칭하고 개방시킨다. 도 9e 및 9f를 참고하여, MCD 층(109) 및 SCD 층(108)은 에칭되고 트렌치들(118A 및 118B) 내에서 제거된다. 결과적으로, 도전성 피쳐들(106A 및 106B)은 각각 트렌치들(118A 및 118B)에서 노출된다. 동작(22)은 유전체 층(112)이 실질적으로 변화되지 않은 채로 남아있으면서 에칭 스탑 층(110)의 재료들을 제거하기 위하여 선택적으로 튜닝되는 하나 이상의 건식 에칭, 습식 에칭, 또는 다른 적절한 에칭 기법들을 포함할 수 있다. 실시예에서, 동작(22)은 하나 이상의 이방성 에칭 프로세스들을 포함한다. 도전성 피쳐들(106A 및 106B)의 노출된 부분들로부터 잔여물들을 제거하기 위하여 세정 프로세스가 수행될 수 있다.
동작(24)에서, 방법(10)(도 1)은 트렌치들(114A 및 114B)에 각각 배리어 층들(120A 및 120B) 및 도전성 피쳐들(122A 및 122B)을 형성한다. 도 9g는 듀얼 다마신 프로세스를 사용하는 동작(24)의 결과를 보여준다. 도 9g를 참고하여, 배리어 층들(120A 및 120B)은 트렌치들(114A 및 114B)의 측벽들 상에 라이너 층으로서 형성되고, 도전성 피쳐들(122A 및 122B)은 각각 배리어 층들(120A 및 120B) 위의 트렌치들(114A 및 114B) 내에 형성된다. 실시예에서, 배리어 층들(120A 및 120B)은 배리어 층들(107A 및 107B) 과 대략 동일한 재료(들)를 포함할 수 있고; 도전성 피쳐들(122A 및 122B)은 도전성 피쳐들(106A 및 106B)과 대략 동일한 재료(들)를 포함할 수 있다. 도전성 피쳐들(122A 및 122B)은 도전성 피쳐들(106A 및 106B)에 각각 전기적으로 결합된다. 그들 사이의 접속은 직접 접촉하거나 배리어 층들(120A 및 120B)을 통할 수 있다. 배리어 층들(120A 및 120B)은 PVD, CVD, ALD, 또는 다른 성막 기법들을 사용하여 성막될 수 있다. 도전성 피쳐들(122A 및 122B)은 스퍼터링, CVD, 또는 도금(전해 또는 무전해) 기법들에 의하여 형성될 수 있다. CMP 프로세스는 디바이스(100)의 상부면을 평탄화하기 위하여, 그리고 유전체 층(112) 상의 초과 배리어 및 도전성 재료들을 제거하기 위하여 수행될 수 있다.
여전히 도 9g를 참고하여, 이 제조 스테이지에서, 디바이스(100)는 기판(102), 기판 위의 유전체 층(104), 및 유전체 층(104) 내의 도전성 피쳐들(106A 및 106B)을 포함한다. 디바이스(100)는 SCD 층(108) 및 SCD 층(108) 위의 MCD 층(109)을 포함하는 새롭고 향상된 에칭 스탑 층(110)을 더 포함한다. 디바이스(100)는 에칭 스탑 층(110) 위의 유전체 층(112) 및 유전체 층(112) 내의 도전성 피쳐들(122A 및 122B)을 더 포함한다. 도전성 피쳐들(122A 및 122B)은 에칭 스탑 층(110)을 관통하고, 도전성 피쳐들(106A 및 106B)에 각각 전기적으로 연결된다. 방법(10)은 유전체 층(112) 위에 더 많은 상호접속 구조물들을 형성하기 위하여 동작들(14, 16, 18, 20, 22, 및 24)을 반복할 수 있다.
제3 실시예
방법(10)의 제3 실시예는 디바이스(200)의 형성에서 도 1, 10 및 11a-11g에 관하여 하기에 설명된다.
도 10은 반도체 디바이스(200)를 형성하는 방법(30)을 보여주며, 여기서 에어 갭이 도전성 피쳐들(106A 및 106B) 사이에 형성되고, 에칭 스탑 층(110)은 에어 갭의 측벽들 및 바닥부로서의 역할을 한다. 방법(10)의 실시예로 고려되는 방법(30)은 하기에 간략히 논의된다.
동작(12)에서, 방법(30)(도 10)은 도 9a의 디바이스(100)와 실질적으로 동일한 반도체 디바이스(200)의 프리커서를 제공한다. 방법(30)은 동작(12)으로부터 동작(32)으로 진행된다.
동작(32)에서, 방법(30)(도 10)은 도전성 피쳐들(106A 및 106B) 중 하나 근처에 유전체 층(104)에 트렌치(130)를 에칭한다. 논의의 편의를 위해, 트렌치(130)는 도 11a에 도시된 바와 같이 도전성 피쳐들(106A 및 106B) 사이에서 에칭된다. 트렌치(130)는 에어 갭이 형성될 플레이스홀더이다. 트렌치(130)의 깊이, 폭, 및 길이는 설계 요건들에 기반하여 선택될 수 있다. 최저 유전 상수를 갖는 기판은 에어(k=1.0)이기 때문에, 에어 갭은 상호접속 구조물들의 기생 캐패시턴스를 추가로 감소시킬 것이다. 실시예들에서, 동작(32)은 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 다른 에칭 기법들을 포함할 수 있다.
동작(34)에서, 방법(30)(도 10)은 트렌치(130)에 그리고 유전체 층(104) 위에 SCD 층(108)을 형성한다(도 11b). 동작(34)은 도 1의 동작(14)의 실시예이다. 따라서, 동작(34)의 여러 세부사항들은 간결하게 하기 위해 생략된다. SCD 층(108)은 트렌치(130)의 바닥부 및 측벽들 상에 형성되나, 트렌치(130)를 완전히 채우지는 않는다.
동작(36)에서, 방법(30)(도 10)은 트렌치(130)에 그리고 SCD 층(108) 위에 MCD 층(109)을 형성한다(도 11c). 동작(36)은 도 1의 동작(16)의 실시예이다. 따라서, 동작(36)의 여러 세부사항들은 간결하게 하기 위해 생략된다. 도 11c에 도시된 바와 같이, 에칭 스탑 층(110)은 SCD 층(108) 및 MCD 층(109)을 포함한다. 에칭 스탑 층(110)은 트렌치(130)의 바닥부 및 측벽들 상에 배치되나, 트렌치(130)를 완전히 채우지는 않는다. 실시예에서, SCD 층(108) 및 MCD 층(109) 중 어느 하나 또는 양자 모두는 컨포멀한 층(즉, 실질적으로 일정한 두께를 갖는)이도록 형성된다. 대안적 실시예에서, SCD 층(108) 및 MCD 층(109) 중 어느 것도 컨포멀하지 않다(즉, 그 두께는 변화한다).
동작(38)에서, 방법(30)(도 10)은 트렌치(130)에 분해가능(decomposable) 층(132)을 성막한다. 도 11d를 참고하여, 분해가능 층(132)은 트렌치(130)의 나머지 부분을 채운다. 몇몇 실시예들에서, 분해가능 층(132)은 자외선(UV) 광에 노출되고/노출되거나 상승된 온도로 가열될 때, 분해되거나 증발할 수 있는 폴리머를 포함한다. 예를 들어, 분해가능 층(132)은 P(네오펜털 메타크릴레이트-코-에틸렌 글리콜 디메타크릴레이트(neopentul methacrylate-co-ethylene glycol dimethacrylate)) 코폴리머, 폴리프로필렌 글리콜(PPG, polypropylene glycol), 폴리부타딘(PB, polybutadine), 폴리에틸렌 글리콜(PEG, polyethylene glycol), 폴리카프로락톤 디올(PCL, polycaprolactone diol), 또는 다른 적절한 재료를 포함할 수 있다. 분해가능 층(132)은 스핀 코팅, CVD, PECVD, ALD, PEALD, 또는 다른 성막 기법들에 의하여 형성될 수 있다. 이방성 에칭 프로세스는 MCD 층(109)의 상부면으로부터 분해가능 층(132)의 초과 재료들을 제거하기 위하여 수행될 수 있어, 단지 트렌치(130) 내에 분해가능 층(132)을 유지시킨다.
동작(40)에서, 방법(30)(도 10)은 분해가능 층(132) 및 MCD 층(109) 위에 유전체 층(112)을 형성한다(도 11e). 동작(40)은 도 1의 동작(18)의 실시예이다. 따라서, 동작(40)의 여러 세부사항들은 간결하게 하기 위해 생략된다.
동작(42)에서, 방법(30)(도 10)은 에어 갭(134)을 형성하기 위해 분해가능 층(132)을 제거한다. 실시예에서, 동작(42)은 분해가능 층(132)이 분해되어 증기가 되도록, 디바이스(200)를 UV 광에 노출시키는 단계, 또는 디바이스(200)를 상승된 온도로 가열하는 단계를 포함한다. 증기 분자들은 유전체 층(112)의 기공(pore)들을 통해 확산하기에 충분히 작다. 도 11f를 참고하여, 에어 갭(134)은 그것의 바닥부 및 측벽들에서 MCD 층(109)에 의해, 그리고 그것의 천장부에서 유전체 층(112)에 의해 둘러싸인다. 에칭 스탑 층(110)은 전통적인 실리콘계 에칭 스탑 층들보다 더 얇게 만들어질 수 있기 때문에, 에어 갭(134)은 도전성 피쳐들(106A 및 106B) 사이에 제한된 공간을 부여한다. 이것은 바람직하게 상호접속 구조물들에 기생 캐패시턴스를 감소시킨다.
도 10과 관련하여 상기 논의된 바와 같이, 방법(30)(도 10)은 디바이스(200)를 계속해서 제작하기 위해 동작(20)(도 1)으로 진행된다. 도 11g는 동작들(20, 22 및 24)이 수행된 이후에 디바이스(200)를 보여준다. 도 11g를 참고하여, 디바이스(200)는 도전성 피쳐들(106A 및 106B) 사이에 에어 갭(134)이 추가되어 디바이스(100)(도 9g)와 실질적으로 동일한 엘리먼트들을 포함하며, 에칭 스탑 층(110)은 에어 갭(!34)의 바닥부 및 측벽들로서의 역할을 한다.
제4 실시예
*방법(10)의 제4 실시예는 디바이스(300)의 형성에서 도 1, 12 및 13a-13c에 관하여 하기에 설명된다. 도 12는 반도체 디바이스(300)를 형성하는 방법(45)을 보여주며, 여기서 에칭 스탑 층(110)은 SCD 층(108), MCD 층(109), 및 MCD 층(109) 위의 다른 SCD 층(111)(도 13a)을 포함한다. 방법(10)의 실시예로 고려되는 방법(45)은 하기에 간략히 논의된다.
방법(45)(도 12)은 동작(12)에서 디바이스(300)의 프리커서를 수신하고(도 1), 동작(14)에서 SCD 층(108)을 형성하고(도 1), 동작(16)에서 MCD 층(109)을 형성한다(도 1). 이들 동작들은 디바이스(100)와 관련하여 상기 논의된 것과 실질적으로 동일하다. 방법(45)은 동작(16)으로부터 동작(17)으로 진행된다(도 12).
동작(17)에서, 방법(45)(도 12)은 MCD 층(109) 위에 SCD 층(111)을 형성한다. 도 13a를 참고하여, 이 실시예의 에칭 스탑 층(110)은 2개의 SCD 층들(108 및 111) 및 2개의 SCD 층들 사이에 샌드위칭된 MCD 층(109)을 포함한다. SCD 층(111)은 SCD 층(108)과 관련하여 상기 논의된 하나 이상의 재료들을 포함할 수 있으며, PVD, CVD, PECVD, ALD, PEALD, 또는 다른 성막 기법들에 의하여 형성될 수 있다. SCD 층들(108 및 111)은 동일한 또는 상이한 재료들을 포함할 수 있다. SCD 층(111)은 유전체 층(112)에 대한 밀폐 층 및 배리어 층으로서의 역할을 한다(도 13b). 몇몇 실시예들에서, SCD 층(111)은 1000 Å보다 더 얇도록 제어된다. 예를 들어, SCD 층(111)은 5 Å 내지 300 Å 범위의 두께로 성막될 수 있다.
방법(45)(도 12)은 에칭 스탑 층(110) 위에 유전체 층(112)을 성막하기 위하여 동작(17)으로부터 동작(18)으로 진행된다(도 13b). 그 후, 방법(45)은 디바이스(100)에 관하여 상기 논의된 바와 같이, 디바이스(300)를 제조하는 것을 계속한다. 도 13c는 동작들(18, 20, 22 및 24)이 수행된 이후에 디바이스(300)를 보여준다. 도 13c를 참고하여, 디바이스(300)는 MCD 층(109) 위에 SCD 층(111)을 추가하여 디바이스(100)(도 9g)와 실질적으로 동일한 엘리먼트들을 포함한다.
제한하도록 의도된 것은 아니나, 본 개시물의 하나 이상의 실시예들은 반도체 디바이스 및 그것의 형성 프로세스에 많은 이익들을 제공한다. 예를 들어, 본 개시물의 실시예들은 반도체 제조에서의 사용을 위한 새롭고 향상된 에칭 스탑 층을 제공한다. 새로운 에칭 스탑 층은 전통적 실리콘계 에칭 스탑 층들보다 흔히 사용되는 로우-k 유전체 재료들에 대하여 더 큰 에칭 선택도를 제공한다. 따라서, 새로운 에칭 스탑 층은 상호접속 트렌치 과도 에칭 및 과소 에칭 문제들을 더욱 효율적으로 방지할 수 있다. 또한, 새로운 에칭 스탑 층은 전통적 실리콘계 에칭 스탑 층들보다 더 얇게 될 수 있어, 감소된 패키지 사이즈를 초래한다. 뿐만 아니라, 새로운 에칭 스탑 층은 상호접속 구조물들에 더 큰 에어 갭들이 형성되는 것을 가능하게 한다.
본 기술분야의 당업자들이 본 개시물의 양상들을 보다 잘 이해할 수 있도록, 전술한 내용은 수 개의 실시예들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 자신들이 여기서 소개된 실시예들의 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구성들이 본 개시물의 사상과 범위를 벗어나지 않는다는 것과, 본 개시물의 사상과 범위를 벗어나지 않고서 당업자들이 본 발명에 대한 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 자각해야 한다.

Claims (5)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 배치된 소스/드레인 피쳐;
    상기 소스/드레인 피쳐 및 상기 기판 위의 에칭 스탑 층 ― 상기 에칭 스탑 층은, 상기 소스/드레인 피쳐 상에 배치되고 상기 소스/드레인 피쳐의 측면과 물리적으로 접촉하는 실리콘 함유 유전체(SCD, silicon-containing dielectric) 층 및 상기 SCD 층 위의 금속 함유 유전체(MCD, metal-containing dielectric) 층을 포함함 ― ;
    상기 에칭 스탑 층 위의 유전체 층 ― 상기 유전체 층은 상기 소스/드레인 피쳐의 옆에 그리고 위에 배치됨 ― ; 및
    상기 유전체 층 내의 제2 도전성 피쳐 ― 상기 제2 도전성 피쳐는 상기 에칭 스탑 층을 관통하며, 상기 소스/드레인 피쳐에 전기적으로 연결됨 ―
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 에칭 스탑 층은 상기 MCD 층 위의 다른 SCD 층을 더 포함하는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 SCD 층은 산소, 탄소 및 질소 중 하나와 실리콘을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 MCD 층은 금속 재료의 질화물을 포함하는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 SCD 층은 5 옹스트롬(Å) 내지 300 Å 범위의 두께를 갖고, 상기 MCD 층은 5 옹스트롬(Å) 내지 100 Å 범위의 두께를 갖는 것인, 반도체 디바이스.
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