KR20220043840A - 비아 개구부의 에칭 프로파일 제어 - Google Patents

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KR20220043840A
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etch
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gate
resistant layer
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테-치 시웅
쥰-데 우
펭 왕
후안-저스트 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계; 게이트 유전체 캡이 소스/드레인 콘택트들 사이에 횡방향으로 배치되는 상태로, 반도체 기판 위에 소스/드레인 콘택트들을 형성하는 단계; 게이트 유전체 캡 위에 에칭 내성 층을 퇴적시키는 단계; 에칭 내성 층 위에 콘택트 에칭 정지 층을 퇴적시키고 콘택트 에칭 정지 층 위에 층간 유전체(ILD) 층을 퇴적시키는 단계; ILD 층을 관통하여 연장되고 에칭 내성 층에 도달하기 전에 종료되는 비아 개구부를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계; 소스/드레인 콘택트들 중 하나가 노출되도록 비아 개구부를 디프닝하기 위해 제2 에칭 프로세스를 수행하는 단계 - 제2 에칭 프로세스는 콘택트 에칭 정지 층을 에칭하는 것보다 느린 에칭 속도로 에칭 내성 층을 에칭함 -; 및 디프닝된 비아 개구부를 충전하기 위해 금속 재료를 퇴적시키는 단계를 포함한다.

Description

비아 개구부의 에칭 프로파일 제어{ETCH PROFILE CONTROL OF VIA OPENING}
우선권 주장 및 상호 참조
본 출원은, 참조에 의해 본 명세서에 포함되는, 2020년 9월 29일에 출원된 미국 가출원 제63/084,992호에 대한 우선권을 주장한다.
IC 재료 및 설계의 기술적 진보는 IC 세대들을 생성하였으며, 각각의 세대는 이전 세대보다 작고 복잡한 회로를 갖는다. IC 진화의 과정에서, 기능 밀도(즉, 칩 면적 당 상호연결된 디바이스의 개수)는 일반적으로 증가한 반면, 기하학적 크기(geometry size)(즉, 제조 프로세스를 사용하여 만들어질 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다. 이러한 축소(scaling down) 프로세스는 일반적으로 생산 효율성을 높이고 연관된 비용을 낮추는 것에 의해 이점을 제공한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 19b는 본 개시의 일부 실시예에 따른, 집적 회로 구조체의 형성에서의 중간 스테이지의 사시도 및 단면도를 예시한다.
도 20 내지 도 25는 본 개시의 일부 다른 실시예에 따른, 집적 회로 구조체를 제조하기 위한 다양한 스테이지의 예시적인 단면도를 예시한다.
도 26 내지 도 45b는 본 개시의 일부 실시예에 따른, 집적 회로 구조체의 형성에서의 중간 스테이지의 사시도 및 단면도를 예시한다.
도 46 내지 도 51은 본 개시의 일부 다른 실시예에 따른, 집적 회로 구조체를 제조하기 위한 다양한 스테이지의 예시적인 단면도를 예시한다.
이하의 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이성을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다. 본 명세서에서 사용되는 바와 같이, "대략", "약", "대략적으로" 또는 "실질적으로"는 일반적으로 주어진 값 또는 범위의 20% 이내, 또는 10% 이내, 또는 5% 이내를 의미할 것이다. 본 명세서에서 주어진 수치적 양은 대략적이며, 이는 "대략", "약", "대략적으로" 또는 "실질적으로"라는 용어가 명시적으로 언급되지 않더라도 추론될 수 있음을 의미한다.
본 개시는 일반적으로 집적 회로 구조체 및 이를 형성하는 방법에 관한 것이며, 더 상세하게는 트랜지스터(예를 들면, 핀 전계 효과 트랜지스터(FinFET), 게이트 올 어라운드(GAA) 트랜지스터) 및 트랜지스터의 소스/드레인 콘택트 위에 소스/드레인 비아를 제조하는 것에 관한 것이다. 또한 본 개시가 다중 게이트 트랜지스터의 형태로 실시예를 제시한다는 점에 유의한다. 다중 게이트 트랜지스터는 채널 영역의 적어도 2개의 측면에 게이트 구조체가 형성된 그러한 트랜지스터를 포함한다. 이러한 다중 게이트 디바이스는 p형 금속 산화물 반도체 디바이스 또는 n형 금속 산화물 반도체 디바이스를 포함할 수 있다. 특정 예가 제시되며, 그의 핀형 구조(fin-like structure)로 인해, 본 명세서에서 FINFET이라고 지칭될 수 있다. FinFET는 채널 영역의 3개의 측면에 형성된(예를 들면, 반도체 핀에서의 채널 영역의 상부 부분 주위를 감싸는) 게이트 구조체를 갖는다. 또한 GAA 디바이스라고 지칭되는 유형의 다중 게이트 트랜지스터의 실시예가 본 명세서에서 제시된다. GAA 디바이스는 게이트 구조체 또는 그의 일 부분이 채널 영역의 4개의 측면에 형성된(예를 들면, 채널 영역의 일 부분을 둘러싸는) 임의의 디바이스를 포함한다. 본 명세서에서 제시된 디바이스는 나노시트 채널(들), 나노와이어 채널(들) 및/또는 다른 적절한 채널 구성으로 배치된 채널 영역을 갖는 실시예를 또한 포함한다.
트랜지스터를 제조하기 위한 프런트-엔드-오브-라인(front-end-of-line, FEOL) 프로세싱이 완료된 후에, 트랜지스터의 소스/드레인 영역 위에 소스/드레인 콘택트가 형성된다. 소스/드레인 콘택트를 후속적으로 형성된 인터커넥트 금속 라인에 전기적으로 연결하기 위해 소스/드레인 콘택트 위에 소스/드레인 비아가 이어서 형성된다. 소스/드레인 비아를 형성하는 것은 일반적으로 소스/드레인 콘택트 위에 층간 유전체(ILD) 층을 퇴적시키는 것, 이방성 에칭을 사용하여 ILD 층을 관통하여 연장되는 비아 개구부를 형성하는 것, 및 이어서 소스/드레인 비아로서 역할할 하나 이상의 금속 층을 비아 개구부에 퇴적시키는 것을 포함한다. 이방성 에칭 프로세스 동안 소스/드레인 콘택트를 과도하게 오버 에칭(over-etching)하는 것을 방지하기 위해, ILD 층을 형성하기 전에 소스/드레인 콘택트 위에 추가적인 에칭 정지 층(중간 콘택트 에칭 정지 층(middle contact etch stop layer, MCESL)이라고도 함)이 형성된다. MCESL은 ILD 층과 상이한 에칭 선택도를 가지며, 따라서 MCESL은 비아 개구부를 형성하는 에칭 프로세스를 느려지게 할 수 있으며, 이는 차례로 소스/드레인 콘택트를 과도하게 오버 에칭하는 것을 방지한다.
비아 개구부가 ILD 층을 관통하게 에칭된 후에, MCESL을 펀치 스루(punch through)하기 위해 다른 에칭 프로세스(MCESL이 소스/드레인 콘택트의 상부 표면을 라이닝하는 라이너로서 역할할 수 있기 때문에 라이너 제거(liner removal, LRM) 에칭이라고도 함)가 수행된다. LRM 에칭의 에칭 지속 시간은 웨이퍼 전체에 걸쳐 모든 목표 위치에서 MCESL을 브레이크 스루(break through)하기 위해 제어된 오버 에칭 양을 가능하게 하도록 설정된다. 그렇지만, LRM 에칭은 소스/드레인 콘택트 옆의 게이트 유전체 캡에 호랑이 이빨 모양의 리세스를 결과할 수 있다. 이러한 이유는 게이트 유전체 캡과 MCESL이 둘 모두 상당한 에칭 선택도가 없는 질화물계 재료(예를 들면, 실리콘 질화물)로 제조되기 때문이다. 게이트 유전체 캡에서의 호랑이 이빨 모양의 리세스는 누설 전류(예를 들면, 소스/드레인 비아로부터 게이트 구조체 및/또는 게이트 콘택트로의 누설 전류)의 위험을 증가시킬 수 있다. 따라서, 본 개시는 다양한 실시예에서 게이트 유전체 캡 상에 추가적인 산화물계 층을 제공한다. 산화물 층은 상이한 재료 조성을 가지며, 따라서 질화물계 게이트 유전체 캡 및/또는 MCESL과 상이한 에칭 선택도를 갖는다. 따라서 비아 개구부가 산화물계 층에 도달할 때 산화물계 층은 LRM 에칭 프로세스를 느려지게 하는 것을 가능하게 한다. LRM 에칭을 느려지게 하는 것은 비아 개구부에서의 호랑이 이빨 모양의 패턴을 방지할 수 있고, 이는 차례로 누설 전류의 위험을 감소시킨다. 더욱이, LRM 에칭을 느려지게 하는 것은 더 수직적인 프로파일을 갖는 비아 개구부를 형성하는 것을 가능하게 하고, 이는 차례로 소스/드레인 비아와 아래에 놓인 소스/드레인 콘택트 사이의 증가된 접촉 면적 및 따라서 감소된 접촉 저항을 결과한다.
도 1 내지 도 19b는 본 개시의 일부 실시예에 따른, 집적 회로 구조체(100)의 형성에서의 중간 스테이지의 사시도 및 단면도를 예시한다. 형성된 트랜지스터는 일부 예시적인 실시예에 따라 p형 트랜지스터(예컨대, p형 FinFET) 및 n형 트랜지스터(예컨대, n형 FinFET)를 포함할 수 있다. 다양한 도면 및 예시적인 실시예에 걸쳐, 유사한 요소를 표기하기 위해 유사한 참조 번호가 사용된다. 방법의 추가적인 실시예에 대해, 도 1 내지 도 19b에 의해 도시된 프로세스 이전에, 그 동안에, 및 그 이후에 추가적인 동작이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다.
도 1은 초기 구조체의 사시도를 예시한다. 초기 구조체는 기판(12)을 포함한다. 기판(12)은, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수 있는, 반도체 기판(일부 실시예에서는 웨이퍼라고도 함)일 수 있다. 본 개시의 일부 실시예에 따르면, 기판(12)은 벌크 실리콘 기판 및 벌크 실리콘 기판 위의 에피택시 실리콘 게르마늄(SiGe) 층 또는 게르마늄 층(내부에 실리콘이 없음)을 포함한다. 기판(12)은 p형 또는 n형 불순물로 도핑될 수 있다. 얕은 트렌치 격리(STI) 영역과 같은 격리 영역(14)은 기판(12) 내로 연장되도록 형성될 수 있다. 이웃하는 STI 영역들(14) 사이의 기판(12)의 부분은 반도체 스트립(102)이라고 지칭된다.
STI 영역(14)은 라이너 산화물(도시되지 않음)을 포함할 수 있다. 라이너 산화물은 기판(12)의 표면 층의 열 산화를 통해 형성된 열 산화물로 형성될 수 있다. 라이너 산화물은 또한, 예를 들어, 원자 층 퇴적(ALD), 고밀도 플라스마 화학적 기상 퇴적(HDPCVD), 또는 화학적 기상 퇴적(CVD)을 사용하여 형성되는 퇴적된 실리콘 산화물 층일 수 있다. STI 영역(14)은 또한 라이너 산화물 위의 유전체 재료를 포함할 수 있으며, 유전체 재료는 유동성 화학적 기상 퇴적(FCVD), 스핀 온 코팅 등을 사용하여 형성될 수 있다.
도 2를 참조하면, 돌출 핀(104)을 형성하기 위해 반도체 스트립(102)의 상부 부분이 이웃하는 STI 영역(14)의 상부 표면보다 높게 돌출하도록, STI 영역(14)이 리세싱된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 여기서 NH3 및 NF3이 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라스마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예에 따르면, STI 영역(14)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물(etching chemical)은, 예를 들어, 희석된 HF를 포함할 수 있다.
위에서 예시된 예시적인 실시예에서, 핀은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은, 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 달리 획득 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 스페이서가 패터닝된 희생 층과 나란히 형성된다. 희생 층은 이어서 제거되고, 남아 있는 스페이서 또는 맨드릴(mandrel)이 이어서 핀을 패터닝하는 데 사용될 수 있다.
돌출 핀(104)의 재료는 또한 기판(12)의 재료와 상이한 재료로 대체될 수도 있다. 예를 들어, 돌출 핀(104)이 n형 트랜지스터를 위해 역할하는 경우, 돌출 핀(104)은 Si, SiP, SiC, SiPC, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs와 같은 III-V족 화합물 반도체 등으로 형성될 수 있다. 다른 한편으로, 돌출 핀(104)이 p형 트랜지스터를 위해 역할하는 경우, 돌출 핀(104)은 Si, SiGe, SiGeB, Ge, 또는 InSb, GaSb, InGaSb와 같은 III-V족 화합물 반도체 등으로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 더미 게이트 구조체(106)가 돌출 핀(104)의 상부 표면 및 측벽 상에 형성된다. 도 3b는 도 3a에서의 라인 B-B를 포함하는 수직 평면으로부터 획득되는 단면도를 예시한다. 더미 게이트 구조체(106)를 형성하는 것은 핀(104)을 가로질러 게이트 유전체 층 및 더미 게이트 전극 층을 순차적으로 퇴적시키고, 뒤이어서 게이트 유전체 층 및 더미 게이트 전극 층을 패터닝하는 것을 포함한다. 패터닝의 결과로서, 더미 게이트 구조체(106)는 게이트 유전체 층(108) 및 게이트 유전체 층(108) 위의 더미 게이트 전극(110)을 포함한다. 게이트 유전체 층(108)은, 실리콘 산화물, 실리콘 질화물 등 또는 이들의 조합과 같은, 임의의 허용 가능한 유전체 층일 수 있고, 열 산화, 스핀 프로세스, CVD 등과 같은, 임의의 허용 가능한 프로세스를 사용하여 형성될 수 있다. 더미 게이트 전극(110)은, 예컨대, 폴리실리콘, 금속 등 또는 이들의 조합을 포함한, 임의의 허용 가능한 전극 층일 수 있다. 게이트 전극 층은, CVD, 플라스마 강화 CVD(PECVD) 등과 같은, 임의의 허용 가능한 퇴적 프로세스에 의해 퇴적될 수 있다. 더미 게이트 구조체(106) 각각은 단일 또는 복수의 돌출 핀(104) 위를 가로질러 간다. 더미 게이트 구조체(106)는 각자의 돌출 핀(104)의 길이 방향에 수직인 길이 방향을 가질 수 있다.
패터닝에 도움을 주기 위해 더미 게이트 전극 층 위에 마스크 패턴이 형성될 수 있다. 일부 실시예에서, 하드 마스크 패턴은 블랭킷 폴리실리콘 층 위의 하부 마스크(112) 및 하부 마스크(112) 위의 상부 마스크(114)를 포함한다. 하드 마스크 패턴은 SiO2, SiCN, SiON, Al2O3, SiN 또는 다른 적절한 재료의 하나 이상의 층으로 제조된다. 특정 실시예에서, 하부 마스크(112)는 실리콘 질화물을 포함하고, 상부 마스크(114)는 실리콘 산화물을 포함한다. 마스크 패턴을 에칭 마스크로서 사용하여, 더미 전극 층이 더미 게이트 전극(110)으로 패터닝되고, 블랭킷 게이트 유전체 층이 게이트 유전체 층(108)으로 패터닝된다.
다음으로, 도 4에 예시된 바와 같이, 더미 게이트 구조체(106)의 측벽 상에 게이트 스페이서(116)가 형성된다. 게이트 스페이서 형성 단계의 일부 실시예에서, 기판(12) 상에 스페이서 재료 층이 퇴적된다. 스페이서 재료 층은 게이트 측벽 스페이서(116)를 형성하기 위해 후속적으로 에치백되는 컨포멀 층일 수 있다. 일부 실시예에서, 스페이서 재료 층은, 제1 스페이서 층(118) 및 제1 스페이서 층(118) 위에 형성된 제2 스페이서 층(120)과 같은, 다수의 층을 포함한다. 제1 및 제2 스페이서 층(118 및 120)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN, 실리콘 산탄화물, SiOCN 및/또는 이들의 조합과 같은 적절한 재료로 제조된다. 제한이 아닌 예로서, 제1 및 제2 스페이서 층(118 및 120)은 CVD 프로세스, 대기압 미만(subatmospheric) CVD(SACVD) 프로세스, 유동성 CVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스와 같은 프로세스를 사용하여 더미 게이트 구조체(106) 위에 2개의 상이한 유전체 재료를 순차적으로 퇴적시키는 것에 의해 형성될 수 있다. 이어서 (예를 들면, 핀(104)의 소스/드레인 영역에서) 더미 게이트 구조체(106)에 의해 덮이지 않은 핀(104)의 부분을 노출시키기 위해, 퇴적된 스페이서 층(118 및 120)에 대해 이방성 에칭 프로세스가 수행된다. 이러한 이방성 에칭 프로세스에 의해 더미 게이트 구조체(106) 바로 위의 스페이서 층(118 및 120)의 부분이 완전히 제거될 수 있다. 더미 게이트 구조체(106)의 측벽 상의 스페이서 층(118 및 120)의 부분이 남아서, 간략함을 위해 게이트 스페이서(116)로서 표기되는 게이트 측벽 스페이서를 형성할 수 있다. 일부 실시예에서, 제1 스페이서 층(118)은 실리콘 질화물보다 낮은 유전 상수를 갖는 실리콘 산화물로 형성되고, 제2 스페이서 층(120)은 실리콘 산화물보다 후속 에칭 프로세싱(예를 들면, 핀(104)에 소스/드레인 리세스를 에칭하는 것))에 대해 더 높은 에칭 내성을 갖는 실리콘 질화물로 형성된다. 일부 실시예에서, 게이트 측벽 스페이서(116)는, 소스/드레인 영역과 같은, 후속적으로 형성되는 도핑 영역을 오프셋시키는 데 사용될 수 있다. 게이트 스페이서(116)는 추가로 소스/드레인 영역 프로파일을 설계 또는 수정하는 데 사용될 수 있다.
게이트 측벽 스페이서(116)의 형성이 완료된 후에, 더미 게이트 구조체(106) 및 게이트 측벽 스페이서(116)에 의해 덮이지 않는 핀(104)의 소스/드레인 영역 상에 소스/드레인 에피택셜 구조체(122)가 형성된다. 결과적인 구조체는 도 5에 예시되어 있다. 일부 실시예에서, 소스/드레인 에피택셜 구조체(122)를 형성하는 것은 핀(104)의 소스/드레인 영역을 리세싱하고, 뒤이어서 핀(104)의 리세싱된 소스/드레인 영역에 반도체 재료를 에피택셜적으로 성장시키는 것을 포함한다.
반도체 핀(104)을 침식(attack)하지만 더미 게이트 구조체(106)의 게이트 스페이서(116) 및 상부 마스크(114)를 거의 침식하지 않는 적절한 선택적 에칭 프로세싱을 사용하여 핀(104)의 소스/드레인 영역이 리세싱될 수 있다. 예를 들어, 반도체 핀(104)을 리세싱하는 것은 플라스마 소스와 에천트 가스를 사용한 건식 화학적 에칭에 의해 수행된다. 플라스마 소스는 유도 결합 플라스마(ICR) 에칭, 변압기 결합 플라스마(TCP) 에칭, 전자 사이클로트론 공명(ECR) 에칭, 반응성 이온 에칭(RIE) 등일 수 있고, 에천트 가스는 불소, 염소, 브롬, 이들의 조합 등일 수 있으며, 이는 더미 게이트 구조체(106)의 게이트 스페이서(116) 및 상부 마스크(114)를 에칭하는 것보다 빠른 에칭 속도로 반도체 핀(104)을 에칭한다. 일부 다른 실시예에서, 반도체 핀(104)을 리세싱하는 것은, 더미 게이트 구조체(106)의 게이트 스페이서(116) 및 상부 마스크(114)를 에칭하는 것보다 빠른 에칭 속도로 반도체 핀(104)을 에칭하는, APM(ammonium peroxide mixture), NH4OH, TMAH(tetramethylammonium hydroxide), 이들의 조합 등과 같은, 습식 화학적 에칭에 의해 수행될 수 있다. 일부 다른 실시예에서, 반도체 핀(104)을 리세싱하는 것은 건식 화학적 에칭과 습식 화학적 에칭의 조합에 의해 수행될 수 있다.
일단 핀(104)의 소스/드레인 영역에 리세스가 생성되면, 반도체 핀(104) 상에 하나 이상의 에피택셜 재료를 제공하는 하나 이상의 에피택시 또는 에피택셜(에피) 프로세스를 사용하여 핀(104)에 있는 소스/드레인 리세스에 소스/드레인 에피택셜 구조체(122)가 형성된다. 에피택셜 성장 프로세스 동안, 게이트 스페이서(116)는 하나 이상의 에피택셜 재료를 핀(104)에 있는 소스/드레인 영역으로 제한한다. 일부 실시예에서, 반도체 디바이스의 캐리어 이동도를 개선시키고 디바이스 성능을 향상시키기 위해 핀(104)에서 에피택셜 구조체(122) 사이에 있는 채널 영역이 에피택셜 구조체(122)에 의해 변형되거나 응력을 받을 수 있도록, 에피택셜 구조체(122)의 격자 상수가 반도체 핀(104)의 격자 상수와 상이하다. 에피택시 프로세스는 CVD 퇴적 기술(예를 들면, PECVD, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시 및/또는 다른 적절한 프로세스를 포함한다. 에피택시 프로세스는 반도체 핀(104)의 조성물과 상호작용하는 기체 및/또는 액체 전구체를 사용할 수 있다.
일부 실시예에서, 소스/드레인 에피택셜 구조체(122)는 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적절한 재료를 포함할 수 있다. 소스/드레인 에피택셜 구조체(122)는 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합을 포함한 다른 적절한 도펀트를 포함한 도핑 종(doping species)을 도입하는 것에 의해 에피택셜 프로세스 동안 인시츄(in-situ) 도핑될 수 있다. 소스/드레인 에피택셜 구조체(122)가 인시츄 도핑되지 않은 경우, 소스/드레인 에피택셜 구조체(122)를 도핑하기 위해 주입 프로세스(즉, 접합 주입(junction implant) 프로세스)가 수행된다. 일부 예시적인 실시예에서, n형 트랜지스터에서의 소스/드레인 에피택셜 구조체(122)는 SiP를 포함하는 반면, p형에서의 것은 GeSnB 및/또는 SiGeSnB를 포함한다. 상이한 디바이스 유형을 갖는 실시예에서, 포토레지스트와 같은 마스크가, p형 디바이스 영역은 노출시키면서, n형 디바이스 영역 위에 형성될 수 있고, p형 에피택셜 구조체가 p형 디바이스 영역에서 노출된 핀(104) 상에 형성될 수 있다. 이어서 마스크가 제거될 수 있다. 후속적으로, 포토레지스트와 같은 마스크가, n형 디바이스 영역은 노출시키면서, p형 디바이스 영역 위에 형성될 수 있고, n형 에피택셜 구조체가 n형 디바이스 영역에서 노출된 핀(104) 상에 형성될 수 있다. 이어서 마스크가 제거될 수 있다.
일단 소스/드레인 에피택셜 구조체(122)가 형성되면, 소스/드레인 에피택셜 구조체(122) 내의 p형 도펀트 또는 n형 도펀트를 활성화시키기 위해 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는, 예를 들어, 급속 열 어닐링(rapid thermal anneal, RTA), 레이저 어닐링, 밀리초 열 어닐링(millisecond thermal annealing, MSA) 프로세스 등일 수 있다.
다음으로, 도 6에서, 기판(12) 상에 층간 유전체(ILD) 층(126)이 형성된다. 일부 실시예에서, ILD 층(126)을 형성하기 전에 콘택트 에칭 정지 층(CESL)이 선택적으로 형성된다. 일부 예에서, CESL은 실리콘 질화물 층, 실리콘 산화물 층, 실리콘 산질화물 층, 및/또는 ILD 층(126)과 상이한 에칭 선택도를 갖는 다른 적절한 재료를 포함한다. CESL은 플라스마 강화 화학적 기상 퇴적(PECVD) 프로세스 및/또는 다른 적절한 퇴적 또는 산화 프로세스에 의해 형성될 수 있다. 일부 실시예에서, ILD 층(126)은 테트라에틸오소실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG)와 같은 도핑된 실리콘 산화물, 및/또는 CESL과 상이한 에칭 선택도를 갖는 다른 적절한 유전체 재료와 같은 재료를 포함한다. ILD 층(126)은 PECVD 프로세스 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시예에서, ILD 층(126)을 형성한 후에, 웨이퍼는 ILD 층(126)을 어닐링하기 위해 높은 열 버짓의 프로세스(high thermal budget process)를 거칠 수 있다.
일부 예에서, ILD 층(126)을 형성한 후에, ILD 층(126)의 잉여 재료를 제거하기 위해 평탄화 프로세스가 수행될 수 있다. 예를 들어, 평탄화 프로세스는 더미 게이트 구조체(150) 위에 놓인 ILD 층(126)(및 존재하는 경우, CESL 층)의 부분을 제거하는 화학적 기계적 평탄화(CMP) 프로세스를 포함한다. 일부 실시예에서, CMP 프로세스는 또한 (도 5에 도시된 바와 같은) 하드 마스크 층(112, 114)을 제거하고 더미 게이트 전극(110)을 노출시킨다.
다음으로, 도 7에 예시된 바와 같이, 남아 있는 더미 게이트 구조체(106)가 제거되어, 대응하는 게이트 측벽 스페이서들(116) 사이에 게이트 트렌치(GT1)를 결과한다. 다른 재료(예를 들면, 게이트 측벽 스페이서(116) 및/또는 ILD 층(126))를 에칭하는 것보다 빠른 에칭 속도로 더미 게이트 구조체(106) 내의 재료를 에칭하는 선택적 에칭 프로세스(예를 들면, 선택적 건식 에칭, 선택적 습식 에칭, 또는 이들의 조합)를 사용하여 더미 게이트 구조체(106)가 제거된다.
그 후에, 도 8에 예시된 바와 같이, 게이트 트렌치(GT1)에 각각 대체 게이트 구조체(130)가 형성된다. 게이트 구조체(130)는 FinFET의 최종 게이트일 수 있다. 최종 게이트 구조체는 각각 하이-k/금속 게이트 스택일 수 있지만, 다른 조성이 가능하다. 일부 실시예에서, 게이트 구조체(130) 각각은 핀(104)에 의해 제공되는 채널 영역의 3개의 측면과 연관된 게이트를 형성한다. 달리 말하면, 게이트 구조체(130) 각각은 3개의 측면에서 핀(104) 주위를 감싼다. 다양한 실시예에서, 하이-k/금속 게이트 구조체(130)는 게이트 트렌치(GT1)를 라이닝하는 게이트 유전체 층(132), 게이트 유전체 층(132) 위에 형성된 일함수 금속 층(134), 및 일함수 금속 층(134) 위에 형성되어 나머지 게이트 트렌치(GT1)를 충전하는 충전 금속(136)을 포함한다. 게이트 유전체 층(132)은 계면 층(예를 들면, 실리콘 산화물 층) 및 계면 층 위의 하이-k 게이트 유전체 층을 포함한다. 하이-k 게이트 유전체는, 본 명세서에서 사용되고 설명되는 바와 같이, 예를 들어, 열 실리콘 산화물의 유전 상수(~ 3.9)보다 큰, 높은 유전 상수를 갖는 유전체 재료를 포함한다. 하이-k/금속 게이트 구조체(130) 내에서 사용되는 일함수 금속 층(134) 및/또는 충전 금속 층(136)은 금속, 금속 합금 또는 금속 실리사이드를 포함할 수 있다. 하이-k/금속 게이트 구조체(130)의 형성은 다양한 게이트 재료, 하나 이상의 라이너 층을 형성하기 위한 다수의 퇴적 프로세스, 및 잉여 게이트 재료를 제거하기 위한 하나 이상의 CMP 프로세스를 포함할 수 있다.
일부 실시예에서, 게이트 유전체 층(132)의 계면 층은 실리콘 산화물(SiO2), HfSiO 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있다. 계면 층은 화학적 산화, 열 산화, 원자 층 퇴적(ALD), 화학적 기상 퇴적(CVD) 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전체 층(132)의 하이-k 유전체 층은 하프늄 산화물(HfO2)을 포함할 수 있다. 대안적으로, 게이트 유전체 층(132)은, 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 란탄 산화물(LaO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO), 탄탈 산화물(Ta2O5), 이트륨 산화물(Y2O3), 스트론튬 티타늄 산화물(SrTiO3, STO), 바륨 티타늄 산화물(BaTiO3, BTO), 바륨 지르코늄 산화물(BaZrO), 하프늄 란탄 산화물(HfLaO), 란탄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 알루미늄 산화물(Al2O3), 실리콘 질화물(Si3N4), 산질화물(SiON) 및 이들의 조합과 같은, 다른 하이-k 유전체를 포함할 수 있다.
일함수 금속 층(134)은 하이-k/금속 게이트 구조체(130)에 적절한 일함수를 제공하기 위해 일함수 금속을 포함할 수 있다. n형 FinFET의 경우, 일함수 금속 층(134)은 하나 이상의 n형 일함수 금속(N 금속)을 포함할 수 있다. n형 일함수 금속은 예시적으로 티타늄 알루미나이드(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈 탄질화물(TaCN), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 금속 탄화물(예를 들면, 하프늄 탄화물(HfC), 지르코늄 탄화물(ZrC), 티타늄 탄화물(TiC), 알루미늄 탄화물(AlC)), 알루미나이드 및/또는 다른 적절한 재료를 포함할 수 있지만, 이에 제한되지 않는다. 다른 한편으로, p형 FinFET의 경우, 일함수 금속 층(134)은 하나 이상의 p형 일함수 금속(P 금속)을 포함할 수 있다. p형 일함수 금속은 예시적으로 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐(W), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 전도성 금속 산화물 및/또는 다른 적절한 재료를 포함할 수 있지만, 이에 제한되지 않는다.
일부 실시예에서, 충전 금속(136)은 예시적으로 텅스텐, 알루미늄, 구리, 니켈, 코발트, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TaC, TaSiN, TaCN, TiAl, TiAlN 또는 다른 적절한 재료를 포함할 수 있지만, 이에 제한되지 않는다.
이어서 도 9를 참조한다. 대체 게이트 구조체(130) 및 게이트 스페이서(116)를 에치백하기 위해 에치백 프로세스가 수행되어, 에치백된 게이트 구조체(130) 및 에치백된 게이트 스페이서(116) 위에 리세스(R1)를 결과한다. 일부 실시예에서, 대체 게이트 구조체(130)의 재료가 게이트 스페이서(116)와 상이한 에칭 선택도를 가지기 때문에, 대체 게이트 구조체(130)를 게이트 스페이서(116)의 상부 단부보다 아래로 내려가게 낮추도록 대체 게이트 구조체(130)를 에치백하기 위해 처음에 제1 선택적 에칭 프로세스가 수행될 수 있다. 이어서, 게이트 스페이서(116)를 낮추기 위해 제2 선택적 에칭 프로세스가 수행될 수 있다. 그 결과, 대체 게이트 구조체(130)의 상부 표면은 게이트 스페이서(116)의 상부 표면과 상이한 레벨에 있을 수 있다. 예를 들어, 도 9에 예시된 바와 같은 묘사된 실시예에서, 대체 게이트 구조체(130)의 상부 표면은 게이트 스페이서(116)의 상부 표면보다 낮다. 그렇지만, 일부 다른 실시예에서, 대체 게이트 구조체(130)의 상부 표면은 게이트 스페이서(116)의 상부 표면과 동일한 높이로 되거나 그보다 높을 수 있다.
이어서, CVD 또는 ALD와 같은, 적절한 프로세스에 의해 대체 게이트 구조체(130) 맨위에 각각 금속 캡(138)이 형성된다. 일부 실시예에서, 상향식 접근법을 사용하여 대체 게이트 구조체(130) 상에 금속 캡(138)이 형성된다. 예를 들어, 일함수 금속층(134) 및 충전 금속(136)과 같은, 금속 표면 상에 금속 캡(138)이 선택적으로 성장되고, 따라서 게이트 스페이서(116)에는 실질적으로 금속 캡(138)의 성장이 없다. 금속 캡(138)은, 제한이 아닌 예로서, 불소 오염물의 양이 5 원자% 미만이고 염소 오염물의 양이 3 원자% 초과인 실질적으로 무불소 텅스텐(fluorine-free tungsten, FFW) 막일 수 있다. FFW 막 또는 FFW 포함 막은, 텅스텐 오염화물(WCl5), 텅스텐 육염화물(WCl6)과 같은, 그러나 이에 제한되지 않는, 하나 이상의 비불소계 텅스텐 전구체를 사용하여 ALD 또는 CVD에 의해 형성될 수 있다. 일부 실시예에서, 금속 캡(138)이 또한 게이트 유전체 층(132)의 노출된 표면을 덮을 수 있도록, 금속 캡(138)의 부분이 게이트 유전체 층(132) 위로 연장될 수 있다. 금속 캡(138)이 상향식 방식으로 형성되기 때문에, 예를 들어, 컨포멀 성장으로부터 결과되는 원하지 않는 금속 재료를 제거하는 데 사용되는 반복적인 에치백 프로세스를 감소시키는 것에 의해, 그의 형성이 단순화될 수 있다.
금속 캡(138)이 상향식 접근법을 사용하여 형성되는 일부 실시예에서, 금속 캡(138)의 성장은 유전체 표면(즉, 게이트 스페이서(116) 내의 유전체)과 비교하여 금속 표면(즉, 게이트 구조체(130) 내의 금속) 상에서 상이한 핵형성 지연(nucleation delay)을 갖는다. 금속 표면 상에서의 핵형성 지연은 유전체 표면 상에서보다 짧다. 따라서 핵형성 지연 차이는 금속 표면 상에서의 선택적 성장을 가능하게 한다. 본 개시는 다양한 실시예에서 스페이서(116)로부터의 금속 성장을 억제하면서 게이트 구조체(130)로부터의 금속 성장을 가능하게 하기 위해 그러한 선택도를 이용한다. 그 결과, 게이트 구조체(130) 상에서의 금속 캡(138)의 퇴적 속도는 스페이서(116)상에서보다 빠르다. 일부 실시예에서, 결과적인 금속 캡(138)은 에치백된 게이트 스페이서(116)의 상부 표면보다 낮은 상부 표면을 갖는다. 그렇지만, 일부 실시예에서, 금속 캡(138)의 상부 표면은 에치백된 게이트 스페이서(116)의 상부 표면과 동일한 높이로 되거나 그보다 높을 수 있다.
다음으로, 도 10에 예시된 바와 같이, 리세스(R1)가 과충전(overfill)될 때까지 기판(12) 위에 유전체 캡 층(140)이 퇴적된다. 유전체 캡 층(140)은 SiN, SiC, SiCN, SiON, SiCON, 이들의 조합 등을 포함하고, CVD, 플라스마 강화 CVD(PECVD), ALD, 원격 플라스마 ALD(RPALD), 플라스마 강화 ALD(PEALD), 이들의 조합 등과 같은 적절한 퇴적 기술에 의해 형성된다. 이어서, 리세스(R1) 외부의 캡 층을 제거하기 위해 CMP 프로세스가 수행되어, 게이트 유전체 캡(142)으로서 역할할 리세스(R1) 내의 유전체 캡 층(140)의 부분을 남겨 둔다. 결과적인 구조체는 도 11에 예시되어 있다.
도 12를 참조하면, 소스/드레인 콘택트(144)가 ILD 층(126)(및 존재하는 경우, CESL)을 관통하여 연장되게 형성된다. 소스/드레인 콘택트(144)를 형성하는 것은, 제한이 아닌 예로서, ILD 층(126)을 관통하여 연장되게 콘택트 개구부를 형성하여 소스/드레인 에피택셜 구조체(122)를 노출시키기 위해 하나 이상의 에칭 프로세스를 수행하는 것, 콘택트 개구부를 과충전하게 하나 이상의 금속 재료를 퇴적시키는 것, 및 이어서 콘택트 개구부 외부의 잉여 금속 재료를 제거하기 위해 CMP 프로세스를 수행하는 것을 포함한다. 일부 실시예에서, 하나 이상의 에칭 프로세스는 게이트 유전체 캡(142) 및 게이트 스페이서(116)를 에칭하는 것보다 빠른 에칭 속도로 ILD 층(126)을 에칭하는 선택적 에칭이다. 그 결과, 콘택트 개구부 및 따라서 소스/드레인 콘택트(144)가 추가적인 포토리소그래피 프로세스를 사용하지 않고 소스/드레인 에피택셜 구조체(122)에 자기 정렬되게 형성되도록, 유전체 캡(142) 및 게이트 스페이서(116)를 에칭 마스크로서 사용하여 선택적 에칭이 수행된다. 그 경우에, 자기 정렬 방식으로 소스/드레인 콘택트(144)를 형성하는 것을 가능하게 하는 게이트 유전체 캡(142)은 자기 정렬 콘택트(self-aligned-contact, SAC) 캡(142)이라고 할 수 있다.
도 13에서, 게이트 유전체 캡(142) 및 소스/드레인 콘택트(144) 위에 에칭 내성 층(etch-resistant layer)(145)이 형성된다. 에칭 내성 층(145)은 ALD 프로세스, PECVD 프로세스, 및/또는 다른 적절한 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 에칭 내성 층(145)은 게이트 유전체 캡(142)의 재료 및 후속적으로 형성되는 MCESL의 재료와 상이한 재료로 제조된다. 예를 들어, 게이트 유전체 캡(142) 및 후속적으로 형성되는 MCESL은 이들 사이에 에칭 선택도가 없는 동일한 재료(예를 들면, 실리콘 질화물)로 제조되고, 에칭 내성 층(145)은 산화물계 재료 또는 실리콘 질화물과 상이한 다른 적절한 유전체 재료로 제조된다. 산화물계 재료는, 제한이 아닌 예로서, 실리콘 산화물(SiOx), TEOS(tetraethoxysilane; tetraethylorthosilicate; tetraethelorthosilicate; tetrethoxysilicide) 산화물, 실리콘 풍부(silicon-rich) 실리콘 산화물 또는 다른 적절한 산화물계 유전체 재료를 포함한다. 실리콘 풍부 실리콘 산화물은, 예를 들어, 50% 초과 실리콘을 포함하는 실리콘 산화물이다. 재료 차이로 인해, 에칭 내성 층(145)은 후속적으로 형성되는 MCESL 및 게이트 유전체 캡(142)과 상이한 에칭 선택도를 갖는다. 그 결과, 에칭 내성 층(145)은 게이트 유전체 캡(142) 및 MCESL 둘 모두보다 후속 LRM 에칭 프로세스에서 더 느린 에칭 속도를 가질 수 있으며, 이는, 아래에서 더 상세히 논의될 것인 바와 같이, LRM 에칭 프로세스를 느려지게 하는 것을 가능하게 한다.
일부 실시예에서, 에칭 내성 층(145)은 두께(T1)를 갖는다. 일부 실시예에서, 3 nm 기술 노드의 경우, 두께(T1)는 약 1 옹스트롬 내지 약 50 옹스트롬의 범위에 있다. 일부 추가 실시예에서, 두께(T1) 대 게이트 유전체 캡(142)의 최대 두께(T2)의 비는 약 3:100 내지 약 60:100의 범위에 있다. 두께 비(T1/T2)가 지나치게 작은 경우, 에칭 내성 층(145)이 너무 얇아서 후속 LRM 에칭 프로세스를 느려지게 할 수 없다. 두께 비(T1/T2)가 지나치게 큰 경우, 에칭 내성 층(145)이 너무 두꺼워서 예상 에칭 지속 시간 내에 펀치 스루될 수 없다. 20 nm 노드, 16 nm 노드, 10 nm 노드, 7 nm 노드 및/또는 5 nm 노드와 같은, 다른 기술 노드의 경우, 에칭 내성 층(145)의 두께(T1)는 약 1 nm 내지 약 20 nm의 범위에 있을 수 있다.
도 14에서, 일단 게이트 유전체 캡(142) 위에 에칭 내성 층(145)이 형성되면, 에칭 내성 층(145) 위에 중간 콘택트 에칭 정지 층(MCESL)(146)이 형성된다. MCESL(146)이 PECVD 프로세스 및/또는 다른 적절한 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시예에서, MCESL(146)은 실리콘 질화물 층 및/또는 (도 15에 예시된 바와 같이) 후속적으로 형성되는 ILD 층과 상이한 에칭 선택도를 갖는 다른 적절한 재료이다. 일부 실시예에서, 게이트 유전체 캡(142) 및 MCESL(146)은 둘 모두 실리콘 질화물이며, 따라서 에칭 내성 층(145)(예를 들면, 산화물계 층)은 게이트 유전체 캡(142) 및 MCESL(146) 둘 모두와 상이한 에칭 선택도를 갖는다. 일부 실시예에서, MCESL(146)은 에칭 내성 층(145)의 두께(T1)보다 큰 두께(T3)를 갖는다. 예를 들어, MCESL(146)의 두께(T3)는 약 3 nm 내지 약 20 nm의 범위에 있다.
도 15를 참조하면, MCESL(146) 위에 다른 ILD 층(148)이 형성된다. 일부 실시예에서, ILD 층(148)은 테트라에틸오소실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG)와 같은 도핑된 실리콘 산화물, 및/또는 MCESL(146)(예를 들면, 실리콘 질화물)과 상이한 에칭 선택도를 갖는 다른 적절한 유전체 재료와 같은 재료를 포함한다. 특정 실시예에서, ILD 층(148)은 실리콘 산화물(SiOx)로 형성된다. ILD 층(148)은 PECVD 프로세스 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시예에서, ILD 층(148)은 MCESL(146)의 두께(T3) 및 에칭 내성 층(145)의 두께(T1)보다 큰 두께(T4)를 갖는다. 일부 추가 실시예에서, ILD 층(148)의 두께(T4)는 MCESL(146)과 에칭 내성 층(145)의 총 두께보다 크다. 예를 들어, ILD 층(148)의 두께(T4)는 약 3 nm 내지 약 100 nm의 범위에 있다.
도 16을 참조하면, 제1 에칭 프로세스(비아 에칭 프로세스라고도 함)(ET1)를 사용하여 ILD 층(148)을 관통하여 연장되게 비아 개구부(O21)를 형성하기 위해 ILD 층(148)이 패터닝된다. 일부 실시예에서, 비아 에칭 프로세스(ET1)는, 플라스마 에칭과 같은, 이방성 에칭 프로세스이다. 플라스마 에칭을 예로 들면, 도 15에 예시된 구조를 갖는 반도체 기판(12)은 플라스마 툴 내로 로딩되며, ILD 층(148)을 관통 에칭(etch through)하고 심지어 비아 개구부(O21)의 바닥에 있는 MCESL(146)의 노출된 부분을 리세싱하기에 충분한 지속 시간 동안 C4F8, C5F8, C4F6, CHF3 또는 유사한 화학종과 같은 불소 함유 가스, 아르곤 또는 헬륨과 같은 불활성 가스, O2 또는 CO 또는 유사한 화학종과 같은 선택적인 약 산화제(weak oxidant)의 가스 혼합물에서 RF 또는 마이크로파 전력에 의해 생성된 플라스마 환경에 노출된다. C4F6, CF4, CHF3, O2 및 아르곤을 포함하는 가스 혼합물에서 생성된 플라스마는 ILD 층(148)을 관통 에칭하고 비아 개구부(O21)의 바닥에 있는 MCESL(146)의 노출된 부분을 리세싱하는데 사용될 수 있다. 플라스마 에칭 환경은 약 10 내지 약 100 mTorr의 압력을 가지며 플라스마는 약 50 내지 약 1000 와트의 RF 전력에 의해 생성된다.
일부 실시예에서, MCESL(146)(예를 들면, SiN)이 ILD 층(148)(예를 들면, SiOx)보다 느린 에칭 속도를 나타내도록 콘택트 에칭 프로세스(ET1)의 전술한 에천트와 에칭 조건이 선택된다. 이러한 방식으로, MCESL(146)은 검출 가능한 에칭 종료 지점으로서 작용할 수 있으며, 이는 차례로 과도한 오버 에칭을 방지하고 따라서 MCESL(146)을 펀치 스루 또는 브레이크 스루하는 것을 방지한다. 달리 말하면, 비아 에칭 프로세스(ET1)는 실리콘 질화물을 에칭하는 것보다 빠른 에칭 속도로 실리콘 산화물을 에칭하도록 튜닝된다. 에칭 플라스마가 수소(H2) 가스를 함유하는 가스 혼합물로부터 생성될 때 실리콘 질화물의 에칭 속도가 증가하는 것이 관측되었다. 그 결과, 본 개시의 일부 실시예에 따라 무수소(hydrogen-free) 가스 혼합물을 사용하여 비아 에칭 프로세스(ET1)가 수행된다. 달리 말하면, 비아 에칭 프로세스(ET1)에서의 플라스마는 수소(H2) 가스가 없는 가스 혼합물에서 생성된다. 이러한 방식으로, 비아 에칭 프로세스(ET1)에서 실리콘 질화물의 에칭 속도가 낮게 유지되며, 이는 차례로 실리콘 질화물(즉, MCESL 및 게이트 유전체 캡 재료)을 에칭하는 것보다 빠른 에칭 속도로 실리콘 산화물(즉, ILD 재료)을 에칭하는 것을 가능하게 한다.
일부 실시예에서, 비아 에칭 프로세스(ET1) 이전에, 비아 개구부(O21)의 예상된 톱 뷰 패턴(top-view pattern)을 규정하기 위해 포토리소그래피 프로세스가 수행된다. 예를 들어, 포토리소그래피 프로세스는 도 15에 예시된 바와 같이 ILD 층(148) 위에 포토레지스트 층을 스핀 온 코팅하는 것, 노광후 베이킹(post-exposure bake) 프로세스를 수행하는 것, 및 비아 개구부(O21)의 톱 뷰 패턴으로 패터닝된 마스크를 형성하기 위해 포토레지스트 층을 현상하는 것을 포함할 수 있다. 일부 실시예에서, 패터닝된 마스크를 형성하기 위해 포토레지스트를 패터닝하는 것은 전자 빔(e-빔) 리소그래피 프로세스 또는 극자외선(EUV) 리소그래피 프로세스를 사용하여 수행될 수 있다.
도 17은 본 개시의 일부 실시예에 따른 제2 에칭 프로세스(LRM 에칭 프로세스라고도 함)(ET2)의 초기 스테이지의 단면도를 예시하고, 도 18은 본 개시의 일부 실시예에 따른 LRM 에칭 프로세스(ET2)의 최종 스테이지의 단면도를 예시한다. MCESL(146) 및 에칭 내성 층(145)을 브레이크 스루(또는 펀치 스루라고 함)하고, 따라서 비아 개구부(O21)를 소스/드레인 콘택트(144)까지 아래로 디프닝(deepening)하거나 연장시키도록 LRM 에칭 프로세스(ET2)의 에칭 지속 기간이 제어된다. LRM 에칭 프로세스(ET2)의 결과로서, 디프닝된 비아 개구부(O21)의 바닥에서 소스/드레인 콘택트(144)가 노출된다.
일부 실시예에서, LRM 에칭 프로세스(ET2)는 비아 에칭 프로세스(ET1)와 상이한 에천트 및/또는 에칭 조건을 사용하는, 플라스마 에칭(예를 들면, 유도 결합 플라스마(ICP), 용량 결합 플라스마(CCP) 등)과 같은, 이방성 에칭 프로세스이다. 에칭 내성 층(145)(예를 들면, 산화물계 재료)이 MCESL(146) 및 게이트 유전체 캡(142)(예를 들면, 실리콘 질화물)보다 느린 에칭 속도를 나타내도록 LRM 에칭 프로세스(ET2)의 에천트 및/또는 에칭 조건이 선택된다. 달리 말하면, 에칭 내성 층(145)은 LRM 에칭 프로세스(ET2)에서 MCESL(146) 및 게이트 유전체 캡(142)보다 높은 에칭 내성을 갖는다. 이러한 방식으로, 에칭 내성 층(145)은 LRM 에칭 프로세스(ET2)를 느려지게 할 수 있으며, 이는 차례로 수직 에칭 속도를 느려지게 하고 따라서 비아 개구부(O21)가 에칭 내성 층(145)에 도달할 때 비아 개구부(O21)의 깊이 증가를 느려지게 할 것이다. 느려진 깊이 증가는 따라서 디프닝된 비아 개구부(O21)에 형성되는 호랑이 이빨 모양의 패턴을 방지하며, 이는 차례로 누설 전류(예를 들면, 소스/드레인 비아로부터 게이트 구조체로의 누설 전류)의 위험을 감소시킨다. 더욱이, 비아 개구부(O21)가 에칭 내성 층(145)에 도달할 때 에칭 내성 층(145)이 비아 개구부(O21)의 하부 부분에서 횡방향 에칭 속도가 아니라 수직 에칭 속도를 느려지게 하기 때문에, 도 17 및 도 18에 예시된 바와 같이, 비아 개구부(O21)의 바닥 폭이 증가될 수 있고 비아 개구부(O21)의 측벽 프로파일이 에칭 내성 층(145)이 펀치 스루되기 전보다 더 수직적이거나 더 가파르게 될 수 있도록, LRM 에칭 프로세스(ET2)는 에칭 내성 층(145)을 에칭하는 동안 비아 개구부(O21)의 하부 부분을 횡방향으로 확장시킬 수 있다. 예를 들어, 도 17에 예시된 바와 같이, 에칭 내성 층(145)이 에칭되기 전에 비아 개구부(O21)는 각도(θ1)로 연장되는 측벽을 갖는다. 에칭 내성 층(145)이 관통 에칭된 후, 도 18에 예시된 바와 같이, 비아 개구부(O21)는 이전 각도(θ1)보다 큰 각도(θ2)로 연장되는 측벽을 갖는다. 더욱이, 도 17에 예시된 바와 같이, 에칭 내성 층(145)이 에칭되기 전에 비아 개구부(O21)는 비아 개구부(O21)의 바닥에서 바닥 폭(WB1)을 갖는다. 에칭 내성 층(145)이 관통 에칭된 후에, 도 18에 예시된 바와 같이, 비아 개구부(O21)는 이전 바닥 폭(WB1)보다 큰 바닥 폭(WB2)을 갖는다.
플라스마 에칭을 LRM 에칭 프로세스(ET2)의 예로 들면, 도 16에 예시된 구조를 갖는 반도체 기판(12)은 플라스마 툴 내에 로딩되고, 웨이퍼 전체에 걸쳐 모든 목표 위치에서 MCESL(146) 및 아래에 놓인 에칭 내성 층(145)을 관통 에칭하기에 충분한 제어된 오버 에칭 시간 동안, 불소 함유 가스(예를 들면, CHF3, CF4, C2F2, C4F6, CxHyFz(x,y,z=0 내지 9) 또는 유사한 화학종), 수소 함유 가스(예를 들면, H2), 질소 함유 가스(예를 들면, N2), 산소 함유 가스(예를 들면, O2) 및 불활성 가스(예를 들면, 아르곤 또는 헬륨) 중 하나 이상의 가스의 가스 혼합물에서 RF 또는 마이크로파 전력에 의해 생성된 플라스마 환경에 노출된다. 플라스마 에칭 환경은 약 10 내지 약 100 mTorr의 압력을 가지며 플라스마는 약 50 내지 약 1000 와트의 RF 전력에 의해 생성된다.
수소 함유 가스 혼합물로부터 생성된 플라스마는 산화물계 재료(예를 들면, 실리콘 산화물)을 에칭하는 것보다 빠른 에칭 속도로 질화물계 재료(예를 들면, 실리콘 질화물)을 에칭할 수 있으며, 따라서 수소 함유 가스 혼합물을 사용하는 LRM 에칭 프로세스(ET2)는 산화물계 에칭 내성 층(145)을 질화물계 MCESL(146)을 에칭하는 것보다 느린 에칭 속도로 에칭한다. 이러한 방식으로, 비아 개구부(O21)가 에칭 내성 층(145)까지 아래로 연장될 때 에칭 내성 층(145)은 LRM 에칭 프로세스(ET2)를 느려지게 할 수 있다. 일부 실시예에서, LRM 에칭(ET2)은 약 1:1 내지 약 1:100의 CHF3 가스 대 H2 가스의 유량 비를 갖는 CHF3 가스와 H2 가스의 가스 혼합물을 사용한다. 일부 실시예에서, LRM 에칭(ET2)은 약 1:1 내지 약 1:100의 CF4 가스 대 H2 가스의 유량 비를 갖는 CF4 가스와 H2 가스의 가스 혼합물을 사용한다. 게이트 유전체 캡(142)이 비아 개구부(O21)에 의해 노출될 때 게이트 유전체 캡(142)을 에칭할 시에 과도하게 높은 H2 가스 유량은 지나치게 빠른 에칭 속도로 이어질 수 있으며, 이는 차례로 비아 개구부(O21)에서의 무시할 수 없는 호랑이 이빨 모양의 리세스로 이어질 수 있다. 과도하게 낮은 H2 가스 유량은 에칭 내성 층(145)과 MCESL(146) 사이의 불충분한 에칭 선택도에 이르게 할 수 있다. 일부 실시예에서, MCESL(146) 및/또는 게이트 유전체 캡(142)의 에칭 속도에 대한 에칭 내성 층(145)의 에칭 속도의 비는 약 5 내지 약 10의 범위에 있다.
에칭 내성 층(145)이 약 5 nm 이하의 두께를 갖는 일부 실시예에서, LRM 에칭 프로세스(ET2)는 산화물계 재료를 에칭하는 것보다 빠른 에칭 속도로 질화물계 재료를 에칭하는 고 선택도(high selective) 수소 함유 에천트를 사용하는 단일 단계 에칭이다. 에칭 내성 층(145)이 약 5 nm 초과의 두께를 갖는 일부 실시예에서, LRM 에칭 프로세스(ET2)는 먼저 고 선택도 에칭(high selective etching)을 수행하고 뒤이어서 저 선택도 에칭(low selective etching)을 수행하는 이중 단계 에칭이다. 고 선택도 에칭은 에칭 내성 층(145)을 에칭하는 것보다 빠른 에칭 속도로 MCESL(146)을 에칭하고, MCESL(146)을 관통 에칭하고 더 수직적인 측벽 프로파일을 갖도록 비아 개구부(O21)를 재성형하기에 충분한 제어된 오버 에칭 시간 동안 수행된다. 저 선택도 에칭은 에칭 내성 층(145)과 MCESL(146)을 비슷한 에칭 속도로 에칭하고, 따라서 단축된 지속 시간 내에 에칭 내성 층(145)을 펀치 스루하는 것을 가능하게 한다. LRM 에칭 프로세스(ET2)가 이중 단계 에칭인 일부 실시예에서, 질화물계 MCESL(146)을 브레이크 스루하기 위한 고 선택도 에칭은 약 1:1 내지 약 1:100의 CHF3/H2의 유량 비를 갖는 CHF3 가스와 H2 가스의 가스 혼합물 또는 약 1:1 내지 약 1:100의 CF4/H2의 유량 비를 갖는 CF4 가스와 H2 가스의 가스 혼합물과 같은 에천트를 사용하고, 산화물계 에칭 내성 층(145)을 펀치 스루하기 위한 저 선택도 에칭은 저 선택도 에칭을 얻기 위해 N2 또는 O2/Ar 가스와 함께 CF4/CH3F/CH2F2/CHF3/H2와 같은 에천트를 사용한다.
LRM 에칭 프로세스(ET2)의 초기 스테이지에서, 도 17에 예시된 바와 같이, 플라스마 에천트는 제1 수직 에칭 속도(A1)로 MCESL(146)을 에칭한다. LRM 에칭 프로세스(ET2)의 후속 스테이지에서, 일단 비아 개구부(O21)가 MCESL(146)을 펀치 스루하면, 에칭 내성 층(145)이 노출되고, 이어서 플라스마 에천트가, 도 18에 예시된 바와 같이, 제1 수직 에칭 속도(A1)보다 느린 제2 수직 에칭 속도(A2)로 에칭 내성 층(145)을 에칭한다. 그 결과, 비아 개구부(O21)에서의 깊이 증가는 에칭 내성 층(145)에 의해 느려지게 될 수 있으며, 따라서 비아 개구부(O21)의 바닥으로부터 게이트 유전체 캡(142)까지 연장되는 호랑이 이빨 모양의 리세스를 방지할 수 있다. 더욱이, 도 18에 예시된 바와 같이, 비아 개구부(O21)가 증가된 바닥 폭 및 더 수직적인 측벽 프로파일을 갖도록, LRM 에칭 프로세스(ET2)는 에칭 내성 층(145)을 에칭하는 동안 비아 개구부(O21)의 하부 부분을 횡방향으로 확장시킬 수 있다. 더 구체적으로는, (도 18에 예시된 바와 같이) 에칭 내성 층(145)을 관통 에칭한 후의 비아 개구부(O21)의 측벽 프로파일은 에칭 내성 층(145)을 에칭하기 전보다 더 가파르거나 더 수직적이다. 비아 개구부(O21)의 증가된 바닥 폭으로 인해, 비아 개구부(O21)에 후속적으로 형성되는 소스/드레인 콘택트(144)와 소스/드레인 비아 사이의 접촉 면적이 증가될 수 있고, 따라서 접촉 저항이 감소될 수 있다.
도 18에 예시된 바와 같은 일부 실시예에서, 비아 개구부(O21)는 타깃 소스/드레인 콘택트(144)의 일부 영역(partial region) 및 타깃 소스/드레인 콘택트(144) 옆에 있는 게이트 유전체 캡(142)의 일부 영역을 노출시킬 수 있다. 비아 에칭 프로세스(ET1) 및/또는 LRM 에칭 프로세스(ET2)의 부정확성(예를 들면, ILD 층(148) 위에 코팅되는 패터닝된 포토레지스트에 비아 개구부(O21)의 패턴을 규정하는 데 사용되는 포토리소그래피 프로세스 동안 발생하는 오정렬)으로 인해 비아 개구부(O21)와 타깃 소스/드레인 콘택트(144) 사이의 그러한 오정렬이 부주의하게 형성될 수 있다. 그렇지만, 이러한 오정렬 시나리오에서도, 이전에 논의된 바와 같이 에칭 내성 층(145)을 펀치 스루하는 동안 비아 개구부(O21)에서의 깊이 증가가 느려지기 때문에, 타깃 소스/드레인 콘택트(144) 옆에 있는 게이트 유전체 캡(142)이 호랑이 이빨 모양의 리세스를 형성하게 부주의하게 오버 에칭되지 않을 것이다. 비아 개구부(O21)가 호랑이 이빨 모양의 리세스를 갖지 않거나 무시할 정도의 호랑이 이빨 모양의 리세스를 갖는 경우, 누설 전류(예를 들면, 게이트 구조체(130)와 비아 개구부(O21)에 후속적으로 형성되는 소스/드레인 비아 사이의 누설 전류)의 위험이 감소될 수 있다.
도 18에 묘사된 바와 같은 일부 실시예에서, 비아 개구부(O21)의 측벽은, 기울기 변화 없이, ILD 층(148)의 전체 두께, MCESL(146)의 전체 두께 및 에칭 내성 층(145)의 전체 두께에 걸쳐 선형으로 연장된다. 도 18에 묘사된 바와 같은 일부 실시예에서, 비아 개구부(O21)는 LRM 에칭 프로세스(ET2)의 이방성 에칭의 성질로 인해 테이퍼진 측벽 프로파일을 여전히 가질 수 있지만, 테이퍼진 프로파일은 에칭 내성 층(145)이 LRM 에칭 프로세스(ET2)를 느려지게 하는 데 사용되지 않는 경우에 비해 더 수직적이다. 일부 다른 실시예에서, 수직 측벽 프로파일을 갖는 비아 개구부(O21)를 가능하게 하기 위해 LRM 에칭 프로세스(ET2) 및/또는 이전의 비아 에칭 프로세스(ET1)의 에칭 조건이 미세 튜닝될 수 있다.
도 19a를 참조하면, 타깃 소스/드레인 콘택트(144)에 대한 물리적 및 전기적 연결을 이루기 위해 소스/드레인 비아(150)가 이어서 비아 개구부(O21)에 형성된다. 소스/드레인 비아(150)는, 제한이 아닌 예로서, 비아 개구부(O21)를 과충전하는 하나 이상의 금속 재료를 퇴적시키는 것, 및 뒤이어서 비아 개구부(O21) 외부의 잉여 금속 재료(들)를 제거하기 위한 CMP 프로세스를 사용하여 형성된다. CMP 프로세스의 결과로서, 소스/드레인 비아(150)는 ILD 층(148)과 실질적으로 공면(coplanar)인 상부 표면을 갖는다. 소스/드레인 비아(150)는 구리, 알루미늄, 텅스텐, 이들의 조합 등과 같은 금속 재료를 포함할 수 있고, PVD, CVD, ALD 등을 사용하여 형성될 수 있다. 일부 실시예에서, 소스/드레인 비아(150)는 ILD 층(148), MCESL(146) 및/또는 에칭 내성 층(145)을 금속 확산(예를 들면, 구리 확산)으로부터 보호하기 위해 하나 이상의 장벽/접착 층(도시되지 않음)을 추가로 포함할 수 있다. 하나 이상의 장벽/접착 층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있고, PVD, CVD, ALD 등을 사용하여 형성될 수 있다.
소스/드레인 비아(150)는 수직 측벽 프로파일을 갖고 호랑이 이빨 모양의 프로파일을 갖지 않는 비아 개구부(O21)의 기하학적 형태를 물려 받으며, 따라서 소스/드레인 비아(150)가 또한 수직 측벽 프로파일을 갖고 호랑이 이빨 모양의 프로파일을 갖지 않는다. 더 상세하게는, 소스/드레인 비아(150)의 측벽은, 기울기 변화 없이, ILD 층(148)의 전체 두께, MCESL(146)의 전체 두께 및 에칭 내성 층(145)의 전체 두께에 걸쳐 선형으로 연장된다.
도 19a에 예시된 바와 같은 일부 실시예에서, 소스/드레인 비아(150)를 형성하는 포토리소그래피 및 에칭 프로세스 동안의 부주의한 오정렬로 인해, 소스/드레인 비아(150)는 소스/드레인 콘택트(144)의 일부 영역 및 이웃하는 게이트 유전체 캡(142)의 일부 영역과 접촉할 수 있다. 그렇지만, 도 19b에 예시된 바와 같은 일부 다른 실시예에서, 소스/드레인 비아(150)의 바닥 표면 전체가 아래에 놓인 소스/드레인 콘택트(144)와 접촉하고 이웃하는 게이트 유전체 캡(142)으로부터 이격될 수 있다.
도 20 내지 도 25는 본 개시의 일부 다른 실시예에 따른, 집적 회로 구조체(100a)를 제조하기 위한 다양한 스테이지의 예시적인 단면도를 예시한다. 방법의 추가적인 실시예에 대해, 도 20 내지 도 25에 의해 도시된 프로세스 이전에, 그 동안에, 및 그 이후에 추가적인 동작이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다. 도 1 내지 도 19b에서 설명된 것과 동일하거나 유사한 구성, 재료, 프로세스 및/또는 동작이 이하의 실시예에서 이용될 수 있으며, 상세한 설명은 생략될 수 있다.
도 15에 도시된 바와 같은 구조체가 형성된 후에, ILD 층(148), MCESL(146), 에칭 내성 층(145) 및 게이트 유전체 캡(142)을 관통하여 게이트 금속 캡(138)까지 아래로 연장되는 게이트 콘택트 개구부(O31)를 형성하기 위해 ILD 층(148)이 패터닝된다. 결과적인 구조체는 도 20에 예시되어 있다. ILD 층(148)은 적절한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다.
다음으로, 도 21에 예시된 바와 같이, 게이트 콘택트 개구부(O31)를 충전하기 위해 기판(12) 위에 패터닝된 마스크 층(MA1)이 형성된다. 패터닝된 마스크 층(MA1)은 타깃 소스/드레인 콘택트(144) 바로 위에 개구부(O32)를 갖는다. 일부 실시예에서, 패터닝된 마스크 층(MA1)은 적절한 포토리소그래피 프로세스에 의해 형성되는 포토레지스트 마스크일 수 있다. 예를 들어, 포토리소그래피 프로세스는 도 20에 예시된 바와 같은 구조체 위에 포토레지스트 층을 스핀 온 코팅하는 것, 노광후 베이킹 프로세스를 수행하는 것, 및 패터닝된 마스크(MA1)를 형성하기 위해 포토레지스트 층을 현상하는 것을 포함할 수 있다. 일부 실시예에서, 패터닝된 마스크 요소를 형성하기 위해 레지스트를 패터닝하는 것은 전자 빔(e-빔) 리소그래피 프로세스 또는 극자외선(EUV) 리소그래피 프로세스를 사용하여 수행될 수 있다.
도 22를 참조하면, 패터닝된 마스크 층(MA1)이 제자리에 있는 상태에서, ILD 층(148)을 관통하여 연장되는 비아 개구부(O33)를 형성하기 위해 비아 에칭 프로세스(ET3)가 수행된다. MCESL(146)이 펀치 스루되기 전에 중지되도록 비아 에칭 프로세스(ET3)의 에칭 지속 시간이 제어된다. 비아 에칭 프로세스(ET3)에 관한 프로세스 세부 사항은 비아 에칭 프로세스(ET1)와 관련하여 이전에 논의되었으며, 따라서 간결함을 위해 본 명세서에서 반복되지 않는다.
도 23은 본 개시의 일부 실시예에 따른 LRM 에칭 프로세스(ET4)의 초기 스테이지의 단면도를 예시하고, 도 24는 본 개시의 일부 실시예에 따른 LRM 에칭 프로세스(ET4)의 최종 스테이지의 단면도를 예시한다. MCESL(146) 및 에칭 내성 층(145)을 브레이크 스루하고, 따라서 비아 개구부(O33)를 타깃 소스/드레인 콘택트(144)까지 아래로 디프닝하거나 연장시키도록 LRM 에칭 프로세스(ET4)의 에칭 지속 기간이 제어된다. LRM 에칭 프로세스(ET4)의 결과로서, 디프닝된 비아 개구부(O33)의 바닥에서 소스/드레인 콘택트(144)가 노출된다. LRM 에칭 프로세스(ET4)에 관한 프로세스 세부 사항은 LRM 에칭 프로세스(ET2)와 관련하여 이전에 논의되었으며, 따라서 간결함을 위해 본 명세서에서 반복되지 않는다.
에칭 내성 층(145)(예를 들면, 산화물계 재료)이 MCESL(146) 및 게이트 유전체 캡(142)(예를 들면, 실리콘 질화물)보다 느린 에칭 속도를 나타내도록 LRM 에칭 프로세스(ET4)의 에천트 및/또는 에칭 조건이 선택된다. 이러한 방식으로, 에칭 내성 층(145)은 LRM 에칭 프로세스(ET2)를 느려지게 할 수 있으며, 이는 차례로 수직 에칭 속도를 느려지게 하고 따라서 비아 개구부(O33)가 에칭 내성 층(145)에 도달할 때 비아 개구부(O33)의 깊이 증가를 느려지게 할 것이다. 따라서 느려진 깊이 증가는 디프닝된 비아 개구부(O33)(예를 들면, 비아 개구부(O33)에 의해 노출된 게이트 유전체 캡(142)의 부분)에 형성되는 호랑이 이빨 모양의 패턴을 방지하고, 이는 차례로 누설 전류의 위험을 감소시킨다. 더욱이, 비아 개구부(O33)가 에칭 내성 층(145)에 도달할 때 에칭 내성 층(145)이 비아 개구부(O33)의 하부 부분에서 횡방향 에칭 속도가 아니라 수직 에칭 속도를 느려지게 하기 때문에, 도 23 및 도 24에 예시된 바와 같이, 비아 개구부(O33)의 바닥 폭이 증가될 수 있고 비아 개구부(O33)의 측벽 프로파일이 에칭 내성 층(145)이 펀치 스루되기 전보다 더 수직적이거나 더 가파르게 될 수 있도록, LRM 에칭 프로세스(ET4)는 에칭 내성 층(145)을 에칭하는 동안 비아 개구부(O33)의 하부 부분을 횡방향으로 확장시킬 수 있다.
LRM 에칭 프로세스(ET4)가 완료된 후에, 패터닝된 마스크 층(MA1)은 애싱 및/또는 습식 스트리핑에 의해 게이트 콘택트 개구부(O31)로부터 제거되고, 디프닝된 비아 개구부(O33) 및 게이트 콘택트 개구부(O31) 둘 모두를 충전하기 위해 맞닿은 콘택트(butted contact)(152)가 이어서 형성된다. 결과적인 구조체는 도 25에 예시되어 있다. 게이트 구조체(130)는 소스/드레인 콘택트(144), 맞닿은 콘택트(152) 및 금속 캡(138)을 통해 소스/드레인 에피택셜 구조체(122)에 전기적으로 결합된다. 맞닿은 콘택트(152)에 관한 재료 및 제조 프로세스 세부 사항은 소스/드레인 비아(150)에 관한 것과 유사하며, 따라서 간결성을 위해 본 명세서에서 반복되지 않는다.
도 26 내지 도 45b는 본 개시의 일부 실시예에 따른, 집적 회로 구조체(200)의 형성에서의 중간 스테이지의 사시도 및 단면도를 예시한다. 형성된 트랜지스터는 일부 예시적인 실시예에 따라 p형 트랜지스터(예컨대, p형 GAA FET) 및 n형 트랜지스터(예컨대, n형 GAA FET)를 포함할 수 있다. 다양한 도면 및 예시적인 실시예에 걸쳐, 유사한 요소를 표기하기 위해 유사한 참조 번호가 사용된다. 방법의 추가적인 실시예에 대해, 도 26 내지 도 45b에 의해 도시된 프로세스 이전에, 그 동안에, 및 그 이후에 추가적인 동작이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다.
도 26, 도 27, 도 29a, 도 30a, 도 31a 및 도 32a는 제조 동안의 중간 스테이지에서의 집적 회로 구조체(200)의 일부 실시예의 사시도이다. 도 29b, 도 30b, 도 31b, 도 32b, 도 33 내지 도 35, 도 36a, 및 도 37 내지 도 45b는, 채널의 길이 방향을 따라 있고 기판의 상부 표면에 수직인, 제1 절단면(예를 들면, 도 29a에서의 절단면(X-X))을 따른 제조 동안의 중간 스테이지에서의 집적 회로 구조체(200)의 일부 실시예의 단면도이다. 도 36b는, 게이트 영역에 있고 채널의 길이 방향에 수직인, 제2 절단면(예를 들면, 도 29a에서의 절단면(Y-Y))을 따른 제조 동안의 중간 스테이지에서의 집적 회로 구조체(200)의 일부 실시예의 단면도이다.
도 26을 참조하면, 기판(210) 위에 에피택셜 스택(220)이 형성된다. 일부 실시예에서, 기판(210)은 실리콘(Si)을 포함할 수 있다. 대안적으로, 기판(210)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V족 재료(예를 들면, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb 및/또는 GaInAsP; 또는 이들의 조합) 또는 다른 적절한 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(210)은 매립 유전체 층과 같은 SOI(semiconductor-on-insulator) 구조체를 포함할 수 있다. 또한 대안적으로, 기판(210)은, SIMOX(separation by implantation of oxygen) 기술, 웨이퍼 본딩, SEG, 또는 다른 적절한 방법으로 지칭되는 방법에 의해 형성된 것과 같은, 매립 산화물(BOX) 층과 같은 매립 유전체 층을 포함할 수 있다.
에피택셜 스택(220)은 제2 조성의 에피택셜 층(224)이 개재되어 있는 제1 조성의 에피택셜 층(222)을 포함한다. 제1 조성과 제2 조성은 상이할 수 있다. 일부 실시예에서, 에피택셜 층(222)은 SiGe이고 에피택셜 층(224)은 실리콘(Si)이다. 그렇지만, 상이한 산화 속도 및/또는 에칭 선택도를 갖는 제1 조성 및 제2 조성을 제공하는 것을 포함하는 다른 실시예가 가능하다. 일부 실시예에서, 에피택셜 층(222)이 SiGe를 포함하고 에피택셜 층(224)이 Si를 포함하는 경우, 에피택셜 층(224)의 Si 산화 속도는 에피택셜 층(222)의 SiGe 산화 속도보다 낮다.
에피택셜 층(224) 또는 그의 부분은 다중 게이트 트랜지스터의 나노시트 채널(들)을 형성할 수 있다. 나노시트라는 용어는 본 명세서에서 나노스케일 또는 심지어 마이크로스케일 치수를 갖고, 이 부분의 단면 형상에 관계없이, 세장형 형상을 갖는 임의의 재료 부분을 가리키는 데 사용된다. 따라서, 이 용어는 원형 및 실질적으로 원형 단면의 세장형 재료 부분과, 예를 들어, 원통형 형상 또는 실질적으로 직사각형 단면을 포함한 빔 또는 막대형 재료 부분 둘 모두를 가리킨다. 디바이스의 채널 또는 채널들을 규정하기 위해 에피택셜 층(224)을 사용하는 것은 아래에서 더 논의된다.
에피택셜 층(222)의 3개의 층과 에피택셜 층(224)의 3개의 층이 도 26에 예시된 바와 같이 교호하여 배열되며, 이는 단지 예시를 위한 것이며 청구범위에 구체적으로 언급된 것을 넘어서 제한하는 것으로 의도되지 않음에 유의한다. 임의의 수의 에피택셜 층이 에피택셜 스택(220)에 형성될 수 있고; 층의 개수는 트랜지스터에 대한 원하는 채널 영역의 개수에 의존한다는 것이 이해될 수 있다. 일부 실시예에서, 에피택셜 층(224)의 개수는 2 내지 10이다.
아래에서 더 상세히 설명되는 바와 같이, 에피택셜 층(224)은 후속적으로 형성되는 다중 게이트 디바이스에 대한 채널 영역(들)으로서 역할할 수 있고 두께는 디바이스 성능 고려 사항에 기초하여 선택된다. 채널 영역(들)에서의 에피택셜 층(222)은 궁극적으로 제거될 수 있고, 후속적으로 형성되는 다중 게이트 디바이스에 대한 인접 채널 영역(들) 사이의 수직 거리를 규정하는 역할을 할 수 있으며, 두께는 디바이스 성능 고려 사항에 기초하여 선택된다. 따라서, 에피택셜 층(222)은 희생 층이라고도 지칭될 수 있고, 에피택셜 층(224)은 채널 층이라고도 지칭될 수 있다.
예로서, 스택(220)의 층의 에피택셜 성장은 분자 빔 에피택시(MBE) 프로세스, MOCVD(metalorganic chemical vapor deposition) 프로세스, 및/또는 다른 적절한 에피택셜 성장 프로세스에 의해 수행될 수 있다. 일부 실시예에서, 에피택셜 층(224)과 같은 에피택셜적으로 성장된 층은 기판(210)과 동일한 재료를 포함한다. 일부 실시예에서, 에피택셜적으로 성장된 층(222 및 224)은 기판(210)과 상이한 재료를 포함한다. 위에서 언급된 바와 같이, 적어도 일부 예에서, 에피택셜 층(222)은 에피택셜적으로 성장된 실리콘 게르마늄(SiGe) 층을 포함하고 에피택셜 층(224)은 에피택셜적으로 성장된 실리콘(Si) 층을 포함한다. 대안적으로, 일부 실시예에서, 에피택셜 층(222 및 224) 중 어느 하나는 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합과 같은 다른 재료를 포함할 수 있다. 논의된 바와 같이, 에피택셜 층(222 및 224)의 재료는 상이한 산화 및/또는 에칭 선택도 속성을 제공하는 것에 기초하여 선택될 수 있다. 일부 실시예에서, 예를 들어, 에피택셜 성장 프로세스 동안 의도적인 도핑이 수행되지 않는 경우, 에피택셜 층(222 및 224)은 실질적으로 도펀트가 없다(즉, 약 0 cm3　내지 약 1×1018　cm3의 외인성 도펀트 농도를 가짐).
도 27을 참조하면, 기판(210)으로부터 연장되는 복수의 반도체 핀(230)이 형성된다. 다양한 실시예에서, 핀(230) 각각은 기판(210)으로부터 형성된 기판 부분(212) 및 에피택셜 층(222 및 224)을 포함하는 에피택셜 스택의 에피택셜 층 각각의 부분을 포함한다. 핀(230)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 적절한 프로세스를 사용하여 제조될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 달리 획득 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 스페이서가 패터닝된 희생 층과 나란히 형성된다. 이어서 희생 층이 제거되고, 남아 있는 스페이서 또는 맨드릴은 이어서 초기 에피택셜 스택(220)을 에칭하는 것에 의해 핀(230)을 패터닝하는 데 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE) 및/또는 다른 적절한 프로세스를 포함할 수 있다.
도 26 및 도 27에 예시된 바와 같은 예시된 실시예에서, 핀(230)을 패터닝하기 전에 에피택셜 스택(220) 위에 하드 마스크(HM) 층(910)이 형성된다. 일부 실시예에서, HM 층은 산화물 층(912)(예를 들면, SiO2를 포함할 수 있는 패드 산화물 층) 및 산화물 층 위에 형성된 질화물 층(914)(예를 들면, Si3N4를 포함할 수 있는 패드 질화물 층)을 포함한다. 산화물 층(912)은 에피택셜 스택(220)과 질화물 층(914) 사이의 접착 층으로서 작용할 수 있고, 질화물 층(914)을 에칭하는 것에 대한 에칭 정지 층으로서 작용할 수 있다. 일부 예에서, HM 산화물 층(912)은 열적으로 성장된 산화물, CVD(chemical vapor deposition)로 퇴적된 산화물 및/또는 ALD(atomic layer deposition)로 퇴적된 산화물을 포함한다. 일부 실시예에서, HM 질화물 층(914)은 CVD 및/또는 다른 적절한 기술에 의해 HM 산화물 층(912) 상에 퇴적된다.
핀(230)은 포토리소그래피 및 에칭 프로세스를 포함한 적절한 프로세스를 사용하여 후속적으로 제조될 수 있다. 포토리소그래피 프로세스는 HM 층(910) 위에 포토레지스트 층(도시되지 않음)을 형성하는 것, 패턴에 따라 포토레지스트를 노광시키는 것, 노광후 베이킹 프로세스를 수행하는 것, 및 레지스트를 포함한 패터닝된 마스크를 형성하기 위해 레지스트를 현상하는 것을 포함할 수 있다. 일부 실시예에서, 패터닝된 마스크 요소를 형성하기 위해 레지스트를 패터닝하는 것은 전자 빔(e-빔) 리소그래피 프로세스 또는, 예를 들어, 약 1 내지 200 nm의 파장을 갖는 극자외선(EUV) 영역의 광을 사용하는 EUV 리소그래피 프로세스를 사용하여 수행될 수 있다. 이어서 패터닝된 마스크는 기판(210)의 영역과 그 위에 형성된 층을 보호하는 데 사용될 수 있는 반면, 에칭 프로세스는 보호되지 않은 영역에서 HM 층(910)을 관통하여, 에피택셜 스택(220)을 관통하여 그리고 기판(210) 내로 트렌치(202)를 형성하며, 이에 의해 복수의 연장되는 핀(230)을 남긴다. 트렌치(202)는 건식 에칭(예를 들면, 반응성 이온 에칭), 습식 에칭 및/또는 이들의 조합을 사용하여 에칭될 수 있다. 예를 들어, (예를 들면, 마스크 또는 격리 영역에 의해) 핀 영역을 규정하는 것 및 핀(230)의 형태로 에피택셜 스택(220)을 에피택셜적으로 성장시키는 것을 포함한, 기판 상에 핀을 형성하는 방법의 수많은 다른 실시예가 또한 사용될 수 있다.
다음으로, 도 28에 예시된 바와 같이, STI 영역(240)이 핀(230) 사이에 개재되게 형성된다. STI 영역(240)에 관한 재료 및 프로세스 세부 사항은 이전에 논의된 STI 영역(14)에 대한 것과 유사하며, 따라서 간결성을 위해 반복되지 않는다.
도 29a 및 도 29b가 참조된다. 더미 게이트 구조체(250)는 기판(210) 위에 형성되고 적어도 부분적으로 핀(230) 위에 배치된다. 더미 게이트 구조체(250) 아래에 놓인 핀(230)의 부분은 채널 영역이라고 지칭될 수 있다. 더미 게이트 구조체(250)는 또한 핀(230)의 소스/드레인(S/D) 영역, 예를 들어, 채널 영역의 대향 측면에서 그에 인접해 있는 핀(230)의 영역을 규정할 수 있다.
더미 게이트 형성 단계는 먼저 핀(230) 위에 더미 게이트 유전체 층(252)을 형성한다. 후속적으로, 더미 게이트 유전체 층(252) 위에 더미 게이트 전극 층(254) 및 다수의 층(256 및 258)(예를 들면, 산화물 층(256) 및 질화물 층(258))을 포함할 수 있는 하드 마스크가 형성된다. 이어서, 하드 마스크가 패터닝되고, 뒤이어서 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 더미 게이트 전극 층(252)을 패터닝한다. 일부 실시예에서, 더미 게이트 전극 층(254)을 패터닝한 후에, 더미 게이트 유전체 층(252)이 핀(230)의 S/D 영역으로부터 제거된다. 에칭 프로세스는 습식 에칭, 건식 에칭 및/또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 핀(230), 더미 게이트 전극 층(254), 산화물 마스크 층(256) 및 질화물 마스크 층(258)을 실질적으로 에칭하지 않으면서 더미 게이트 유전체 층(252)을 선택적으로 에칭하도록 선택된다. 더미 게이트 유전체 층 및 더미 게이트 전극 층의 재료는 이전에 논의된 더미 게이트 유전체 층(108) 및 더미 게이트 전극 층(110)의 재료와 유사하며, 따라서 간결성을 위해 반복되지 않는다.
더미 게이트 구조체(250)의 형성이 완료된 후에, 더미 게이트 구조체(250)의 측벽 상에 게이트 스페이서(260)가 형성된다. 예를 들어, 기판(210) 상에 스페이서 재료 층이 퇴적된다. 스페이서 재료 층은 게이트 측벽 스페이서를 형성하기 위해 후속적으로 에치백되는 컨포멀 층일 수 있다. 예시된 실시예에서, 스페이서 재료 층(260)은 더미 게이트 구조체(250)의 상부 및 측벽 상에 컨포멀하게 배치된다. 스페이서 재료 층(260)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN 막, 실리콘 산탄화물, SiOCN 막 및/또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 스페이서 재료 층(260)은 제1 스페이서 층(262) 및 제1 스페이서 층(262) 위에 형성된 제2 스페이서 층(264)(도 29b에 예시됨)과 같은 다수의 층을 포함한다. 예로서, 스페이서 재료 층(260)은 적절한 퇴적 프로세스를 사용하여 게이트 구조체(250) 위에 유전체 재료를 퇴적시키는 것에 의해 형성될 수 있다. 이어서 (예를 들면, 핀(230)의 소스/드레인 영역에서) 더미 게이트 구조체(250)에 의해 덮이지 않은 핀(230)의 부분을 노출시키기 위해, 퇴적된 스페이서 재료 층(260)에 대해 이방성 에칭 프로세스가 수행된다. 이러한 이방성 에칭 프로세스에 의해 더미 게이트 구조체(250) 바로 위의 스페이서 재료 층의 부분이 완전히 제거될 수 있다. 더미 게이트 구조체(250)의 측벽 상의 스페이서 재료 층의 부분이 남아서, 간략함을 위해 게이트 스페이서(260)로서 표기되는 게이트 측벽 스페이서를 형성할 수 있다. 게이트 스페이서(260)가 도 29b의 단면도에서 다층 구조체이지만, 간략함을 위해 도 29a의 사시도에서 단일 층 구조체로 예시되어 있음에 유의한다.
다음으로, 도 30a 및 도 30b에 예시된 바와 같이, (예를 들면, 핀(230)의 소스/드레인 영역에서) 게이트 스페이서(260)를 넘어 횡방향으로 연장되는 반도체 핀(230)의 노출된 부분이, 예를 들어, 더미 게이트 구조체(250) 및 게이트 스페이서(260)를 에칭 마스크로서 사용하는 이방성 에칭 프로세스를 사용하여 에칭되어, 대응하는 더미 게이트 구조체(250) 사이에 반도체 핀(230) 내로의 리세스(R6)를 결과한다. 이방성 에칭 이후에, 희생 층(222) 및 채널 층(224)의 단부 표면은, 이방성 에칭으로 인해, 게이트 스페이서(260)의 각자의 최외측 측벽과 정렬될 수 있다. 일부 실시예에서, 이방성 에칭은 플라스마 소스 및 반응 가스를 사용한 건식 화학적 에칭에 의해 수행될 수 있다. 플라스마 소스는 유도 결합 플라스마(ICR) 소스, 변압기 결합 플라스마(TCP) 소스, 전자 사이클로트론 공명(ECR) 소스 등일 수 있고, 반응 가스는, 예를 들어, 불소계 가스(예컨대, SF6, CH2F2, CH3F, CHF3 등), 염화물계 가스(예를 들면, Cl2), 브롬화수소 가스(HBr), 산소 가스(O2) 등, 또는 이들의 조합일 수 있다.
다음으로, 도 31a 및 도 31b에서, 희생 층(222)이 적절한 에칭 기술을 사용하여 횡방향으로 또는 수평으로 리세싱되어, 각각이 대응하는 채널 층(224) 사이에 수직으로 있는 횡방향 리세스(R7)를 결과한다. 이 단계는 선택적 에칭 프로세스를 사용하여 수행될 수 있다. 제한이 아닌 예로서, 희생 층(222)은 SiGe이고 채널 층(224)은 실리콘이어서, 희생 층(222)의 선택적 에칭을 가능하게 한다. 일부 실시예에서, 선택적 습식 에칭은 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGe를 에칭하는 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 일부 실시예에서, 선택적 에칭은 SiGe 산화에 이어 SiGeOx 제거를 포함한다. 예를 들어, 산화는 O3　세정에 의해 제공될 수 있고, 이어서 SiGeOx가 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGeOx를 선택적으로 에칭하는 NH4OH와 같은 에천트에 의해 제거될 수 있다. 더욱이, Si의 산화 속도가 SiGe의 산화 속도보다 훨씬 더 낮기(때때로 30배 더 낮기) 때문에, 채널 층(224)은 희생 층(222)을 횡방향으로 리세싱하는 프로세스에 의해 크게 에칭되지 않는다. 그 결과, 채널 층(224)은 희생 층(222)의 대향 단부 표면을 지나 횡방향으로 연장된다.
도 32a 및 도 32b에서, 도 31a 및 도 31b를 참조하여 위에서 논의된 희생 층(222)의 횡방향 에칭에 의해 남겨진 리세스(R7)를 충전하기 위해 내부 스페이서 재료 층(270)이 형성된다. 내부 스페이서 재료 층(270)은 SiO2, SiN, SiCN, 또는 SiOCN과 같은 로우-k 유전체 재료일 수 있고, ALD와 같은 적적한 퇴적 방법에 의해 형성될 수 있다. 내부 스페이서 재료 층(270)의 퇴적 이후에, 희생 층(222)의 횡방향 에칭에 의해 남겨진 리세스(R7)를 충전하는 퇴적된 내부 스페이서 재료(270)의 부분만이 남겨지도록, 퇴적된 내부 스페이서 재료(270)를 트리밍하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 트리밍 프로세스 이후에, 퇴적된 내부 스페이서 재료의 남아 있는 부분은, 간략함을 위해, 내부 스페이서(270)로 표기된다. 내부 스페이서(270)는 후속 프로세싱에서 형성되는 소스/드레인 영역으로부터 금속 게이트를 격리시키는 역할을 한다. 도 32a 및 도 32b의 예에서, 내부 스페이서(270)의 측벽은 채널 층(224)의 측벽과 정렬된다.
도 33에서, 반도체 핀(230)의 소스/드레인 영역(S/D) 위에 소스/드레인 에피택셜 구조체(280)가 형성된다. 소스/드레인 에피택셜 구조체(280)는 핀(230) 상에 에피택셜 재료를 제공하는 에피택셜 성장 프로세스를 수행하는 것에 의해 형성될 수 있다. 에피택셜 성장 프로세스 동안, 더미 게이트 구조체(250), 게이트 측벽 스페이서(260) 및 내부 스페이서(270)는 소스/드레인 에피택셜 구조체(280)를 소스/드레인 영역(S/D)으로 제한한다. GAA FET의 소스/드레인 에피택셜 구조체(280)에 관한 재료 및 프로세스 세부 사항은 이전에 논의된 FinFET의 소스/드레인 에피택셜 구조체(122)에 대한 것과 유사하며, 따라서 간결성을 위해 반복되지 않는다.
도 34에서, 기판(210) 상에 층간 유전체(ILD) 층(310)이 형성된다. 일부 실시예에서, ILD 층(310)을 형성하기 전에 콘택트 에칭 정지 층(CESL)이 또한 형성된다. ILD 층(310)에 관한 재료 및 프로세스 세부 사항은 ILD 층(126)에 대한 것과 유사하며, 따라서 간결성을 위해 반복되지 않는다. 일부 예에서, ILD 층(310)을 퇴적시킨 후에, ILD 층(310)의 잉여 재료를 제거하기 위해 평탄화 프로세스가 수행될 수 있다. 예를 들어, 평탄화 프로세스는 더미 게이트 구조체(250) 위에 놓인 ILD 층(310)(및 존재하는 경우, CESL 층)의 부분을 제거하고 집적 회로 구조체(200)의 상부 표면을 평탄화하는 화학적 기계적 평탄화(CMP) 프로세스를 포함한다. 일부 실시예에서, CMP 프로세스는 또한 (도 33에 도시된 바와 같은) 하드 마스크 층(256, 258)을 제거하고 더미 게이트 전극 층(254)을 노출시킨다.
그 후에, (도 34에 도시된 바와 같은) 더미 게이트 구조체(250)가 먼저 제거되고 이어서 희생 층(222)이 제거된다. 결과적인 구조체는 도 35에 예시되어 있다. 일부 실시예에서, 더미 게이트 구조체(250)는 다른 재료(예를 들면, 게이트 측벽 스페이서(260) 및/또는 ILD 층(310))를 에칭하는 것보다 빠른 에칭 속도로 더미 게이트 구조체(150)에서의 재료를 에칭하는 선택적 에칭 프로세스(예를 들면, 선택적 건식 에칭, 선택적 습식 에칭 또는 이들의 조합)를 사용하여 제거되고, 따라서 대응하는 게이트 측벽 스페이서들(260) 사이에 게이트 트렌치(GT2)를 결과하며 게이트 트렌치(GT2)에서 희생 층(222)이 노출되어 있다. 후속적으로, 채널 층(224)을 에칭하는 것보다 빠른 에칭 속도로 희생 층(222)을 에칭하는 다른 선택적 에칭 프로세스를 사용하여 게이트 트렌치(GT2)에서의 희생 층(222)이 제거되고, 따라서 이웃하는 채널 층들(224) 사이에 개구부(O6)를 형성한다. 이러한 방식으로, 채널 층(224)은 소스/드레인 에피택셜 구조체들(280) 사이에서 기판(210) 위에 현수되는 나노시트가 된다. 이 단계는 채널 해제(channel release) 프로세스라고도 한다. 이 중간 프로세싱 단계에서, 나노시트들(224) 사이의 개구부(O6)는 주변 환경 조건(예를 들면, 공기, 질소 등)으로 충전될 수 있다. 일부 실시예에서, 나노시트(224)는 그의 기하학적 형태에 따라 나노와이어, 나노슬래브 및 나노링으로 상호 교환 가능하게 지칭될 수 있다. 예를 들어, 일부 다른 실시예에서, 채널 층(224)은 희생 층(222)을 완전히 제거하기 위한 선택적 에칭 프로세스로 인해 실질적으로 둥근 형상(즉, 원통형)을 갖도록 트리밍될 수 있다. 그 경우에, 결과적인 채널 층(224)은 나노와이어라고 할 수 있다.
일부 실시예에서, 희생 층(222)은 선택적 습식 에칭 프로세스를 사용하여 제거된다. 일부 실시예에서, 희생 층(222)은 SiGe이고 채널 층(224)은 실리콘이어서 희생 층(222)의 선택적 제거를 가능하게 한다. 일부 실시예에서, 선택적 습식 에칭은 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 일부 실시예에서, 선택적 제거는 SiGe 산화에 이어 SiGeOx 제거를 포함한다. 예를 들어, 산화는 O3　세정에 의해 제공될 수 있고, 이어서 SiGeOx가 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGeOx를 선택적으로 에칭하는 NH4OH와 같은 에천트에 의해 제거될 수 있다. 더욱이, Si의 산화 속도가 SiGe의 산화 속도보다 훨씬 더 낮기(때때로 30배 더 낮기) 때문에, 채널 층(224)은 채널 해제 프로세스에 의해 크게 에칭되지 않을 수 있다. 채널 해제 단계와 희생 층을 횡방향으로 리세싱하는 이전 단계(도 31a 및 도 31b에 도시된 바와 같은 단계) 둘 모두가 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGe를 에칭하는 선택적 에칭 프로세스를 사용하며, 따라서 이 두 단계는 일부 실시예에서 동일한 에천트 화학물(etchant chemistry)을 사용할 수 있음이 주목될 수 있다. 이 경우에, 채널 해제 단계의 에칭 시간/지속기간은, 희생 SiGe 층을 완전히 제거하기 위해, 희생 층을 횡방향으로 리세싱하는 이전 단계의 에칭 시간/지속기간보다 길다.
도 36a 및 도 36b에서, 대체 게이트 구조체(320)가 게이트 트렌치(GT2)에 현수된 나노시트(224) 각각을 둘러싸도록 게이트 트렌치(GT2)에 각각 형성된다. 게이트 구조체(320)는 GAA FET의 최종 게이트일 수 있다. 최종 게이트 구조체는 하이-k/금속 게이트 스택일 수 있지만, 다른 조성이 가능하다. 일부 실시예에서, 게이트 구조체(320) 각각은 복수의 나노시트(224)에 의해 제공되는 다중 채널과 연관된 게이트를 형성한다. 예를 들어, 하이-k/금속 게이트 구조체(320)가 나노시트(224)의 해제에 의해 제공되는 (도 35에 예시된 바와 같은) 개구부(O6) 내에 형성된다. 다양한 실시예에서, 하이-k/금속 게이트 구조체(320)는 나노시트(224) 주위에 형성된 게이트 유전체 층(322), 게이트 유전체 층(322) 주위에 형성된 일함수 금속 층(324), 및 일함수 금속 층(324) 주위에 형성되어 나머지 게이트 트렌치(GT2)를 충전하는 충전 금속(326)을 포함한다. 게이트 유전체 층(322)은 계면 층(예를 들면, 실리콘 산화물 층) 및 계면 층 위의 하이-k 게이트 유전체 층을 포함한다. 하이-k 게이트 유전체는, 본 명세서에서 사용되고 설명되는 바와 같이, 예를 들어, 열 실리콘 산화물의 유전 상수(~ 3.9)보다 큰, 높은 유전 상수를 갖는 유전체 재료를 포함한다. 하이-k/금속 게이트 구조체(320) 내에서 사용되는 일함수 금속 층(324) 및/또는 충전 금속 층(326)은 금속, 금속 합금 또는 금속 실리사이드를 포함할 수 있다. 하이-k/금속 게이트 구조체(320)의 형성은 다양한 게이트 재료, 하나 이상의 라이너 층을 형성하기 위한 퇴적, 및 잉여 게이트 재료를 제거하기 위한 하나 이상의 CMP 프로세스를 포함할 수 있다. 하이-k/금속 게이트 구조체(320)의 종방향 축을 따라 취해진 도 36b의 단면도에 예시된 바와 같이, 하이-k/금속 게이트 구조체(320)는 나노시트(224) 각각을 둘러싸고, 따라서 GAA FET의 게이트라고 지칭된다. GAA FET의 게이트 구조체(320)에 관한 재료 및 프로세스 세부 사항은 FinFET의 게이트 구조체(130)와 유사하며, 따라서 간결성을 위해 반복되지 않는다.
도 37에서, 대체 게이트 구조체(320) 및 게이트 스페이서(260)를 에치백하기 위해 에치백 프로세스가 수행되어, 에치백된 게이트 구조체(320) 및 에치백된 게이트 스페이서(260) 위에 리세스를 결과한다. 일부 실시예에서, 대체 게이트 구조체(320)의 재료가 게이트 스페이서(260)와 상이한 에칭 선택도를 갖기 때문에, 대체 게이트 구조체(320)의 상부 표면은 게이트 스페이서(260)의 상부 표면과 상이한 레벨에 있을 수 있다. 예를 들어, 도 37에 예시된 바와 같은 묘사된 실시예에서, 대체 게이트 구조체(320)의 상부 표면은 게이트 스페이서(260)의 상부 표면보다 낮다. 그렇지만, 일부 다른 실시예에서, 대체 게이트 구조체(320)의 상부 표면은 게이트 스페이서(260)의 상부 표면과 동일한 높이로 되거나 그보다 높을 수 있다.
이어서, CVD 또는 ALD와 같은, 적절한 프로세스에 의해 대체 게이트 구조체(320) 맨위에 금속 캡(330)이 각각 형성된다. 금속 캡(330)은, 제한이 아닌 예로서, 불소 오염물의 양이 5 원자% 미만이고 염소 오염물의 양이 3 원자% 초과인 실질적으로 무불소 텅스텐(FFW) 막일 수 있다. FFW 형성에 관한 프로세스 세부 사항은 금속 캡(138)과 관련하여 이전에 논의되었으며, 따라서 간결성을 위해 반복되지 않는다.
도 38에서, 금속 캡(330) 및 게이트 스페이서(260) 위에 게이트 유전체 캡(340)이 형성된다. 금속 캡(330)이 게이트 스페이서(260)의 상부 표면보다 낮은 상부 표면을 갖기 때문에, 유전체 캡(340) 각각은 하부 계단이 금속 캡(330)의 상부 표면과 접촉하고 상부 계단이 게이트 스페이서(260)의 상부 표면과 접촉하는 계단형 하부 표면을 갖는다. 유전체 캡(340)에 관한 재료 및 프로세스 세부 사항은 이전에 논의된 유전체 캡(142)의 것과 유사하며, 따라서 간결성을 위해 반복되지 않는다.
도 39에서, 소스/드레인 콘택트(350)가 ILD 층(310)을 관통하여 연장되게 형성된다. 소스/드레인 콘택트(350)를 형성하는 것은, 제한이 아닌 예로서, ILD 층(310)을 관통하여 연장되게 콘택트 개구부를 형성하여 소스/드레인 에피택셜 구조체(280)를 노출시키기 위해 하나 이상의 에칭 프로세스를 수행하는 것, 콘택트 개구부를 과충전하게 하나 이상의 금속 재료를 퇴적시키는 것, 및 이어서 콘택트 개구부 외부의 잉여 금속 재료를 제거하기 위해 CMP 프로세스를 수행하는 것을 포함한다. 일부 실시예에서, 하나 이상의 에칭 프로세스는 유전체 캡(340) 및 게이트 스페이서(260)를 에칭하는 것보다 빠른 에칭 속도로 ILD 층(310)을 에칭하는 선택적 에칭이다. 그 결과, 콘택트 개구부 및 따라서 소스/드레인 콘택트(350)가 추가적인 포토리소그래피 프로세스를 사용하지 않고 소스/드레인 에피택셜 구조체(280)에 자기 정렬되게 형성되도록, 유전체 캡(340) 및 게이트 스페이서(260)를 에칭 마스크로서 사용하여 선택적 에칭이 수행된다. 그 경우에, 자기 정렬 콘택트(350)를 형성하는 것을 가능하게 하는 유전체 캡(340)은 SAC 캡(340)이라고 할 수 있다.
도 40에서, ALD 프로세스, PECVD 프로세스 및/또는 다른 적절한 퇴적 프로세스를 사용하여, 게이트 유전체 캡(340) 및 소스/드레인 콘택트(350) 위에 에칭 내성 층(352)이 형성된다. 일부 실시예에서, 에칭 내성 층(352)은 게이트 유전체 캡(340)의 재료 및 후속적으로 형성되는 MCESL의 재료와 상이한 재료로 제조된다. 예를 들어, 게이트 유전체 캡(340) 및 후속적으로 형성되는 MCESL이 질화물계 재료(들)(예를 들면, 실리콘 질화물)로 제조될 때, 에칭 내성 층(352)은, 실리콘 산화물, TEOS 산화물, 실리콘 풍부 실리콘 산화물 또는 다른 적절한 산화물계 유전체 재료와 같은, 산화물계 재료로 제조된다. 재료 차이로 인해, 에칭 내성 층(352)은 후속적으로 형성되는 MCESL 및 게이트 유전체 캡(340)과 상이한 에칭 선택도를 갖는다. 그 결과, 에칭 내성 층(352)은 게이트 유전체 캡(340) 및 MCESL 둘 모두보다 후속 LRM 에칭 프로세스에서 더 느린 에칭 속도를 가질 수 있으며, 이는, 아래에서 더 상세히 논의될 것인 바와 같이, LRM 에칭 프로세스를 느려지게 하는 것을 가능하게 한다.
일부 실시예에서, 에칭 내성 층(352)은 두께(T5)를 갖는다. 일부 실시예에서, 3 nm 기술 노드의 경우, 두께(T5)는 약 1 옹스트롬 내지 약 50 옹스트롬의 범위에 있다. 일부 추가 실시예에서, 두께(T5) 대 게이트 유전체 캡(340)의 최대 두께(T6)의 비는 약 3:100 내지 약 60:100의 범위에 있다. 두께 비(T5/T6)가 지나치게 작은 경우, 에칭 내성 층(352)이 너무 얇아서 후속 LRM 에칭 프로세스를 느려지게 할 수 없다. 두께 비(T5/T6)가 지나치게 큰 경우, 에칭 내성 층(352)이 너무 두꺼워서 예상 지속 시간 내에 펀치 스루될 수 없다. 20 nm 노드, 16 nm 노드, 10 nm 노드, 7 nm 노드 및/또는 5 nm 노드와 같은, 다른 기술 노드의 경우, 에칭 내성 층(352)의 두께(T3)는 약 1 nm 내지 약 20 nm의 범위에 있을 수 있다.
도 41에서, 게이트 유전체 캡(340) 위에 에칭 내성 층(352)이 형성된 후에, 에칭 내성 층(352) 위에 MCESL(360)이 이어서 퇴적된다. 후속적으로, MCESL(360) 위에 다른 ILD 층(370)이 퇴적된다. 일부 실시예에서, 게이트 유전체 캡(340) 및 MCESL(360)은 둘 모두 질화물계 재료(예를 들면, 실리콘 질화물)이고, 에칭 내성 층(352) 및 ILD 층(370)은 둘 모두 산화물계 재료(예를 들면, 실리콘 산화물)이며, 따라서 ILD 층(370) 및 에칭 내성 층(352)은 게이트 유전체 캡(340) 및 MCESL(360) 둘 모두와 상이한 에칭 선택도를 갖는다. 일부 실시예에서, MCESL(360)은 에칭 내성 층(352)의 두께(T5)보다 큰 두께(T7)를 갖는다. 예를 들어, MCESL(360)의 두께(T7)는 약 3 nm 내지 약 20 nm의 범위에 있다. 일부 실시예에서, ILD 층(370)은 MCESL(360)의 두께(T7) 및 에칭 내성 층(352)의 두께(T5)보다 큰 두께(T8)를 갖는다. 일부 추가 실시예에서, ILD 층(370)의 두께(T8)는 MCESL(360)과 에칭 내성 층(352)의 총 두께보다 크다. 예를 들어, ILD 층(370)의 두께(T8)는 약 3 nm 내지 약 100 nm의 범위에 있다.
도 42에서, 비아 에칭 프로세스(ET5)를 사용하여 ILD 층(370)을 관통하여 연장되게 비아 개구부(O41)를 형성하기 위해 ILD 층(370)이 패터닝된다. 일부 실시예에서, 비아 에칭 프로세스(ET5)는, 플라스마 에칭과 같은, 이방성 에칭 프로세스이다. 비아 에칭 프로세스(ET5)에 관한 프로세스 세부 사항은 이전에 논의된 비아 에칭 프로세스(ET1)의 것과 유사하며, 따라서 간결성을 위해 반복되지 않는다.
도 43은 본 개시의 일부 실시예에 따른 LRM 에칭 프로세스(ET6)의 초기 스테이지의 단면도를 예시하고, 도 44는 본 개시의 일부 실시예에 따른 LRM 에칭 프로세스(ET6)의 최종 스테이지를 예시한다. MCESL(360) 및 에칭 내성 층(352)을 브레이크 스루하고, 따라서 비아 개구부(O41)를 타깃 소스/드레인 콘택트(350)까지 아래로 디프닝하거나 연장시키도록 LRM 에칭 프로세스(ET6)의 에칭 지속 기간이 제어된다. LRM 에칭 프로세스(ET6)의 결과로서, 디프닝된 비아 개구부(O41)의 바닥에서 타깃 소스/드레인 콘택트(350)가 노출된다. LRM 에칭 프로세스(ET6)에 관한 프로세스 세부 사항은 LRM 에칭 프로세스(ET2)와 관련하여 이전에 논의되었으며, 따라서 간결함을 위해 본 명세서에서 반복되지 않는다.
에칭 내성 층(352)과 MCESL(360) 사이의 에칭 선택도로 인해, 에칭 내성 층(352)은 MCESL(360)이 펀치 스루될 때 LRM 에칭 프로세스(ET6)를 느려지게 할 수 있고, 이는 차례로 비아 개구부(O41 및 O42)가 에칭 내성 층(352)에 도달할 때 비아 개구부(O41)에서의 수직 에칭 속도 및 깊이 증가를 느려지게 할 것이다. 느려진 깊이 증가는 따라서 비아 개구부에 형성되는 호랑이 이빨 모양의 패턴을 방지할 수 있고, 이는 차례로 누설 전류의 위험을 감소시킨다. 더욱이, 비아 개구부(O41)가 에칭 내성 층(352)에 도달할 때 에칭 내성 층(352)이 횡방향 에칭 속도가 아니라 수직 에칭 속도를 느려지게 하기 때문에, 도 43 및 도 44에 예시된 바와 같이, 비아 개구부(O41)의 바닥 폭이 증가될 수 있고 비아 개구부(O41)의 측벽 프로파일이 에칭 내성 층(352)이 펀치 스루되기 전보다 더 수직적이거나 더 가파르게 될 수 있도록, LRM 에칭 프로세스(ET6)는 에칭 내성 층(352)을 에칭하는 동안 비아 개구부(O41)의 하부 부분을 횡방향으로 확장시킬 수 있다.
도 44에 예시된 바와 같은 일부 실시예에서, 비아 개구부(O41)는 타깃 소스/드레인 콘택트(350)의 일부 영역 및 타깃 소스/드레인 콘택트(350) 옆에 있는 게이트 유전체 캡(340)의 일부 영역을 노출시킬 수 있다. 비아 에칭 프로세스(ET5) 및/또는 LRM 에칭 프로세스(ET6)의 부정확성(예를 들면, ILD 층(370) 위에 코팅되는 패터닝된 포토레지스트에 비아 개구부(O41)의 패턴을 규정하는 데 사용되는 포토리소그래피 프로세스 동안 발생하는 오정렬)으로 인해 비아 개구부(O41)와 타깃 소스/드레인 콘택트(350) 사이의 그러한 오정렬이 부주의하게 형성될 수 있다. 그렇지만, 이러한 오정렬 시나리오에서도, 이전에 논의된 바와 같이 에칭 내성 층(352)을 펀치 스루하는 동안 비아 개구부(O41)에서의 깊이 증가가 느려지기 때문에, 타깃 소스/드레인 콘택트(350) 옆에 있는 게이트 유전체 캡(340)이 호랑이 이빨 모양의 리세스를 형성하게 부주의하게 오버 에칭되지 않을 것이다. 비아 개구부(O41)가 호랑이 이빨 모양의 리세스를 갖지 않거나 무시할 정도의 호랑이 이빨 모양의 리세스를 갖는 경우, 누설 전류(예를 들면, 게이트 구조체(320)와 비아 개구부(O41)에 후속적으로 형성되는 소스/드레인 비아 사이의 누설 전류)의 위험이 감소될 수 있다.
다음으로, 도 45a에서, 타깃 소스/드레인 콘택트(350)에 대한 물리적 및 전기적 연결을 이루기 위해 소스/드레인 비아(380)가 이어서 비아 개구부(O41)에 형성된다. 소스/드레인 비아(380)에 관한 재료 및 프로세스 세부 사항은 이전에 논의된 소스/드레인 비아(150)의 것과 유사하며, 따라서 간결성을 위해 반복되지 않는다.
소스/드레인 비아(380)는 수직 측벽 프로파일을 갖고 호랑이 이빨 모양의 프로파일을 갖지 않는 비아 개구부(O41)의 기하학적 형태를 물려 받으며, 따라서 소스/드레인 비아(380)가 또한 수직 측벽 프로파일을 갖고 호랑이 이빨 모양의 프로파일을 갖지 않는다. 더 상세하게는, 소스/드레인 비아(380)의 측벽은, 기울기 변화 없이, ILD 층(370)의 전체 두께, MCESL(360)의 전체 두께 및 에칭 내성 층(352)의 전체 두께에 걸쳐 선형으로 연장된다.
도 45a에 예시된 바와 같은 일부 실시예에서, 소스/드레인 비아(380)를 형성하는 포토리소그래피 및 에칭 프로세스 동안의 부주의한 오정렬로 인해, 소스/드레인 비아(380)는 소스/드레인 콘택트(350)의 일부 영역 및 이웃하는 게이트 유전체 캡(340)의 일부 영역과 접촉할 수 있다. 그렇지만, 도 45b에 예시된 바와 같은 일부 다른 실시예에서, 소스/드레인 비아(380)의 바닥 표면 전체가 아래에 놓인 소스/드레인 콘택트(350)와 접촉할 수 있다.
도 46 내지 도 51은 본 개시의 일부 다른 실시예에 따른, 집적 회로 구조체(200a)를 제조하기 위한 다양한 스테이지의 예시적인 단면도를 예시한다. 방법의 추가적인 실시예에 대해, 도 46 내지 도 51에 의해 도시된 프로세스 이전에, 그 동안에, 및 그 이후에 추가적인 동작이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다. 도 26 내지 도 45b에서 설명된 것과 동일하거나 유사한 구성, 재료, 프로세스 및/또는 동작이 이하의 실시예에서 이용될 수 있으며, 상세한 설명은 생략될 수 있다.
도 41에 도시된 바와 같은 구조체가 형성된 후에, ILD 층(370), MCESL(360) 및 유전체 캡(340)을 관통하여 금속 캡(330)까지 아래로 연장되는 게이트 콘택트 개구부(O51)를 형성하기 위해 ILD 층(370)이 패터닝된다. 결과적인 구조체는 도 46에 예시되어 있다. ILD 층(370)은 적절한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다.
다음으로, 도 47에 예시된 바와 같이, 게이트 콘택트 개구부(O51)를 충전하기 위해 기판(210) 위에 패터닝된 마스크 층(MA2)이 형성된다. 패터닝된 마스크 층(MA2)은 타깃 소스/드레인 콘택트(350) 바로 위에 개구부(O52)를 갖는다. 일부 실시예에서, 패터닝된 마스크 층(MA2)은 적절한 포토리소그래피 프로세스에 의해 형성되는 포토레지스트 마스크일 수 있다. 예를 들어, 포토리소그래피 프로세스는 도 46에 예시된 바와 같은 구조체 위에 포토레지스트 층을 스핀 온 코팅하는 것, 노광후 베이킹 프로세스를 수행하는 것, 및 패터닝된 마스크(MA2)를 형성하기 위해 포토레지스트 층을 현상하는 것을 포함할 수 있다.
도 48에서, 패터닝된 마스크 층(MA2)을 에칭 마스크로서 사용하여 ILD 층(370)을 관통하여 연장되는 비아 개구부(O53)를 형성하기 위해 비아 에칭 프로세스(ET7)가 수행된다. MCESL(360)을 펀치 스루하기 전에 중지되도록 비아 에칭 프로세스(ET7)의 에칭 지속 시간이 제어된다. 비아 에칭 프로세스(ET7)에 관한 프로세스 세부 사항은 비아 에칭 프로세스(ET1)와 관련하여 이전에 논의되었으며, 따라서 간결함을 위해 본 명세서에서 반복되지 않는다.
도 49는 본 개시의 일부 실시예에 따른 LRM 에칭 프로세스(ET8)의 초기 스테이지의 단면도를 예시하고, 도 50은 본 개시의 일부 실시예에 따른 LRM 에칭 프로세스(ET8)의 최종 스테이지의 단면도를 예시한다. MCESL(360) 및 에칭 내성 층(352)을 브레이크 스루하고, 따라서 비아 개구부(O53)를 타깃 소스/드레인 콘택트(350)까지 아래로 디프닝하거나 연장시키도록 LRM 에칭 프로세스(ET8)의 에칭 지속 기간이 제어된다. LRM 에칭 프로세스(ET8)의 결과로서, 디프닝된 비아 개구부(O53)의 바닥에서 소스/드레인 콘택트(350)가 노출된다. LRM 에칭 프로세스(ET8)에 관한 프로세스 세부 사항은 LRM 에칭 프로세스(ET2)와 관련하여 이전에 논의되었으며, 따라서 간결함을 위해 본 명세서에서 반복되지 않는다.
에칭 내성 층(352)(예를 들면, 산화물계 재료)이 MCESL(360) 및 게이트 유전체 캡(340)(예를 들면, 질화물계 재료)보다 느린 에칭 속도를 나타내도록 LRM 에칭 프로세스(ET8)의 에천트 및/또는 에칭 조건이 선택된다. 이러한 방식으로, 에칭 내성 층(352)은 LRM 에칭 프로세스(ET8)를 느려지게 할 수 있으며, 이는 차례로 수직 에칭 속도를 느려지게 하고 따라서 비아 개구부(O53)가 에칭 내성 층(352)에 도달할 때 비아 개구부(O53)의 깊이 증가를 느려지게 할 것이다. 따라서 느려진 깊이 증가는 디프닝된 비아 개구부(O53)(특히 타깃 소스/드레인 콘택트(350)의 양측에 있는 게이트 유전체 캡(340))에 형성되는 호랑이 이빨 모양의 패턴을 방지하고, 이는 차례로 누설 전류의 위험을 감소시킨다. 더욱이, 비아 개구부(O53)가 에칭 내성 층(352)에 도달할 때 에칭 내성 층(352)이 비아 개구부(O53)의 하부 부분에서 횡방향 에칭 속도가 아니라 수직 에칭 속도를 느려지게 하기 때문에, 도 49 및 도 50에 예시된 바와 같이, 비아 개구부(O53)의 바닥 폭이 증가될 수 있고 비아 개구부(O53)의 측벽 프로파일이 에칭 내성 층(352)이 펀치 스루되기 전보다 더 수직적이거나 더 가파르게 될 수 있도록, LRM 에칭 프로세스(ET8)는 에칭 내성 층(352)을 에칭하는 동안 비아 개구부(O53)의 하부 부분을 횡방향으로 확장시킬 수 있다.
LRM 에칭 프로세스(ET8)가 완료된 후에, 패터닝된 마스크 층(MA2)은 애싱 및/또는 습식 스트리핑에 의해 게이트 콘택트 개구부(O51)로부터 제거되고, 디프닝된 비아 개구부(O53) 및 게이트 콘택트 개구부(O51) 둘 모두를 충전하기 위해 맞닿은 콘택트(390)가 이어서 형성된다. 결과적인 구조체는 도 51에 예시되어 있다. 게이트 구조체(320)는 소스/드레인 콘택트(350), 맞닿은 콘택트(390) 및 게이트 금속 캡(330)을 통해 소스/드레인 에피택셜 구조체(280)에 전기적으로 결합된다. 맞닿은 콘택트(390)에 관한 재료 및 제조 프로세스 세부 사항은 소스/드레인 비아(150)에 관한 것과 유사하며, 따라서 간결성을 위해 본 명세서에서 반복되지 않는다.
이상의 논의에 기초하여, 본 개시가 장점을 제공함을 알 수 있다. 그렇지만, 다른 실시예가 추가적인 장점을 제공할 수 있고 모든 장점이 본 명세서에서 반드시 개시되는 것은 아니며 모든 실시예에 대해 특정 장점이 요구되는 것은 아님이 이해된다. 한 가지 장점은 소스/드레인 비아 개구부에서의 깊이 증가가 LRM 에칭 프로세스 동안 느려질 수 있고, 이는 차례로 타깃 소스/드레인 콘택트 옆에 있는 게이트 유전체 캡에 호랑이 이빨 모양의 리세스가 없는 것 또는 무시할 정도의 호랑이 이빨 모양의 리세스가 있는 것을 결과할 수 있다는 것이다. 다른 장점은 소스/드레인 비아에 형성되는 호랑이 이빨 모양의 프로파일을 방지하기 때문에 소스/드레인 비아로부터, 예를 들면, 게이트 구조체로의 누설 전류가 감소될 수 있다는 것이다. 다른 장점은 소스/드레인 비아 개구부가 더 수직적인 측벽 프로파일을 가질 수 있다는 것이다. 다른 장점은, 수직 측벽 프로파일을 갖는 소스/드레인 비아의 바닥 표면적이 테이퍼진 소스/드레인 비아에 비해 증가될 수 있기 때문에, 소스/드레인 비아와 소스/드레인 콘택트 사이의 접촉 저항이 감소될 수 있다는 것이다.
일부 실시예에서, 방법은 반도체 기판 위에 게이트 구조체를 형성하는 단계; 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계; 게이트 유전체 캡이 소스/드레인 콘택트들 사이에 횡방향으로 배치되는 상태로, 반도체 기판 위에 소스/드레인 콘택트들을 형성하는 단계; 게이트 유전체 캡 위에 에칭 내성 층을 퇴적시키는 단계; 에칭 내성 층 위에 콘택트 에칭 정지 층을 퇴적시키고 콘택트 에칭 정지 층 위에 층간 유전체(ILD) 층을 퇴적시키는 단계; ILD 층을 관통하여 연장되고 에칭 내성 층에 도달하기 전에 종료되는 비아 개구부를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계; 소스/드레인 콘택트들 중 하나가 노출되도록 비아 개구부를 디프닝하기 위해 제2 에칭 프로세스를 수행하는 단계 - 제2 에칭 프로세스는 콘택트 에칭 정지 층을 에칭하는 것보다 느린 에칭 속도로 에칭 내성 층을 에칭함 -; 및 디프닝된 비아 개구부를 충전하기 위해 금속 재료를 퇴적시키는 단계를 포함한다. 일부 실시예에서, 게이트 유전체 캡 및 콘택트 에칭 정지 층은 질화물계이다. 일부 실시예에서, 게이트 유전체 캡은 콘택트 에칭 정지 층과 동일한 재료로 형성된다. 일부 실시예에서, 에칭 내성 층은 산화물계이다. 일부 실시예에서, 에칭 내성 층은 콘택트 에칭 정지 층의 두께보다 작은 두께를 갖는다. 일부 실시예에서, 에칭 내성 층은 게이트 유전체 캡의 최대 두께보다 작은 두께를 갖는다. 일부 실시예에서, 에칭 내성 층은 약 1 옹스트롬 내지 약 50 옹스트롬의 범위에 있는 두께를 갖는다. 일부 실시예에서, 에칭 내성 층은 원자 층 퇴적(ALD) 또는 플라스마 강화 화학적 기상 퇴적(PECVD)을 사용하여 퇴적된다. 일부 실시예에서, 제1 에칭 프로세스는 무수소 가스 혼합물로부터 생성된 플라스마를 사용하는 플라스마 에칭 프로세스이다. 일부 실시예에서, 제2 에칭 프로세스는 수소 함유 가스 혼합물로부터 생성된 플라스마를 사용하는 플라스마 에칭 프로세스이다. 일부 실시예에서, 수소 함유 가스 혼합물은 불소 함유 가스와 수소 가스의 혼합물이다. 일부 실시예에서, 불소 함유 가스는 CHF3 가스, CF4 가스, CxHyFz 가스, 또는 이들의 조합이고, 여기서 x, y 및 z는 0보다 크다. 일부 실시예에서, 게이트 유전체 캡은 제2 에칭 프로세스가 완료된 후에 실질적으로 온전한 상태로 유지된다.
일부 실시예에서, 방법은 게이트 스페이서들 사이에 그리고 반도체 기판 위에 게이트 구조체를 형성하는 단계; 게이트 스페이서들의 상부 단부들보다 아래로 내려가게 게이트 구조체를 에치백하는 단계; 에치백된 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계; 게이트 유전체 캡의 측벽과 맞닿게 소스/드레인 콘택트를 형성하는 단계; 게이트 유전체 캡 및 소스/드레인 콘택트 위에 에칭 내성 층을 퇴적시키는 단계; 에칭 내성 층 위에 에칭 정지 층 및 층간 유전체(ILD) 층을 순차적으로 퇴적시키는 단계; ILD 층을 관통하여 연장되는 비아 개구부를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계; 제1 에칭 프로세스가 완료된 후에, 비아 개구부를 소스/드레인 콘택트까지 아래로 연장시키기 위해 제2 에칭 프로세스를 수행하는 단계 - 제2 에칭 프로세스가 에칭 내성 층을 관통 에칭한 후에, 비아 개구부의 측벽 프로파일은 에칭 내성 층의 에칭 이전보다 수직적으로 됨 -; 및 제2 에칭 프로세스를 수행한 후에, 비아 개구부에 비아 구조체를 형성하는 단계를 포함한다. 일부 실시예에서, 제1 에칭 프로세스는 에칭 내성 층을 에칭하지 않는다. 일부 실시예에서, 에칭 내성 층과 ILD 층은 산화물계이고, 에칭 정지 층과 게이트 유전체 캡은 질화물계이다. 일부 실시예에서, 제2 에칭 프로세스는 수소 가스를 갖는 가스 혼합물을 사용하고, 제1 에칭 프로세스는 수소 가스가 없다.
일부 실시예에서, 디바이스는 기판 위의 소스/드레인 에피택셜 구조체들; 소스/드레인 에피택셜 구조체들 위에 각각 배치된 소스/드레인 콘택트들; 소스/드레인 콘택트들 사이에 횡방향으로 배치된 게이트 구조체; 게이트 구조체 위에 배치되고 소스/드레인 콘택트들의 상부 표면들보다 아래에 바닥 표면을 갖는 게이트 유전체 캡; 게이트 유전체 캡 위의 산화물계 에칭 내성 층; 산화물계 에칭 내성 층 위의 질화물계 에칭 정지 층; 질화물계 에칭 정지 층 위의 층간 유전체(ILD) 층; 및 소스/드레인 콘택트들 중 하나와 전기적으로 연결하기 위해 ILD 층, 질화물계 에칭 정지 층, 및 산화물계 에칭 내성 층을 관통하여 연장되는 비아 구조체를 포함한다. 일부 실시예에서, 산화물계 에칭 내성 층은 질화물계 에칭 정지 층보다 얇다. 일부 실시예에서, 산화물계 에칭 내성 층은 게이트 유전체 캡보다 얇다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
[부기]
1. 방법에 있어서,
반도체 기판 위에 게이트 구조체를 형성하는 단계;
상기 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계;
상기 게이트 유전체 캡이 소스/드레인 콘택트들 사이에 있는 상태로, 상기 반도체 기판 위에 상기 소스/드레인 콘택트들을 형성하는 단계;
상기 게이트 유전체 캡 위에 에칭 내성 층을 퇴적시키는 단계;
상기 에칭 내성 층 위에 콘택트 에칭 정지 층을 퇴적시키고 상기 콘택트 에칭 정지 층 위에 층간 유전체(ILD) 층을 퇴적시키는 단계;
상기 ILD 층을 관통하여 연장되고 상기 에칭 내성 층에 도달하기 전에 종료되는 비아 개구부를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계;
상기 소스/드레인 콘택트들 중 하나가 노출되도록 상기 비아 개구부를 디프닝(deepening)하기 위해 제2 에칭 프로세스를 수행하는 단계 - 상기 제2 에칭 프로세스는 상기 콘택트 에칭 정지 층을 에칭하는 것보다 느린 에칭 속도로 상기 에칭 내성 층을 에칭함 -; 및
상기 디프닝된 비아 개구부를 충전하기 위해 금속 재료를 퇴적시키는 단계
를 포함하는, 방법.
2. 제1항에 있어서, 상기 게이트 유전체 캡 및 상기 콘택트 에칭 정지 층은 질화물계인, 방법.
3. 제1항에 있어서, 상기 게이트 유전체 캡은 상기 콘택트 에칭 정지 층과 동일한 재료로 형성되는, 방법.
4. 제1항에 있어서, 상기 에칭 내성 층은 산화물계인, 방법.
5. 제1항에 있어서, 상기 에칭 내성 층은 상기 콘택트 에칭 정지 층의 두께보다 작은 두께를 갖는, 방법.
6. 제1항에 있어서, 상기 에칭 내성 층은 상기 게이트 유전체 캡의 최대 두께보다 작은 두께를 갖는, 방법.
7. 제1항에 있어서, 상기 에칭 내성 층은 약 1 옹스트롬 내지 약 50 옹스트롬의 범위에 있는 두께를 갖는, 방법.
8. 제1항에 있어서, 상기 에칭 내성 층은 원자 층 퇴적(ALD) 또는 플라스마 강화 화학적 기상 퇴적(PECVD)을 사용하여 퇴적되는, 방법.
9. 제1항에 있어서, 상기 제1 에칭 프로세스는 무수소 가스 혼합물로부터 생성된 플라스마를 사용하는 플라스마 에칭 프로세스인, 방법.
10. 제1항에 있어서, 상기 제2 에칭 프로세스는 수소 함유 가스 혼합물로부터 생성된 플라스마를 사용하는 플라스마 에칭 프로세스인, 방법.
11. 제10항에 있어서, 상기 수소 함유 가스 혼합물은 불소 함유 가스와 수소 가스의 혼합물인, 방법.
12. 제11항에 있어서, 상기 불소 함유 가스는 CHF3 가스, CF4 가스, CxHyFz 가스, 또는 이들의 조합이고, 여기서 x, y 및 z는 0보다 큰, 방법.
13. 제1항에 있어서, 상기 게이트 유전체 캡은 상기 제2 에칭 프로세스가 완료된 후에 실질적으로 온전한 상태로 유지되는, 방법.
14. 방법에 있어서,
게이트 스페이서들 사이에 그리고 반도체 기판 위에 게이트 구조체를 형성하는 단계;
상기 게이트 스페이서들의 상부 단부들보다 아래로 내려가게 상기 게이트 구조체를 에치백하는 단계;
상기 에치백된 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계;
상기 게이트 유전체 캡의 측벽과 맞닿게 소스/드레인 콘택트를 형성하는 단계;
상기 게이트 유전체 캡 및 상기 소스/드레인 콘택트 위에 에칭 내성 층을 퇴적시키는 단계;
상기 에칭 내성 층 위에 에칭 정지 층 및 층간 유전체(ILD) 층을 순차적으로 퇴적시키는 단계;
상기 ILD 층을 관통하여 연장되는 비아 개구부를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계;
상기 제1 에칭 프로세스가 완료된 후에, 상기 비아 개구부를 상기 소스/드레인 콘택트까지 아래로 연장시키기 위해 제2 에칭 프로세스를 수행하는 단계 - 상기 제2 에칭 프로세스가 상기 에칭 내성 층을 관통 에칭한 후에, 상기 비아 개구부의 측벽 프로파일은 상기 에칭 내성 층의 에칭 이전보다 수직적으로 됨 -; 및
상기 제2 에칭 프로세스를 수행한 후에, 상기 비아 개구부에 비아 구조체를 형성하는 단계
를 포함하는, 방법.
15. 제14항에 있어서, 상기 제1 에칭 프로세스는 상기 에칭 내성 층을 에칭하지 않는, 방법.
16. 제14항에 있어서, 상기 에칭 내성 층과 상기 ILD 층은 산화물계이고, 상기 에칭 정지 층과 상기 게이트 유전체 캡은 질화물계인, 방법.
17. 제14항에 있어서, 상기 제2 에칭 프로세스는 수소 가스를 갖는 가스 혼합물을 사용하고, 상기 제1 에칭 프로세스는 상기 수소 가스가 없는, 방법.
18. 디바이스에 있어서,
기판 위의 소스/드레인 에피택셜 구조체들;
상기 소스/드레인 에피택셜 구조체들 위에 각각 배치된 소스/드레인 콘택트들;
상기 소스/드레인 콘택트들 사이에 횡방향으로 배치된 게이트 구조체;
상기 게이트 구조체 위에 배치되고 상기 소스/드레인 콘택트들의 상부 표면들보다 아래에 바닥 표면을 갖는 게이트 유전체 캡;
상기 게이트 유전체 캡 위의 산화물계 에칭 내성 층;
상기 산화물계 에칭 내성 층 위의 질화물계 에칭 정지 층;
상기 질화물계 에칭 정지 층 위의 층간 유전체(ILD) 층; 및
상기 소스/드레인 콘택트들 중 하나와 전기적으로 연결하기 위해 상기 ILD 층, 상기 질화물계 에칭 정지 층, 및 상기 산화물계 에칭 내성 층을 관통하여 연장되는 비아 구조체
를 포함하는, 디바이스.
19. 제18항에 있어서, 상기 산화물계 에칭 내성 층은 상기 질화물계 에칭 정지 층보다 얇은, 디바이스.
20. 제18항에 있어서, 상기 산화물계 에칭 내성 층은 상기 게이트 유전체 캡보다 얇은, 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 위에 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계;
    상기 게이트 유전체 캡이 소스/드레인 콘택트들 사이에 있는 상태로, 상기 반도체 기판 위에 상기 소스/드레인 콘택트들을 형성하는 단계;
    상기 게이트 유전체 캡 위에 에칭 내성 층(etch-resistant layer)을 퇴적시키는 단계;
    상기 에칭 내성 층 위에 콘택트 에칭 정지 층을 퇴적시키고 상기 콘택트 에칭 정지 층 위에 층간 유전체(ILD) 층을 퇴적시키는 단계;
    상기 ILD 층을 관통하여 연장되고 상기 에칭 내성 층에 도달하기 전에 종료되는 비아 개구부를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계;
    상기 소스/드레인 콘택트들 중 하나가 노출되도록 상기 비아 개구부를 디프닝(deepening)하기 위해 제2 에칭 프로세스를 수행하는 단계 - 상기 제2 에칭 프로세스는 상기 콘택트 에칭 정지 층을 에칭하는 것보다 느린 에칭 속도로 상기 에칭 내성 층을 에칭함 -; 및
    상기 디프닝된 비아 개구부를 충전하기 위해 금속 재료를 퇴적시키는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 게이트 유전체 캡 및 상기 콘택트 에칭 정지 층은 질화물계인, 방법.
  3. 제1항에 있어서, 상기 게이트 유전체 캡은 상기 콘택트 에칭 정지 층과 동일한 재료로 형성되는, 방법.
  4. 제1항에 있어서, 상기 에칭 내성 층은 산화물계인, 방법.
  5. 제1항에 있어서, 상기 제1 에칭 프로세스는 무수소 가스 혼합물로부터 생성된 플라스마를 사용하는 플라스마 에칭 프로세스인, 방법.
  6. 제1항에 있어서, 상기 제2 에칭 프로세스는 수소 함유 가스 혼합물로부터 생성된 플라스마를 사용하는 플라스마 에칭 프로세스인, 방법.
  7. 방법에 있어서,
    게이트 스페이서들 사이에 그리고 반도체 기판 위에 게이트 구조체를 형성하는 단계;
    상기 게이트 스페이서들의 상부 단부들보다 아래로 내려가게 상기 게이트 구조체를 에치백하는 단계;
    상기 에치백된 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계;
    상기 게이트 유전체 캡의 측벽과 맞닿게 소스/드레인 콘택트를 형성하는 단계;
    상기 게이트 유전체 캡 및 상기 소스/드레인 콘택트 위에 에칭 내성 층을 퇴적시키는 단계;
    상기 에칭 내성 층 위에 에칭 정지 층 및 층간 유전체(ILD) 층을 순차적으로 퇴적시키는 단계;
    상기 ILD 층을 관통하여 연장되는 비아 개구부를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계;
    상기 제1 에칭 프로세스가 완료된 후에, 상기 비아 개구부를 상기 소스/드레인 콘택트까지 아래로 연장시키기 위해 제2 에칭 프로세스를 수행하는 단계 - 상기 제2 에칭 프로세스가 상기 에칭 내성 층을 관통 에칭한 후에, 상기 비아 개구부의 측벽 프로파일은 상기 에칭 내성 층의 에칭 이전보다 수직적으로 됨 -; 및
    상기 제2 에칭 프로세스를 수행한 후에, 상기 비아 개구부에 비아 구조체를 형성하는 단계
    를 포함하는, 방법.
  8. 디바이스에 있어서,
    기판 위의 소스/드레인 에피택셜 구조체들;
    상기 소스/드레인 에피택셜 구조체들 위에 각각 배치된 소스/드레인 콘택트들;
    상기 소스/드레인 콘택트들 사이에 횡방향으로 배치된 게이트 구조체;
    상기 게이트 구조체 위에 배치되고 상기 소스/드레인 콘택트들의 상부 표면들보다 아래에 바닥 표면을 갖는 게이트 유전체 캡;
    상기 게이트 유전체 캡 위의 산화물계 에칭 내성 층;
    상기 산화물계 에칭 내성 층 위의 질화물계 에칭 정지 층;
    상기 질화물계 에칭 정지 층 위의 층간 유전체(ILD) 층; 및
    상기 소스/드레인 콘택트들 중 하나와 전기적으로 연결하기 위해 상기 ILD 층, 상기 질화물계 에칭 정지 층, 및 상기 산화물계 에칭 내성 층을 관통하여 연장되는 비아 구조체
    를 포함하는, 디바이스.
  9. 제8항에 있어서, 상기 산화물계 에칭 내성 층은 상기 질화물계 에칭 정지 층보다 얇은, 디바이스.
  10. 제8항에 있어서, 상기 산화물계 에칭 내성 층은 상기 게이트 유전체 캡보다 얇은, 디바이스.
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