TWI406359B - 用於半導體元件中形成隔離層的方法 - Google Patents

用於半導體元件中形成隔離層的方法 Download PDF

Info

Publication number
TWI406359B
TWI406359B TW097106434A TW97106434A TWI406359B TW I406359 B TWI406359 B TW I406359B TW 097106434 A TW097106434 A TW 097106434A TW 97106434 A TW97106434 A TW 97106434A TW I406359 B TWI406359 B TW I406359B
Authority
TW
Taiwan
Prior art keywords
layer
substrate
trench
insulating layer
etching
Prior art date
Application number
TW097106434A
Other languages
English (en)
Other versions
TW200913127A (en
Inventor
Byung Soo Eun
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200913127A publication Critical patent/TW200913127A/zh
Application granted granted Critical
Publication of TWI406359B publication Critical patent/TWI406359B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

用於半導體元件中形成隔離層的方法 【相關申請案之對照參考資料】
主張以參考方式併入其全部之2007年9月7日所申請之韓國專利申請案第10－2007－0091195號的優先權。
本發明係有關於一種半導體元件，以及更特別地，是有關於一種用以形成一隔離層以均勻填充一半導體元件之溝槽的方法。
由於半導體製造技術之發展，使用小的設計規則可在一半導體元件中形成極細圖案，以及因此，可增加該半導體元件之整合度。在製造一半導體記憶體元件(例如：一具有極細圖案之直接隨機存取記憶體)中，一元件隔離製程對於增加該半導體記憶體元件之資料保留時間以改善生產良率係重要的。因此，根據該隔離製程已研究及發展許多製程及材料，以改善一半導體元件之資料保留時間。
在各種隔離製程中，因為使用窄溝槽及一隔離層可有效隔離元件，所以已廣泛使用一淺溝槽隔離(STI)製程。在該STI製程中，以典型曝光及蝕刻製程在一半導體基板中形成溝槽至一預定深度，以及以一絕緣層填充該等溝槽。然後，在該絕緣層上實施一平坦化製程，以在該等溝槽中形成一隔離層。
要改善用以填充溝槽之間隙填充特性，使用一高密度電漿(HDP)氧化層做為一間隙填充材料或者使用一沈積－蝕 刻－沈積(DED)方法。然而，該HDP氧化層及該DED方法不適合以次－60－nm技術填充一半導體元件之溝槽。在此情況中，使用一旋塗式介電材料(SOD)製程以一化合物(包括一溶劑及一溶質)所構成之可流動性絕緣層來填充溝槽。
在該SOD製程中，使用一塗佈機將一化合物(包括一溶劑及一溶質)塗抹至溝槽，以形成一可流動性絕緣層。接下來，實施一硬化製程，以該可流動性絕緣層填充該等溝槽，同時提高該可流動性絕緣層之密度。然後，使該可流動性絕緣層凹陷至一預定深度，以及藉由以一HDP氧化層填充該可流動性絕緣層之凹部以在該等溝槽中形成－溝槽隔離層。然而，該SOD製程具有許多限制，例如：很難以該溝槽隔離層均勻地填充該等溝槽。因此，需要一種用以在一半導體元件中形成一隔離層之改良方法，以增加生產良率及穩定元件特性。
在一實施例中，提供一種用以在一半導體元件中形成一隔離層之方法，該方法包括：形成一溝槽於一半導體基板中；形成一襯底層於該溝槽之一暴露表面上；形成一可流動性絕緣層，以填充該溝槽；使該可流動性絕緣層凹陷；於該溝槽之一側壁上所形成且在使該可流動性絕緣層凹陷後所暴露之該襯底層的一部分上形成一緩衝層；蝕刻該緩衝層，以平滑在使該可流動性絕緣層凹陷時所形成之該襯底層的一粗糙部分；以及沉積一埋入式絕緣層於該溝槽中。
藉由使用一濕式蝕刻化學品(包括一氫氟酸(HF))可以使該可流動性絕緣層凹陷約1100至約1400。
可以使用一高密度電漿(HDP)製程實施該緩衝層之形成及該埋入式絕緣層之沉積。
可以使用一氟(F)基蝕刻氣體實施該緩衝層之蝕刻。該襯底層可以包括襯底氮化層及一襯底氧化層，以及可以實施該緩衝層之蝕刻，以便該襯底氮化層保留在該溝槽之暴露表面上。當該緩衝層具有約250至約350的之厚度時，該緩衝層之蝕刻的目標係要蝕刻去除該緩衝層之約85至約95的厚度。
在另一實施例中，提供一種用以在一半導體元件中形成一隔離層的方法，該方法包括：形成一溝槽於一半導體基板中；形成一襯底層於該溝槽之一暴露表面上，該襯底層包括一襯底氮化層及一襯底氧化層；形成一可流動性絕緣層，以填充該溝槽；使該可流動性絕緣層凹陷；形成一第一緩衝層於在使該可流動性絕緣層凹陷後所暴露之該襯底氮化層的一部分上，該第一緩衝層具有一用以防止在該溝槽之一側壁中產生空洞之預定厚度；形成一第二緩衝層於該第一緩衝層上；蝕刻該第一及第二緩衝層，以平滑在使該可流動性絕緣層凹陷時所形成之該襯底層的一粗糙部分；以及沈積一埋入式絕緣層於該溝槽中，其中該第二緩衝層做為該埋入式絕緣層之一種子層。
在又另一實施例中，提供一種用以在一半導體元件中 形成一隔離層之方法，該方法包括：形成一溝槽於一半導體基板中；形成一襯底層於該溝槽之一暴露表面上，該襯底層包括一襯底氮化層及一襯底氧化層；形成一可流動性絕緣層，以填充該溝槽；使該可流動性絕緣層凹陷；載入該半導體基板至一製程室中；藉由供應預熱氣體(包括氬(Ar)及氮(He)氣體)至該製程室來實施一第一預熱製程，以便釋放該襯底層之應力；藉由供應一預熱氣體至該製程室來實施一第二預熱製程，以便氧化在使該可流動性絕緣層凹陷後所暴露之襯底氮化層的一表面；於該溝槽之一側壁上所形成且在使該可流動性絕緣層凹陷後所暴露之該襯底氮化層的一部分上形成一緩衝層；藉由供應一蝕刻氣體至該緩衝層來蝕刻該緩衝層，以便平滑在使該可流動性絕緣層凹陷時所形成之該襯底層的一粗糙部分；以及沈積一埋入式絕緣層於該溝槽中。
該緩衝層之形成可以包括：藉由供應氧(O2 )、矽烷(SiH4 )及氦(He)氣體至該溝槽來形成一第一緩衝層於該襯底層的部分上至一用以防止在該溝槽之側壁中產生空洞之預定厚度；以及藉由供應氧(O2 )、矽烷(SiH4 )、氫(H2 )及氦(He)氣體至該第一緩衝層來形成一第一緩衝層做為該埋入式絕緣層之一種子層。
以下，將參考所附圖式以詳細描述依據本發明之一用以在一半導體元件中形成一隔離層之方法，其中顯示出本 發明之實施例。然而，本發明可以以許多不同形式來具體化及不應該被解讀成受限於在此所述之實施例。
參考第1圖，在一半導體基板100上連續沈積一墊氧化層102及一墊氮化層104。該墊氧化層102減少因該墊氮化層104所施加之吸引力所造成之對該半導體基板100的應力。在該墊氮化層104上形成一光阻層及圖案化該光阻層以形成一光阻層圖案106，該光阻層圖案106選擇性地暴露該墊氮化層104。將在該墊氮化層104之暴露區域中形成一隔離層，以界定隔離區域，以及該墊氮化層104之覆蓋有該光阻層圖案106的其它部分成為主動區域。
參考第2圖，使用該光阻層圖案106做為一罩幕來實施一蝕刻製程，以形成具有一預定深度之溝槽112(***在第3至14圖中，112之指標應該是一指向該溝槽之箭頭***)(參考第3圖)。
詳而言之，使用該光阻層圖案106做為一罩幕蝕刻去除該墊氮化層104之暴露區域，以形成一墊氮化層圖案108。接下來，剝除(亦即，移除)該光阻層圖案106。然後，使用該墊氮化層圖案108做為一罩幕蝕刻該墊氧化層102，以形成一墊氧化層圖案110，該墊氧化層圖案110選擇性地暴露該半導體基板100。接著，使用該墊氮化層圖案108及該墊氧化層圖案110做為罩幕蝕刻去除該半導體基板100之暴露區域，以在該半導體基板100中形成等溝槽112至一預定深度(亦即，約1600至約1800)。
參考第3圖，對該半導體基板100實施一氧化製程，以在該等溝槽112中形成一側壁氧化層114。可藉由熱氧化形成該側壁氧化層114。在該等溝槽112之形成期間會損害該半導體基板100之部分，因此形成該側壁氧化層114，以補償這些損害。此外，該側壁氧化層114防止一隨後襯底氮化層116對該半導體基板100所施加之應力。這些應力在該半導體基板100上直接形成該襯底氮化層116時發生。
接下來，在該側壁氧化層114上沈積該襯底氮化層116至約70至約75之厚度。該襯底氮化層116防止在一像一閘極氧化製程及一熱製程之製程期間滲入該半導體基板100之氧化物源所造成之漏電流。此外，該襯底氮化層116防止在一用以形成通道之雜質佈植製程期間滲入一隔離層之摻質所造成的臨界電壓Vth之減少。然後，在該襯底氮化層116上形成一襯底氧化層118。
參考第4圖，在該半導體基板100上方形成一可流動性絕緣層120，以填充等構槽112。
詳而言之，將該半導體基板100裝載在一旋轉塗佈機上。接著，當旋轉該旋轉塗佈機時，將一包括一溶劑及一溶質之化合物塗抹在該半導體基板100上，以形成用以填充該等溝槽112之可流動性絕緣層120。該可流動性絕緣層120可以是一具有良好回流特性之旋塗式介電(SOD)層。在本實施例中，該可流動性絕緣層120係由聚矽氮烷所構成。然後，藉由硬化處理該可流動性絕緣層120。一H2 或O2 環 境中實施該硬化製程。
參考第5圖，在該可流動性絕緣層120上實施一平坦化製程。藉由化學機械研磨(CMP)實施該平坦化製程，直到暴露該墊氮化層圖案108為止。如此完成可在一稍後製程中均勻地使該可流動性絕緣層120凹陷。
參考第6圖，在該平坦化製程後，使該可流動性絕緣層120凹陷至一預定深度(d)，以暴露該襯底氮化層116。該預定深度(d)可以在約1100至約1400之間。可經由一濕式蝕刻製程使該可流動性絕緣層120凹陷。可使用一像HF溶液之濕式蝕刻化學品實施該濕式蝕刻製程。在使該可流動性絕緣層120凹陷後，以元件符號120'表示該可流動性絕緣層120。當使該可流動性絕緣層120凹陷時，蝕刻去除該襯底氧化層118至該預定深度(d)。因此，可使該襯底氮化層116暴露至相同預定深度(d)。此外，當使該可流動性絕緣層120凹陷時，會蝕刻該襯底氮化層116之暴露部分。結果，可以減少該襯底氮化層116之暴露部分的厚度至一預定厚度(例如，約40)。
接下來，對該半導體基板100實施一退火製程。詳而言之，將該半導體基板100載入一爐中及在約900℃至約950℃之溫度下實施約20秒至約30秒之退火，以便提高該可流動性絕緣層120'之密度。
在一傳統方法中，可以經由一高密度電漿(HDP)製程完全填充該等溝槽112。然而，在此情況中，無法允許一充分 間隙填充邊限。因此，在本實施例中，以該可流動性絕緣層120部分填充該等溝槽112，以及經由一HDP製程填充該等溝槽112之剩餘部分。使該可流動性絕緣層120凹陷，以便以該可流動性絕緣層120'部分填充該等溝槽112。當使該可流動性絕緣層120凹陷時，會增加經由該等溝槽112所暴露之襯底氮化層116的部分之粗糙度，以在該等溝槽112之側面形成粗糙部分122。例如：該襯底氧化層118之未被一像濕式蝕刻化學品之蝕刻劑所蝕刻去除之部分會保留在該襯底氮化層116之暴露部分上，以形成該等粗糙部分122。
如果在存有該等粗糙部分122之溝槽112中直接形成一埋入式絕緣層，則該埋入式絕緣層之成長速率在該等溝槽112之存有該等粗糙部分122的側面部分上可能比在該等溝槽112之底部上高。在此情況中，在完全填滿該等粗糙部分122前，會填充該等溝槽112之側面部分，因而造成像奈米空洞之缺陷。參考第16圖，在具有粗糙側面之溝槽中形成一埋入式絕緣層210。在此情況中，在該溝槽之側面上發現奈米空洞200。在第16圖中，元件符號205表示一可流動性絕緣層。
如果該等奈米空洞200存在，以及例如，在形成一閘極後實施一用以形成一導降插塞(landing plug)235之製程，則該導降插塞235之導電材料會滲入該等奈米空洞200，因而如第17圖之部分240所示該導降插塞235會連 接至該閘極的一導電層220(一橋接缺陷)。因此，必需均勻地弄平在該等溝槽112之側面上所形成之粗糙部分122，以防止該橋接缺陷。在第17圖中，元件符號215、225及230分別表示一閘極絕緣層、一金屬層及一硬罩層。
參考第7及15圖，以第一及第二預熱製程處理該半導體基板100，以減少在該側壁氧化層114及該襯底氮化層116中之應力。
詳而言之，將半導體基板100裝載在第15圖所示之一高密度電漿(HDP)製程室300的一工作台305上，以便實施一HDP製程。然後，當注入氬(Ar)及氦(He)氣體至該HDP製程室300時，供應預定功率至該HDP製程室300，以實施一第一預熱製程約50秒至約55秒。在該第一預熱製程期間，可減少該側壁氧化層114及該襯底氮化層116之應力。在該第一預熱製程期間，可以以約60sccm至75sccm之流速將該氬(Ar)氣供應至該HDP製程室300。可以以約250sccm至350sccm之流速從側面320及以約250sccm至350sccm之流速從上面315將該氦(He)氣供應至該HDP製程室300。再者，可以從該上面315供應約4500W至約5500W間之功率至該HDP製程室300，以及可以從該等側面320供應約3500W至約4500W間之功率至該HDP製程室300，以產生電漿。沒有從下面325供應功率至該HDP製程室300。
接下來，藉由供應包括氧氣(O2 )之預熱氣體至該半導體 基板100來實施一第二預熱製程，以便防止因氧化而損害該襯底氮化層116。可藉由注入氧(O2 )、氬(Ar)及氦(He)氣體至該HDP製程室300中及供應一預定功率至該HDP製程室300約5秒至約10秒以實施該第二預熱製程。可以以約50sccm至約150sccm之流速注入該氧(O2 )氣至該HDP製程室300，以及可以以約40sccm至約50sccm之流速注入一包括氬(Ar)氣之情性氣體至該HDP製程室300。可以將該氦(He)氣與該氧(O2 )氣及該氬(Ar)氣一起注入該HDP製程室300。可以以約200sccm至約300sccm之流速注入該氦(He)氣。可以從該上面315供應約4500W至約5500W間之功率至該HDP製程室300，以及可以從該等側面320供應約3500W至約4500W間之功率至該HDP製程室300。沒有從該下面325供應功率至該HDP製程室300。可以實施該第一及第二預熱製程不超過60秒。在該第一及第二預熱製程期間可釋放該襯底氮化層116中之應力，以及因此，可防止該襯底氮化層116從該等溝槽112升高。
參考第8圖，在該可流動性絕緣層120'及該等溝槽112之側面上所形成粗糙部分122上形成一第一緩衝層124。
詳而言之，在該第一及第二預熱製程後，將一包括氧(O2 )、矽烷(SiH4 )及氦(He)氣體之沈積源供應至該HDP製程室300。在此，可以以約100sccm及約115sccm之流速供應該氧氣(O2 )至該HDP製程室300。可以以約40sccm至約55sccm之流速從該等側面320及以約25sccm至約35sccm 之流速從該上面315供應該矽烷(SiH4 )氣體至該HDP製程室300。可以以約150sccm至約250sccm之流速從該等側面320及以約50sccm至約150sccm之流速從該上面315供應該氦(He)氣體至該HDP製程室300。可以從該上面315供應約7500W至約8500W間之功率至該HDP製程室300，以及可以從該等側面320供應約4500W至約5500W間之功率至該HDP製程室300。再者，可以從該下面325供應約450W至約550W間之功率至該HDP製程室300。結果，在該可流動性絕緣層120'及該等溝槽112之暴露該襯底氮化層116的側面上形成該第一緩衝層124。使該第一緩衝層124形成至一適當厚度，以便防止在該等溝槽112之側面上產生空洞。該第一緩衝層124可以具有約250至約350間之厚度。由於該第一緩衝層124，可平滑該等粗糙部分122。
參考第9圖，額外地供應一HDP沉積源至該HDP製程室300，以形成一第二緩衝層126，該第二緩衝層126做為一埋入式絕緣層之一種子層。
詳而言之，將氧(O2 )、矽烷(SiH4 )、氫(H2 )及氦(He)氣體供應至該HDP製程室300。可以以約70sccm至約80sccm之流速供應該氧(O2 )氣體至該HDP製程室300。可以從該等側面320以約40sccm至約55sccm之流速及從該上面315以約5sccm至約15sccm之流速供應該矽烷(SiH4 )氣體至該HDP製程室300。可以從該等側面320以約250sccm至約350ccm之流速供應該氮(He)氣體至該HDP製程室300。可 以以約100sccm至約150sccm之流速供應該氫(H2 )氣體至該HDP製程室300。可以從該上面315供應約6500W至約7500W間之功率至該HDP製程室300，以及可以從該等側面320供應約6500W至約7500W間之功率至該HDP製程室300。再者，可以從該下面325供應約1500W至約2500W間之功率至該HDP製程室300。結果，在該第一緩衝層124上形成該第二緩衝層126至約250至約350之厚度。
如果厚厚地塗抹該第二緩衝層126以快速地填充該等溝槽112，則該等溝槽112之填充速率在該等粗糙部分122上可能比在其它部分上高。因此，在該等溝槽112之側面上會產生奈米空洞200(參考第16圖)。因此，在本發明之實施例中，雖然在一傳統方法中該第一緩衝層124具有約350或更大之厚度及該第二緩衝層126具有約700或更大之厚度，但是該第一及第二緩衝層124及126之每一緩衝層具有約350或更小之厚度。例如，該第一及第二緩衝層124及126之每一緩衝層可以具有約250至350間之厚度。因為該第一及第二緩衝層124及126具有一相對小的厚度，所以在因該等溝槽112之側面上所形成之粗糙部分122產生奈米空洞前，可完全形成該第二緩衝層126。在此，在該等溝槽112之底部上會產生奈米空洞。然而，這些在該等溝槽112之底部上的奈米空洞絕不會影響一半導體元件之特性。
參考第10及15圖，將蝕刻氣體供應至該半導體基板 100，以從該等溝槽112蝕刻去除該等粗糙部分122。
詳而言之，當注入包括三氟化氮(NF3 )、氫(H2 )及氦(He)氣體之蝕刻氣體至該HDP製程室300中時，將一預定功率供應至該HDP製程室300。在此，可以以約100sccm至約200sccm之流速供應該三氟化氮(NF3 )氣體至該HDP製程室300，以及可以以約100sccm至約200sccm之流速供應該氫(H2 )氣體至該HDP製程室300。可以以約55sccm至約65sccm之流速供應該氦(He)氣體至該HDP製程室300。可從該上面315以約55sccm至約65sccm之流速供應額外量之氦(He)氣體至該HDP製程室300。可以從該上面315供應約1500W至約2500W間之功率至該HDP製程室300，以及可以從該等側面320供應約5500W至約6500W間之功率至該HDP製程室300，以做為產生電漿之電源功率。此外，可以從該下面325供應約1000W至約1800W間之功率至該HDP製程室300。
當藉由該等蝕刻氣體及該等電源功率蝕刻去除該第一及第二緩衝層124及126時，亦從該等溝槽112之側面移除該等粗糙部分122。因為該側面功率比該下面功率相對高，所以側面蝕刻率比下面蝕刻率高，以致於該第一及第二緩衝層124及126之一預定厚度可保留在該可流動性絕緣層120'上。在此，以該襯底氮化層116可保留在該等溝槽112中之方式實施該蝕刻製程。例如：該蝕刻製程之目標可以是要移除約85至約95之厚度。在此，根據該半 導體基板100之一平坦表面(例如，該墊氮化層圖案108之一平坦表面或該等溝槽112之下面)決定一蝕刻目標層。詳而言之，當沈積該第一及第二緩衝層124及126時，該第一及第二緩衝層124及126之厚度根據該半導體基板100之上述平坦表面可以是在約250至約350之間，以及該第一及第二緩衝層124及126之厚度在該等溝槽112之側面上比在該等溝槽112之下面上相對小。
因此，該蝕刻製程之目標根據在該等溝槽112之下面的該第一及第二緩衝層124及126之厚度可以是要移除約85至約95之厚度。當以此方式實施該蝕刻製程時，可以從該等溝槽之側面移除該第一及第二緩衝層124及126。然而，該第一及第二緩衝層124及126之一預定厚度可以保留在該等溝槽112之下面。同時，由於該第二緩衝層126之保護，該襯底氮化層116不受該等蝕刻氣體之損害。
參考第11圖，在該蝕刻製程後，將一包括氧(O2 )、矽烷(SiH4 )、氫(H2 )及氦(He)氣體之沈積源供應至該HDP製程室300，以在該等溝槽112中形成一HDP氧化層128。
詳而言之，可以以約70sccm至約80sccm之流速供應該氧(O2 )氣至該HDP製程室300。可以從該等側面320以約40sccm至約55sccm之流速及從該上面315以約5sccm至約15sccm之流速供應該矽烷(SiH4 )氣體至該HDP製程室300。可以從該等側面320以約250sccm至約350sccm之流速供 應該氦(He)氣體至該HDP製程室300。可以以約100sccm至約150sccm之流速供應該氫(H2 )氣體至該HDP製程室300。可以從該上面315供應約6500W至約7500W間之功率至該HDP製程室300，以及可以從該等側面320供應約6500W至約7500W間之功率至該HDP製程室300。再者，可以從該下面325供應約1500W至約2500W間之功率至該HDP製程室300。在此方式中，在該等溝槽112中形成該HDP氧化層128至約450至約550之厚度。在此，因為該等溝槽112係窄的，所以該HDP氧化層128在該等溝槽112之上部分處突出(參考第11圖之部分A)。
參考第12及15圖，將蝕刻氣體供應至該HDP製程室300，以從該等溝槽112之上部分蝕刻去除該HDP氧化層128之突出部分A。
被供應至該HDP製程室300之蝕刻氣體包括三氟化氮(NF3 )、氫(H2 )及氦(He)氣體。可以以約100sccm至約200sccm之流速供應該三氟化氮(NF3 )氣體至該HDP製程室300，以及可以以約100sccm至約200sccm之流速供應該氫(H2 )氣體至該HDP製程室300。可以以約55sccm至約65sccm之流速供應該氦(He)氣體至該HDP製程室300。可從該上面315以約55sccm至約65sccm之流速供應額外量之氦(He)氣體至該HDP製程室300。可以從該上面315供應約1500W至約2500W間之功率至該HDP製程室300，以及可以從該等側面320供應約5500W至約6500W間之功率至該HDP製程室 300，以做為用以產生電漿之電源功率。此外，可以從該下面325供應約1000W至約1800W間之功率至該HDP製程室300。此蝕刻製程之目標可以是要移除該HDP氧化層128之約85至約95的厚度，以便移除該等突出部分A。可經由該蝕刻製程移除該HDP氧化層128之突出部分A，其中該等突出部A係因沈積速率差異而形成於該等溝槽112之上部分，以及因此，可在該等溝槽112之上部分平滑該HDP氧化層128。
參考第13圖，藉由重複一HDP氧化層沉積製程及一突出部分蝕刻製程以一埋入式絕緣層130填充該等溝槽112。亦即，在移除會阻礙該等溝槽112之填充的突出部分後，重複沈積，以便改善用以填充該等溝槽112之間隙填充特性。可以重複該HDP氧化層沈積及該突出部分蝕刻製程5次(5個循環)或更多。
在一傳統方法中，形成一HDP氧化層至約700或更大之厚度，蝕刻去除該HDP氧化層之約150或更大之厚度，以及重複該HDP氧化層之形成及該HDP氧化層之蝕刻以形成一埋入式絕緣層。然而，在本發明之實施例中，形成該HDP氧化層128至約450至約550之厚度，蝕刻去除該HDP氧化層128之約85至約95之厚度，以及重複該HDP氧化層128之形成及該HDP氧化層128之蝕刻以形成該埋入式絕緣層130。因此，可減少奈米空洞。同時，可在該HDP製程室300中原處實施該第一及第二預熱製程 至該HDP氧化層128之突出部分A的蝕刻製程。
如以上所述，使用該第一及第二緩衝層124及126可減少該等溝槽112之側面的粗糙度。再者，調整該第一及第二緩衝層124及126之厚度，以在該第二緩衝層126接觸會成長奈米空洞之部分前完全形成該第二緩衝層126(該埋入式絕緣層130之一種子層)，以及藉由蝕刻從該等溝槽112之側面移除該等粗糙部分122，以防止奈米空洞之產生。在使用一導電材料形成導降插塞後，使用一電子束檢查(EBI)裝置檢查橋接缺陷。參考第18A及18B圖，雖然在一由一傳統方法所處理之晶圓中偵測到許多橋接缺陷，但是在一依據本發明之實施例所處理之晶圓中偵測到非常少之橋接缺陷。
參考第14圖，在該埋入式絕緣層130上實施一平坦化製程，直到暴露該墊氮化層圖案108為止，以及移除該墊氮化層圖案108及該墊氧化層圖案110，以形成一溝槽隔離層132。在此，可藉由化學機械研磨(CMP)實施該埋入式絕緣層130之平坦化製程。
在依據本發明之用以在一半導體元件中形成－隔離層之方法中，在使該可流動性絕緣層凹陷時所形成之該等溝槽的粗糙部分上形成該第一及第二緩衝層，以便平滑該等粗糙部分，以及然後，使用蝕刻氣體移除該等粗糙部分。因此，當形成該埋入式絕緣層時，可防止奈米空洞之產生。可防止該半導體元件因例如一導電層滲入該隔離層所造成 之橋接缺陷而變差。再者，因為藉由使該第一及第二緩衝層形成有薄的厚度以調整在該等溝槽之側面及下面的成長速率，所以可有效地防止奈米空洞之產生。換句話說，調整該第一及第二緩衝層之沈積厚度，以在該第二緩衝層接觸會成長奈米空洞之部分前完全形成該第二緩衝層(該埋入式絕緣層之一種子層)，以及藉由蝕刻從該等溝槽之側面移除該等粗糙部分，以防止奈米空洞之產生。
雖然已描述關於該等特定實施例之本發明，但是熟習該項技藝者將明顯易知在不脫離下面請求項所界定之本發明的精神及範圍內可實施各種變更及修改。
100‧‧‧半導體基板
102‧‧‧墊氧化層
104‧‧‧墊氮化層
106‧‧‧光阻層圖案
108‧‧‧墊氮化層圖案
110‧‧‧墊氧化層圖案
112‧‧‧溝槽
114‧‧‧側壁氧化層
116‧‧‧襯底氮化層
118‧‧‧襯底氧化層
120‧‧‧可流動性絕緣層
120'‧‧‧可流動性絕緣層
122‧‧‧粗糙部分
124‧‧‧第一緩衝層
126‧‧‧第二緩衝層
128‧‧‧HDP氧化層
130‧‧‧埋入式絕緣層
132‧‧‧溝槽隔離層
200‧‧‧奈米空洞
205‧‧‧可流動性絕緣層
210‧‧‧埋入式絕緣層
215‧‧‧閘極絕緣層
220‧‧‧導電層
225‧‧‧金屬層
230‧‧‧硬罩層
235‧‧‧導降插塞
240‧‧‧部分
300‧‧‧高密度電漿(HDP)製程室
305‧‧‧工作台
315‧‧‧上面
320‧‧‧側面
325‧‧‧下面
A‧‧‧突出部分
d‧‧‧預定深度
第1至14圖描述依據本發明之一實施例的一用以在一半導體元件中形成一隔離層之方法；第15圖描依據本發明之一實施例的一高密度電漿(HDP)製程室之示意圖；第16及17圖描述在溝槽之側面上所形成之奈米空洞，以便說明該等奈米空洞所造成之問題；以及第18A及18B圖描述使用一檢查裝置所偵測之缺陷。
100‧‧‧半導體基板
108‧‧‧墊氮化層圖案
110‧‧‧墊氧化層圖案
112‧‧‧溝槽
114‧‧‧側壁氧化層
116‧‧‧襯底氮化層
118‧‧‧襯底氧化層
120'‧‧‧可流動性絕緣層
122‧‧‧粗糙部分
124‧‧‧第一緩衝層
126‧‧‧第二緩衝層
128‧‧‧HDP氧化層
130‧‧‧埋入式絕緣層

Claims (23)

  1. 一種用以在一半導體元件中形成一隔離結構之方法，該方法包括：形成一溝槽於一半導體基板中；形成一襯底氮化層於該溝槽之一暴露表面上方；形成一襯底氧化層於該襯底氮化層上；形成一可流動性絕緣層於該溝槽上方，以便在該溝槽之一上部分上方提供該可流動性絕緣層之一上表面；蝕刻該可流動性絕緣層及該襯底氧化層，以部分開放該溝槽及暴露該溝槽中之該襯底氮化層的一上部分，以便經蝕刻的該襯底氧化層的數個部分保留而在該溝槽中之該襯底氮化層的側壁上形成數個粗糙部分；形成一緩衝層於經蝕刻的該可流動性絕緣層上、及於包括該等粗糙部分在內的該襯底氮化層之暴露上部分上；蝕刻該緩衝層，以從該溝槽的該側壁移除該緩衝層及該等粗糙部分，以便該緩衝層的部分及該等粗糙部分的對應部分保留在該可流動性絕緣層上方且該襯底氮化層的部分保留在該溝槽的該側壁上；以及沉積一埋入式絕緣層於該緩衝層的保留部分上及於該溝槽中之該襯底氮化層的保留部分上，以形成一隔離結構。
  2. 如申請專利範圍第1項之方法，其中使用一包括一氫氟酸(HF)之濕式蝕刻化學品實施該可流動性絕緣層之蝕刻。
  3. 如申請專利範圍第1項之方法，其中蝕刻該可流動性絕緣層，以減少約1100Å至約1400 Å之厚度。
  4. 如申請專利範圍第1項之方法，其中使用一高密度電漿(HDP)製程實施該緩衝層之形成及該埋入式絕緣層之沉積。
  5. 如申請專利範圍第1項之方法，其中使用一氟(F)基蝕刻氣體實施該緩衝層之蝕刻。
  6. 如申請專利範圍第1項之方法，其中該緩衝層之蝕刻的目標係要減少該緩衝層之1/4至1/3的厚度。
  7. 一種用以在一半導體元件中形成一隔離結構之方法，該方法包括：形成一溝槽於一半導體基板中；形成一襯底氮化層於該溝槽之一暴露表面上方；形成一襯底氧化層於該襯底氮化層上；形成一可流動性絕緣層，以完全地填充該溝槽；蝕刻該可流動性絕緣層及該襯底氧化層，以部分開放該溝槽及暴露在該溝槽之一側壁上所提供之該襯底氮化層的一上部分，以便經蝕刻的該襯底氧化層的數個部分保留而形成因該可流動性絕緣層的蝕刻所造成的數個粗糙部分，該襯底氮化層的數個部分在該等粗糙部分之間被暴露； 形成一第一緩衝層於經蝕刻的該可流動性絕緣層上、及於包括該等粗糙部分在內的該襯底氮化層之暴露上部分上；形成一第二緩衝層於該第一緩衝層上；蝕刻該第一及第二緩衝層，以從該溝槽的該側壁移除該第一及第二緩衝層及該等粗糙部分，以便該第一及第二緩衝層的部分及該等粗糙部分的對應部分保留在該可流動性絕緣層上方且該襯底氮化層保留在該溝槽的該側壁上；以及沉積一埋入式絕緣層於該第一及第二緩衝層的保留部分上及於該溝槽中之該襯底氮化層上，以形成一隔離結構，其中該第一緩衝層具有一厚度，以防止在該溝槽之埋入式絕緣層中之空洞的產生，以及其中該第二緩衝層做為該埋入式絕緣層之一種子層。
  8. 如申請專利範圍第7項之方法，其中使用一HDP製程實施該第一緩衝層之形成、該第二緩衝層之形成及該埋入式絕緣層之沉積。
  9. 如申請專利範圍第7項之方法，其中該第一及第二緩衝層之每一緩衝層具有約250Å至約350Å之厚度。
  10. 如申請專利範圍第7項之方法，其中使用一氟(F)基蝕刻氣體實施該第一及第二緩衝層之蝕刻。
  11. 如申請專利範圍第7項之方法，其中實施該第一及第二 緩衝層之蝕刻，以便該襯底氮化層保留在該溝槽之暴露表面上。
  12. 如申請專利範圍第7項之方法，其中當該第一及第二緩衝層之每一緩衝層具有約250 Å至約350 Å之厚度時，該緩衝層之蝕刻的目標係要移除該第二緩衝層之約85Å至約95 Å的厚度。
  13. 一種用以在一半導體元件中形成一隔離結構之方法，該方法包括：形成一溝槽於一半導體基板中；形成一襯底氮化層於該溝槽之一暴露表面上；形成一襯底氧化層於該襯底氮化層上；形成一可流動性絕緣層，以填充該溝槽；蝕刻該可流動性絕緣層及襯底氧化層，以部分開放該溝槽及暴露在該溝槽之一側壁上所提供之該襯底氮化層的一上部分，以便經蝕刻的該襯底氧化層的數個部分保留而形成因該可流動性絕緣層的蝕刻所造成的數個粗糙部分，該襯底氮化層的數個部分在該等粗糙部分之間被暴露；在該蝕刻步驟後，載入該半導體基板至一製程室中；藉由供應一第一預熱氣體至該製程室來實施一第一預熱製程，以便釋放該襯底層之應力；藉由供應一第二預熱氣體至該製程室來實施一第二預熱製程，以便氧化該暴露襯底氮化層； 形成一緩衝層於經蝕刻的該可流動性絕緣層上、及於包括數個粗糙部分在內的該襯底氮化層之該暴露上部分上；藉由供應一蝕刻氣體來蝕刻該緩衝層以從該溝槽的該側壁移除該緩衝層及該等粗糙部分，以便該緩衝層的部分及該等粗糙部分的對應部分保留在該可流動性絕緣層上方且該襯底氮化層的部分保留該溝槽的該側壁上；以及沉積一埋入式絕緣層於該緩衝層的保留部分上及於該溝槽中之該襯底氮化層的保留部分上，以形成一隔離結構。
  14. 如申請專利範圍第13項之方法，其中該第一預熱氣體包括氬(Ar)及氦(He)氣體，又該第二預熱氣體包括氧(O2 )、氬(Ar)及氦(He)氣體。
  15. 如申請專利範圍第13項之方法，其中使用一包括一氫氟酸(HF)之濕式蝕刻化學品實施該可流動性絕緣層之蝕刻，其中使該可流動性絕緣層凹陷約1100Å至約1400Å。
  16. 如申請專利範圍第13項之方法，其中使用一HDP製程執行該第一預熱製程之實施、該第二預熱製程之實施、該緩衝層之形成、該緩衝層之蝕刻及該埋入式絕緣層之沉積。
  17. 如申請專利範圍第13項之方法，其中在60秒內完成該第一及第二預熱製程。
  18. 如申請專利範圍第13項之方法，其中該緩衝層之形成包括：藉由供應氧(O2 )、矽烷(SiH4 )及氦(He)氣體至該溝槽以在該襯底層之部分上形成一第一緩衝層至一預定厚度用以防止該溝槽之側壁中的空洞之產生；以及藉由供應氧(O2 )、矽烷(SiH4 )、氫(H2 )及氦(He)氣體至該第一緩衝層以形成一第二緩衝層做為該埋入式絕緣層之一種子層。
  19. 如申請專利範圍第18項之方法，其中該第一及第二緩衝層之每一緩衝層具有約250Å至約350Å之厚度。
  20. 如申請專利範圍第13項之方法，其中實施該緩衝層之蝕刻，以便該襯底氮化層保留在該溝槽之暴露表面。
  21. 如申請專利範圍第13項之方法，其中該埋入式絕緣層之沉積包括：在該緩衝層之蝕刻後，藉由供應一HDP沉積源至該半導體基板以在該緩衝層上形成一HDP氧化層；蝕刻去除在該溝槽之一上部分上所形成之該HDP氧化層的一突出部分；以及重複該HDP氧化層之形成及該突出部分之蝕刻，以形成該埋入式絕緣層。
  22. 如申請專利範圍第21項之方法，其中重複該HDP氧化層之形成及該突出部分之蝕刻3、4或5次。
  23. 如申請專利範圍第21項之方法，其中該HDP沉積源包 括氧(O2 )、矽烷(SiH4 )、氫(H2 )及氦(He)氣體。
TW097106434A 2007-09-07 2008-02-25 用於半導體元件中形成隔離層的方法 TWI406359B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070091195A KR100894101B1 (ko) 2007-09-07 2007-09-07 반도체 소자의 소자분리막 형성방법

Publications (2)

Publication Number Publication Date
TW200913127A TW200913127A (en) 2009-03-16
TWI406359B true TWI406359B (zh) 2013-08-21

Family

ID=40432306

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097106434A TWI406359B (zh) 2007-09-07 2008-02-25 用於半導體元件中形成隔離層的方法

Country Status (4)

Country Link
US (2) US8211779B2 (zh)
KR (1) KR100894101B1 (zh)
CN (1) CN101383320B (zh)
TW (1) TWI406359B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101003494B1 (ko) * 2008-04-10 2010-12-30 주식회사 하이닉스반도체 메모리 소자의 소자분리 구조 및 형성 방법
KR100984859B1 (ko) * 2008-04-29 2010-10-04 주식회사 하이닉스반도체 반도체 소자의 소자분리막 및 그 형성방법
JP2010027904A (ja) * 2008-07-22 2010-02-04 Elpida Memory Inc 半導体装置の製造方法
US7674684B2 (en) * 2008-07-23 2010-03-09 Applied Materials, Inc. Deposition methods for releasing stress buildup
KR101069438B1 (ko) * 2009-09-14 2011-09-30 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR101576296B1 (ko) * 2009-12-11 2015-12-10 주식회사 동부하이텍 반도체 소자용 커패시터 및 반도체 소자용 커패시터의 제조 방법
US8921183B2 (en) * 2010-12-08 2014-12-30 Nanya Technology Corporation Method for fabricating trench isolation structure
KR101890818B1 (ko) * 2012-03-26 2018-08-22 에스케이하이닉스 주식회사 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법
US8603895B1 (en) * 2012-09-11 2013-12-10 Globalfoundries Inc. Methods of forming isolation structures for semiconductor devices by performing a deposition-etch-deposition sequence
KR101617252B1 (ko) 2012-09-21 2016-05-02 삼성전자주식회사 트랜지스터의 형성 방법 및 이를 포함하는 반도체 장치의 제조 방법
KR101983309B1 (ko) * 2012-10-26 2019-05-29 삼성전자주식회사 메모리 소자 및 이의 제조방법
US9397143B2 (en) * 2013-12-20 2016-07-19 Intel Corporation Liner for phase change memory (PCM) array and associated techniques and configurations
CN104835775B (zh) * 2014-02-08 2018-01-30 中芯国际集成电路制造(上海)有限公司 一种浅沟道隔离结构的制备方法
US9711351B2 (en) * 2014-09-11 2017-07-18 Asm Ip Holding B.V. Process for densifying nitride film
TWI555179B (zh) * 2015-02-02 2016-10-21 力晶科技股份有限公司 隔離結構及具有其之非揮發性記憶體的製造方法
KR102606653B1 (ko) * 2017-03-31 2023-11-24 어플라이드 머티어리얼스, 인코포레이티드 고종횡비 트렌치들을 비정질 실리콘 막으로 갭충전하기 위한 2-단계 프로세스
TWI730677B (zh) * 2020-03-18 2021-06-11 力晶積成電子製造股份有限公司 記憶體元件及其製造方法
KR20220092104A (ko) * 2020-12-24 2022-07-01 삼성전자주식회사 집적회로 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287988B1 (en) * 1997-03-18 2001-09-11 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method, semiconductor device manufacturing apparatus and semiconductor device
US20040072408A1 (en) * 2002-10-10 2004-04-15 Yun Jae-Sun Methods of forming trench isolated integrated circuit devices including grooves, and trench isolated integrated circuit devices so formed
US20040198019A1 (en) * 2003-04-02 2004-10-07 Renesas Technology Corp. Manufacturing method of semiconductor device
US20050139938A1 (en) * 2003-12-27 2005-06-30 Dongbuanam Semiconductor Inc. Semiconductor device and method of manufacturing the same
US20070066026A1 (en) * 2005-09-16 2007-03-22 Chih-Jen Mao Method of preventing a peeling issue of a high stressed thin film

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333714B1 (ko) 1998-06-29 2002-08-22 주식회사 하이닉스반도체 반도체장치의소자분리막형성방법
US6380056B1 (en) * 1998-10-23 2002-04-30 Taiwan Semiconductor Manufacturing Company Lightly nitridation surface for preparing thin-gate oxides
CN1123921C (zh) 1999-04-16 2003-10-08 国际商业机器公司 高选择性颈圈氧化物腐蚀工艺
US7000175B2 (en) * 2000-11-03 2006-02-14 Agere Systems Inc. Method and apparatus for pipelined joint equalization and decoding for gigabit communications
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
KR100389923B1 (ko) 2001-01-16 2003-07-04 삼성전자주식회사 트렌치 소자 분리구조를 가지는 반도체 소자 및 트렌치소자 분리 방법
US7095460B2 (en) * 2001-02-26 2006-08-22 Samsung Electronics Co., Ltd. Thin film transistor array substrate using low dielectric insulating layer and method of fabricating the same
KR100568100B1 (ko) 2001-03-05 2006-04-05 삼성전자주식회사 트렌치형 소자 분리막 형성 방법
KR100428806B1 (ko) * 2001-07-03 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
KR100538882B1 (ko) 2003-06-30 2005-12-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100512939B1 (ko) 2003-07-10 2005-09-07 삼성전자주식회사 트렌치 소자분리 방법
US7118987B2 (en) * 2004-01-29 2006-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of achieving improved STI gap fill with reduced stress
KR100532503B1 (ko) * 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
KR20050118489A (ko) * 2004-06-14 2005-12-19 주식회사 하이닉스반도체 반도체 소자의 소자분리 방법
US7262110B2 (en) 2004-08-23 2007-08-28 Micron Technology, Inc. Trench isolation structure and method of formation
US7279393B2 (en) 2004-09-29 2007-10-09 Agere Systems Inc. Trench isolation structure and method of manufacture therefor
KR20060070364A (ko) * 2004-12-20 2006-06-23 주식회사 하이닉스반도체 소자 분리막 형성 방법
KR100653994B1 (ko) * 2005-03-14 2006-12-05 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법
KR100660030B1 (ko) 2005-05-27 2006-12-20 삼성전자주식회사 트렌치 소자분리 구조물 및 이의 형성 방법
US20070020877A1 (en) 2005-07-21 2007-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation structure and method of fabricating the same
KR100745917B1 (ko) * 2006-01-23 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287988B1 (en) * 1997-03-18 2001-09-11 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method, semiconductor device manufacturing apparatus and semiconductor device
US20040072408A1 (en) * 2002-10-10 2004-04-15 Yun Jae-Sun Methods of forming trench isolated integrated circuit devices including grooves, and trench isolated integrated circuit devices so formed
US20040198019A1 (en) * 2003-04-02 2004-10-07 Renesas Technology Corp. Manufacturing method of semiconductor device
US20050139938A1 (en) * 2003-12-27 2005-06-30 Dongbuanam Semiconductor Inc. Semiconductor device and method of manufacturing the same
US20070066026A1 (en) * 2005-09-16 2007-03-22 Chih-Jen Mao Method of preventing a peeling issue of a high stressed thin film

Also Published As

Publication number Publication date
CN101383320B (zh) 2011-04-06
US20090068816A1 (en) 2009-03-12
US20120270380A1 (en) 2012-10-25
TW200913127A (en) 2009-03-16
KR100894101B1 (ko) 2009-04-20
CN101383320A (zh) 2009-03-11
US8211779B2 (en) 2012-07-03
KR20090025961A (ko) 2009-03-11

Similar Documents

Publication Publication Date Title
TWI406359B (zh) 用於半導體元件中形成隔離層的方法
US8003489B2 (en) Method for forming isolation layer in semiconductor device
US8592326B2 (en) Method for fabricating an inter dielectric layer in semiconductor device
KR100818711B1 (ko) 반도체 소자의 소자분리막 형성방법
JP2008277741A (ja) 半導体素子の素子分離膜形成方法
JP2007281154A (ja) 半導体装置の製造方法
US20090004839A1 (en) Method for fabricating an interlayer dielectric in a semiconductor device
KR100831681B1 (ko) 반도체 소자의 소자분리막 형성방법
US6716718B2 (en) Method of producing a semiconductor device
KR100842749B1 (ko) 반도체소자의 트렌치 소자분리막 형성방법
KR100881135B1 (ko) 유동성 절연막을 이용한 반도체 소자의 소자분리막형성방법
KR20010008579A (ko) 반도체장치의 ｓｔｉ형 소자분리막 형성방법
US6187648B1 (en) Method of forming a device isolation region
TW200534405A (en) Method for forming isolation layer in semiconductor device
KR100831682B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100869852B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100884347B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100733457B1 (ko) 반도체소자의 트렌치 갭필 방법
KR100849073B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100842883B1 (ko) 반도체 소자의 소자분리영역 형성방법
KR20090000879A (ko) 반도체 소자의 소자분리막 형성방법
KR20120042045A (ko) 반도체 소자의 제조 방법
KR20040059439A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20100116042A (ko) 반도체 메모리 소자의 소자 분리막 형성방법
KR20080025859A (ko) 반도체 장치의 패턴 매립 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees