KR101576296B1 - 반도체 소자용 커패시터 및 반도체 소자용 커패시터의 제조 방법 - Google Patents

반도체 소자용 커패시터 및 반도체 소자용 커패시터의 제조 방법 Download PDF

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Abstract

실시예에 따른 반도체 소자용 커패시터의 제조 방법은 반도체 기판의 액티브 영역에 제1 트렌치를 형성하고, 상기 제1 트렌치 상에 제2 산화층을 형성하는 단계; 상기 제2 산화층 양측에 제2 트렌치 및 제3 트렌치를 형성하는 단계; 상기 제2 트렌치 및 상기 제3 트렌치 내부면을 포함하여 상기 반도체 기판 위에 제3 산화층을 형성하는 단계; 및 상기 제2 트렌치 및 상기 제3 트렌치의 내부 영역이 매립되도록 하여 상기 제3 산화층 위에 폴리실리콘층을 형성하는 단계를 포함한다.
실시예에 의하면, 3중 트렌치 구조를 통하여 커패시터 용량을 최대화하면서 커패시터의 집적도를 높일 수 있다. 또한, 커패시터 용량을 결정하는 트렌치들 사이를 반도체 기판의 격벽 구조를 통하여 분리시킬 수 있으므로, 커패시터 면적을 최대화할 수 있다.
메모리 셀, 커패시터, 트렌치 구조, 산화층, 질화층, 격리 구조

Description

반도체 소자용 커패시터 및 반도체 소자용 커패시터의 제조 방법{Capcitor for semiconductor device and manufacturing method of capacitor for semiconductor device}
실시예는 반도체 소자용 커패시터 및 반도체 소자용 커패시터의 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)과 같은 반도체 소자의 디자인 룰이 점차 작아지면서 주변 영역에서의 회로 구성 방식이 점차 중요하게 인식되고 있다.
주변 영역의 회로들에서는 전하 펌핑(charge pumping)이나 파워 라인의 전압 안정화를 위하여 펌핑 커패시터, 또는 저장(reservoir) 커패시터와 같은 많은 커패시터가 필요로 된다.
이와 같은 엠비디드 메모리 셀(embedded memory cell)은 액세스 트랜지스터와 커패시터를 포함하여 구성된다.
메모리 셀의 커패시터는 트렌치 절연 영역에 형성되는 MOS(Metal Oxide Semiconductor) 커패시터 구조로 형성되는데, 첫째, 기판의 트렌치에 절연물질을 매립하여 평탄화 공정을 진행하고, 둘째, 포토 마스크를 이용하여 트렌치 내부의 절연물질을 일부 식각한 후, 셋째, 식각된 트렌치 내부 공간을 포함하여 기판 위에 커패시터 필드(field)를 이루는 폴리실리콘층을 형성한다.
이때, 트렌치 하부에 잔존된 절연물질은 트렌치 양측의 전하가 분리되도록 셀 영역을 이격시키는 기능을 하고, 기판 위에 넓게 형성된 폴리실리콘층은 대용량의 커패시터 동작이 가능하도록 한다.
그러나, 커패시터 필드를 정의하기 위하여 트렌치 내부의 절연물질을 식각하는 경우, 공정 변수에 의하여 트렌치 내부와 기판 표면의 절연층 사이의 식각률을 조절하기가 어렵고, 단위셀마다 식각 영역에 차이가 발생되므로 소자 분리 특성이 저하되고, 커패시터 용량이 감소되는 문제점이 있다.
또한, 이와 같이 트렌치 구조로 커패시터를 형성한다고 하여도 커패시터 용량을 결정하는 트렌치면의 활용에 한계가 있으므로 대용량 고집적화된 커패시터를 형성하는데 제약이 있다.
실시예는 트렌치 구조를 최대한 활용하여 고집적화되면서도 커패시터 용량을 최대화할 수 있고, 공정 변수에 의하여 유발될 수 있는 단위셀 사이 격리의 불안정성 문제를 해결하고, 커패시턴스 용량의 안정성을 확보할 수 있는 반도체 소자용 커패시터 및 반도체 소자용 커패시터의 제조 방법을 제공한다.
실시예에 따른 반도체 소자용 커패시터는 반도체 기판의 액티브 영역에 형성된 제1 트렌치에 형성된 제2 산화층; 상기 제2 산화층 양측의 상기 반도체 기판에 형성된 제2 트렌치 및 제3 트렌치를 포함하여 상기 반도체 기판 위에 형성된 제3 산화층; 및 상기 제2 트렌치 및 상기 제3 트렌치의 내부 영역이 매립되도록 하여 상기 제3 산화층 위에 형성된 폴리실리콘층을 포함한다.
실시예에 따른 반도체 소자용 커패시터의 제조 방법은 반도체 기판의 액티브 영역에 제1 트렌치를 형성하고, 상기 제1 트렌치 상에 제2 산화층을 형성하는 단계; 상기 제2 산화층 양측에 제2 트렌치 및 제3 트렌치를 형성하는 단계; 상기 제2 트렌치 및 상기 제3 트렌치 내부면을 포함하여 상기 반도체 기판 위에 제3 산화층을 형성하는 단계; 및 상기 제2 트렌치 및 상기 제3 트렌치의 내부 영역이 매립되도록 하여 상기 제3 산화층 위에 폴리실리콘층을 형성하는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 3중 트렌치 구조를 통하여 커패시터 용량을 최대화하면서 커패시터의 집적도를 높일 수 있다. 또한, 커패시터 용량을 결정하는 트렌치들 사이를 반도체 기판의 격벽 구조를 통하여 분리시킬 수 있으므로, 커패시터 면적을 최대화할 수 있다.
둘째, 제2 산화층이 커패시터 면적으로 기능되지 않고 커패시터의 분리 기능만을 수행하므로 별도의 식각 공정, 산화층 증착 공정이 필요로 되지 않는다. 따라서, 공정 변수에 의하여 유발될 수 있는 단위셀 사이 격리의 불안정성 문제를 해결하고, 커패시턴스 용량의 안정성을 확보할 수 있으며, 소자 열화 현상을 방지할 수 있다.
셋째, 제2 질화층 및 제4 산화층을 자기 정렬 하드 마스크로 이용할 수 있으므로, 로직 영역의 필드 로스(field loss)를 방지할 수 있고, 공정을 단순화할 수 있다.
넷째, 커패시터 영역에 이온주입층이 형성됨으로써 제2 트렌치 및 제3 트렌치의 전도성을 향상시키고 문턱전압을 낮출 수 있다.
다섯째, HTO층 또는 N2 도핑층을 통하여, 제2 트렌치 및 제3 트렌치의 측벽과 하면에 증착된 상기 제3 산화층의 두께를 균일하게 형성할 수 있다. 따라서, 실시예에 따른 격리 구조에 의하면, 커패시턴스 수치의 안정성을 확보할 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 반도체 소자용 커패시터 및 반도체 소자용 커패시터의 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 실시예에 따른 반도체 소자용 커패시터의 구성을 개략적으로 도시한 상면도이다.
실시예에 따른 반도체 소자용 커패시터는 가령, DRAM과 같은 반도체 소자의 메모리 셀에 포함된 커패시터인 것으로 한다.
도 2 내지 도 9는 실시예에 따른 반도체 소자용 커패시터의 제조 과정을 개략적으로 도시한 측단면도이며, 도 1의 표시선 A-A'을 기준으로 한 것이다.
실시예에 따른 반도체 소자용 커패시터의 액티브 영역이 커패시터 영역으로부터 확장되고, 확장된 액티브 영역에 트랜지스터(200; 보통 "패스(pass) 트랜지스터"로 지칭됨)가 형성되는데, 도 2 내지 도 8에는 설명의 편의를 위하여 상기 트랜지스터(200)를 생략하였다.
상기 트랜지스터(200)는 로직 영역의 트랜지스터일 수 있다.
도 2는 실시예에 따른 제1 트렌치(T1)가 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도이다.
도 2를 참조하면, 반도체 기판(100) 위에 제1 산화층(110)을 형성하고, 상기 제1 산화층(110) 위에 질화층(120)을 형성한다.
상기 질화층(120)이 형성되면, 포토 공정, 식각 공정 등을 진행하여 상기 제1 산화층(110), 상기 질화층(120), 상기 반도체 기판(100)의 일부를 제거함으로써 제1 트렌치(T1)를 형성한다.
상기 제1 트렌치(T1)가 형성된 반도체 기판(100)은 N형 웰 또는 P형 웰이 형성된 기판일 수 있다.
도 3은 실시예에 따른 제2 산화층(130)이 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도이다.
도 3을 참조하면, 상기 제1 트렌치(T1)가 매립되도록 하여 상기 질화층(120) 위에 제2 산화층(130)을 형성하고, 상기 질화층(120)의 표면이 노출되도록 CMP(Chemical Mechanical Polishing)와 같은 연마 공정 또는 식각 공정을 진행하여 상기 제2 산화층(130)을 평탄화한다.
이때, 상기 질화층(120)은 식각 정지막으로 기능될 수 있다.
따라서, 상기 제2 산화층(130)은 상기 제1 트렌치(T1) 내부에만 형성될 수 있으며, 이때 식각률의 차이로 인하여 상기 제2 산화층(130)의 표면은 상기 제1 트렌치(T1) 상에서 약간의 단차를 이룰 수 있다.
상기 제1 산화층(110)과 상기 제2 산화층(130)은 동일한 물질로 이루어질 수 있다.
도 4는 실시예에 따른 질화층(120)이 제거된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도이다.
도 4에 도시된 것처럼, 습식 식각(Wet etch) 공정을 진행하여 상기 질화층(120)을 제거한다.
도면에 도시되지는 않았으나, 상기 질화층(120)이 제거된 후, 상기 반도체 기판(100) 위에 제2 질화층을 재증착하고, 그 위에 제4 산화층을 증착하여 후속 공정에서 하드 마스크로 이용할 수 있다.
이러한 경우 상기 제4 산화층은 상기 제2 질화층보다 약 3배의 이상의 두께로 형성되는 것이 좋다.
도 5는 실시예에 따른 포토레지스트 패턴(140)이 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도이다.
상기 질화층(120)이 제거되면, 상기 메모리 셀의 커패시터가 형성될 영역을 정의하는 포토레지스트 패턴(140)을 상기 반도체 기판(100) 위에 형성한다.
상기 포토레지스트 패턴(140)은 상기 제2 산화층(130)의 양측에 소정 영역을 이격하여 형성된다.
도 6은 실시예에 따른 제2 트렌치(T2) 및 제3 트렌치(T3)가 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도이다.
이어서, 상기 포토레지스트 패턴(140)을 식각 마스크로 이용하여 상기 제1 산화층(110) 및 상기 반도체 기판(100)의 일부를 식각하여 상기 제2 산화층(130) 양측에 제2 트렌치(T2) 및 제3 트렌치(T3)를 형성한다.
전술한 바와 같이 상기 제2 질화층 및 상기 제4 산화층이 형성된 경우, 이를 옥사이드 바탕으로 식각하여 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3) 형성을 위한 하드 마스크로 이용할 수 있으며, 따라서 로직 영역의 필드 로스(field loss)를 방지할 수 있다.
즉, 실시예에 의하면, 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3)가 자기 정렬 하드 마스크(self-aligned hard mask) 방식으로 형성될 수 있다.
이때, 식각 가스의 농도, 주입 각도, 주입량 등을 조정함으로써, 상기 제2 트렌치(T2)와 상기 제3 트렌치(T3)의 측벽은 소정 각도의 기울기를 가지며, 따라서 상기 제1 트렌치(T1)와 상기 제2 트렌치(T2) 사이, 그리고 상기 제1 트렌치(T1)와 상기 제3 트렌치(T3) 사이의 반도체 기판(100)이 격벽 형태로 잔존될 수 있다.
또한, 상기 제2 트렌치(T2)와 상기 제3 트렌치(T3)의 저면과 측면은 모두 커패시터 영역을 이루게 되므로, 커패시터 용량을 증가시킬 수 있다.
또한, 상기 제2 산화층(130)의 일부를 제거하여, 즉 상기 제2 산화층(130)의 구조적 변경을 통하여 커패시터를 형성하는 것이 아니므로, 상기 제2 산화층(130)의 두께 감소로 인한 격리의 불안정 문제도 해결할 수 있다.
가령, 종래와 같이 상기 제1 트렌치(T1)에 커패시터 영역을 형성하기 위하여 상기 제2 산화층(130)의 일부를 제거하는 경우, 산화층보다 식각률이 낮은 질화층을 이용하여 여러 단계로 식각을 진행하여야 하며, 상기 제1 트렌치(T1) 하부를 제외한 나머지 측벽 영역의 제2 산화층(130)이 제거되므로 다시 산화층을 형성해야 하는 등 공정이 복잡해진다. 이는 공정 변수의 영향에 매우 취약함을 의미한다.
또한, 이러한 경우 식각 가스에 빈번하게 노출되므로 소자 열화의 발생 소지가 높아지는 문제점이 있다.
도 7은 실시예에 따른 제1 산화층(110)이 제거된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도이다.
도 7을 참조하면, 습식(wet) 클리닝 공정 가령, HF 클리닝 공정을 수차례 진행하여 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3) 내부면을 클리닝함과 동시에 상기 반도체 기판(100) 일부 위에 잔존된 상기 제1 산화층(110)을 제거한다.
이때, 도면에 도시되지 않았으나, 상기 제2 산화층(130)의 상측 일부도 제거되어 상기 제2 산화층(130)의 높이도 조절될 수 있다.
즉, 도면에는 상기 제2 산화층(130)이 상기 반도체 기판(100)의 표면 이상의 높이로 형성된 것으로 도시되었으나, 상기 반도체 기판(100)의 표면 이하의 높이로 형성될 수 있음은 물론이다.
도 8은 실시예에 따른 제3 산화층(150)이 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도이다.
도 8을 참조하면, 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3) 내부면을 포함하여 상기 반도체 기판(100) 위에 제3 산화층(150)을 형성한다.
상기 제3 산화층(150)은 가령, ONO(Oxide-Nitride-Oxide)층 또는 단일 산화층으로 형성될 수 있다.
이때, 상기 제3 산화층(150)을 형성하기 전에 이온주입공정을 진행하여 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3) 주변에 이온주입층(미도시)을 더 형성할 수 있다.
상기 이온주입층은 일종의 이온확산영역(diffusion region)으로서, 커패시터 영역으로 기능되는 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3)의 전도성을 향상시키고 문턱전압을 낮추기 위하여 형성될 수 있다.
실시예에 따른 반도체 소자용 커패시터 및 트랜지스터를 포함한 메모리셀은 LV(Low Voltage)용 제1 기판, MV(Mid Voltage)용 제2 기판, HV(High Voltage)용 제3 기판 중 하나 이상의 기판을 조합하여 형성될 수 있는데, 상기 제1 기판, 상기 제2 기판, 상기 제3 기판은 기판의 재질에 따른 전도성 레벨에 따라 구분된다.
상기 제1 기판은 상기 제2 기판보다 이온주입이 더 많이 된 LV용 웰로 형성될 수 있고, 상기 제2 기판은 상기 제3 기판보다 이온주입이 더 많이 된 MV용 웰로 형성될 수 있다. 상기 제3 기판은 상대적으로 이온주입이 가장 적게 된 HV용 웰로 형성될 수 있다.
또한, 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3)가 상기 제1 기판에 형성되는 경우, 상기 제2 기판 또는 상기 제3 기판에 형성되는 경우보다 도핑 농도를 높게하여 상기 이온주입층이 형성될 수 있다.
또한, 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3)가 상기 제2 기판에 형성되는 경우, 상기 제3 기판에 형성되는 경우보다 도핑 농도를 높게하여 상기 이온주입층이 형성될 수 있다.
참고로, 실시예에 따른 반도체 소자용 커패시터가 상기 제2 기판에 형성되고 상기 트랜지스터(200)가 상기 제1 기판에 형성되는 경우, 기판들 자체의 이온주입농도 차이에 의하여 상기 커패시터 영역의 문턱 전압을 낮출 수 있으므로 이러한 경우 상기 이온주입층의 형성 과정을 생략할 수도 있다.
또한, 상기 제3 산화층(150)이 형성되기 전에, 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3) 내부면, 특히 사이드월(측벽) 부분에 HTO층을 증착하거나 또는 N2 도핑층을 형성시킬 수 있다.
상기 HTO층 또는 상기 N2 도핑층이 형성되는 경우, 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3)의 측벽과 하면에 증착된 상기 제3 산화층(150)의 두께가 동일하게 형성될 수 있으며, 이를 통하여 커패시턴스 수치의 안정성을 확보할 수 있다.
도 9는 실시예에 따른 폴리실리콘층(160)이 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도이다.
도 9를 참조하면, 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3)의 내부 영역이 매립되도록 하여 상기 제3 산화층(150) 위에 폴리실리콘층(160)을 형성한다.
이때, 커패시터 영역으로부터 확장된 액티브 영역의 상기 제3 산화층(150)과 상기 폴리실리콘층(160)은 포토 공정, 식각 공정 등을 통하여 패터닝되고, 패터닝된 상기 제3 산화층(150)과 상기 폴리실리콘층(160)은 각각 트랜지스터의 게이트 절연막(210)과 폴리 게이트(200)를 구성할 수 있다.
따라서, 상기 커패시터의 상기 제3 산화층(150)은 상기 트랜지스터의 상기 게이트 절연막(210)과 동일한 재질, 동일한 두께로 형성될 수 있고, 상기 커패시터의 상기 폴리실리콘층(160)은 상기 트랜지스터의 폴리 게이트(200)와 동일한 재질, 동일한 두께(상기 반도체 기판(100)으로부터의 높이에 해당됨)로 형성될 수 있다.
상기 폴리실리콘층(160)은 CMP와 같은 연마 공정 또는 에치백 공정 등을 통하여 평탄화될 수 있다.
실시예에 의하면, 상기 제3 산화층(130)에 의하여 전기적 격리(electrical isolation)가 충분히 이루어질 수 있고, 상기 제2 트렌치(T2)와 상기 제1 트렌치(T1), 상기 제3 트렌치(T3)와 상기 제1 트렌치(T1) 사이가 상기 반도체 기판(100)의 일부에 의하여 이격된 구조이므로 상기 제2 트렌치(T2)와 상기 제3 트렌치(T3)의 전체면을 모두 커패시터면으로 활용할 수 있다.
참고로, 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3)의 깊이와 크기는 좌우 대칭적으로 동일하거나 상이할 수 있으며, 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3) 상에 형성된 상기 폴리실리콘층(160)의 높이 역시 동일하거나 상이할 수 있다.
또한, 상기 제2 트렌치(T2) 및 상기 제3 트렌치(T3) 중 하나 이상의 트렌치는 상호 대향하는 측벽의 기울기, 길이, 높이 중 하나 이상이 좌우 동일한 대칭 구조를 이루거나 비대칭 구조를 이룰 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 반도체 소자용 커패시터의 구성을 개략적으로 도시한 상면도.
도 2는 실시예에 따른 제1 트렌치가 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도.
도 3은 실시예에 따른 제2 산화층이 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도.
도 4는 실시예에 따른 질화층이 제거된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도.
도 5는 실시예에 따른 포토레지스트 패턴이 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도.
도 6은 실시예에 따른 제2 트렌치 및 제3 트렌치가 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도.
도 7은 실시예에 따른 제1 산화층이 제거된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도.
도 8은 실시예에 따른 제3 산화층이 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도.
도 9는 실시예에 따른 폴리실리콘층이 형성된 후의 반도체 소자용 커패시터의 구성을 개략적으로 도시한 측단면도.

Claims (33)

  1. 반도체 기판에 제1 트렌치를 형성하고, 상기 제1 트렌치 상에 제2 산화층을 형성하는 단계;
    상기 제2 산화층 양측의 액티브 영역에 제2 트렌치 및 제3 트렌치를 형성하는 단계;
    상기 제2 트렌치 및 상기 제3 트렌치 내부면을 포함하여 상기 반도체 기판 위에 제3 산화층을 형성하는 단계; 및
    상기 제2 트렌치 및 상기 제3 트렌치의 내부 영역이 매립되도록 하여 상기 제3 산화층 위에 폴리실리콘층을 형성하는 단계를 포함하되,
    상기 제3 산화층을 형성하기 전에, 상기 제2 트렌치 및 상기 제3 트렌치 내부면에 HTO층 또는 N2 도핑층을 형성하는 것을 특징으로 하는 반도체 소자용 커패시터의 제조 방법.
  2. 제1항에 있어서, 상기 제2 산화층을 형성하는 단계는
    상기 반도체 기판 위에 제1 산화층을 형성하는 단계;
    상기 제1 산화층 위에 질화층을 형성하는 단계;
    상기 제1 산화층, 상기 질화층, 상기 반도체 기판의 일부를 제거하여 상기 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치가 매립되도록 하여 상기 질화층 위에 제2 산화층을 형성하는 단계;
    상기 질화층이 노출되도록 상기 제2 산화층을 평탄화하는 단계; 및
    상기 질화층을 제거하는 단계를 포함하고,
    상기 제2 트렌치 및 상기 제3 트렌치를 형성하는 단계는, 상기 제2 트렌치 및 상기 제3 트렌치가 형성된 후 상기 제1 산화층이 제거되는 단계를 포함하는 반도체 소자용 커패시터의 제조 방법.
  3. 제1항에 있어서, 상기 반도체 기판은
    상기 액티브 영역에 웰을 포함하는 것을 특징으로 하는 반도체 소자용 커패시터의 제조 방법.
  4. 제2항에 있어서,
    상기 질화층이 제거된 후, 상기 제2 산화층 위에 제2 질화층을 형성하는 단계; 및 상기 제2 질화층 위에 제4 산화층을 형성하는 단계를 포함하고,
    상기 제2 트렌치 및 상기 제3 트렌치를 형성하는 단계는 상기 제2 질화층 및 상기 제4 산화층을 옥사이드 바탕으로 식각하여 상기 제2 트렌치(T2) 및 상기 제3 트렌치 형성을 위한 자기 정렬 하드 마스크로 이용하는 것을 특징으로 하는 반도체 소자용 커패시터의 제조 방법.
  5. 제1항에 있어서, 상기 제2 트렌치 및 제3 트렌치를 형성하는 단계는
    상기 제2 산화층의 양측에 소정 영역 이격된 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 산화층 양측의 상기 반도체 기판에 상기 제2 트렌치 및 상기 제3 트렌치를 형성하는 단계를 포함하는 반도체 소자용 커패시터의 제조 방법.
  6. 제1항에 있어서, 상기 제2 트렌치 및 상기 제3 트렌치를 형성하는 단계는
    상기 제2 트렌치 및 상기 제3 트렌치의 측벽이 소정 각도의 기울기를 가지며, 상기 제1 트렌치와 상기 제2 트렌치 사이, 그리고 상기 제1 트렌치와 상기 제3 트렌치 사이에 상기 반도체 기판으로 이루어지는 격벽이 형성된 것을 특징으로 하는 반도체 소자용 커패시터의 제조 방법.
  7. 제2항에 있어서, 상기 제1 산화층이 제거되는 단계는
    상기 제2 산화층의 상측 일부가 제거되어 상기 제2 산화층의 높이가 상기 반도체 기판의 표면 이하로 낮게 조정되는 단계를 포함하는 반도체 소자용 커패시터의 제조 방법.
  8. 제1항에 있어서, 상기 제3 산화층을 형성하는 단계는
    상기 제3 산화층을 형성하기 전에 상기 제2 트렌치 및 상기 제3 트렌치 주변에 이온주입층을 형성하는 단계를 더 포함하는 반도체 소자용 커패시터의 제조 방법.
  9. 제8항에 있어서,
    상기 액티브 영역은 LV(Low Voltage)용 제1 기판, MV(Mid Voltage)용 제2 기판, HV(High Voltage)용 제3 기판 중 하나 이상의 기판을 조합하여 형성되며,
    상기 이온주입층은 상기 기판의 종류에 따라 도핑 농도가 차별화되는 것을 특징으로 하는 반도체 소자용 커패시터의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 기판은 LV 웰로 형성되고, 상기 제2 기판은 MV 웰로 형성되며, 상기 제3 기판은 HV 웰로 형성된 것을 특징으로 하는 반도체 소자용 커패시터의 제조 방법.
  11. 삭제
  12. 제1항에 있어서, 상기 제3 산화층은
    ONO(Oxide-Nitride-Oxide)층 또는 단일 산화층으로 형성된 것을 특징으로 하는 반도체 소자용 커패시터의 제조 방법.
  13. 제1항에 있어서, 상기 폴리실리콘층을 형성하는 단계는
    커패시터 영역으로부터 확장된 상기 액티브 영역의 상기 제3 산화층과 상기 폴리실리콘층을 패터닝하여 트랜지스터의 게이트 절연막 및 게이트를 각각 형성하는 단계를 포함하는 반도체 소자용 커패시터의 제조 방법.
  14. 제13항에 있어서,
    상기 액티브 영역은 LV(Low Voltage)용 제1 기판, MV(Mid Voltage)용 제2 기판, HV(High Voltage)용 제3 기판 중 하나 이상의 기판을 조합하여 형성되며,
    상기 반도체 소자용 커패시터는 상기 제2 기판에 형성되고, 상기 트랜지스터는 상기 제1 기판에 형성되어 상기 커패시터 영역의 문턱 전압이 낮춰지는 것을 특징으로 하는 반도체 소자용 커패시터의 제조 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제4항에 있어서,
    상기 제4 산화층은 상기 제2 질화층의 적어도 3배 이상의 두께로 형성된 것을 특징으로 하는 반도체 소자용 커패시터의 제조 방법.
  20. 제2항에 있어서,
    상기 질화층은 습식 식각 공정을 통하여 제거되고,
    상기 제1 산화층은 HF 가스를 이용한 습식 클리닝 공정을 통하여 제거되는 것을 특징으로 하는 반도체 소자용 커패시터의 제조 방법.
  21. 반도체 기판에 형성된 제1 트렌치에 형성된 제2 산화층;
    상기 제2 산화층 양측의 액티브 영역에 형성된 제2 트렌치 및 제3 트렌치를 포함하여 상기 반도체 기판 위에 형성된 제3 산화층; 및
    상기 제2 트렌치 및 상기 제3 트렌치의 내부 영역이 매립되도록 하여 상기 제3 산화층 위에 형성된 폴리실리콘층을 포함하되,
    상기 제2 트렌치 및 제3 트렌치 내부면에 HTO층 또는 N2 도핑층이 형성되며, 상기 제3 산화층은 상기 HTO층 또는 N2 도핑층 상에 형성되는 것을 특징으로 하는 반도체 소자용 커패시터.
  22. 제21항에 있어서, 상기 반도체 기판은
    상기 액티브 영역에 웰을 포함하는 것을 특징으로 하는 반도체 소자용 커패시터.
  23. 제21항에 있어서,
    상기 제2 트렌치 및 상기 제3 트렌치의 측벽은 소정 각도의 기울기를 가지며, 상기 제1 트렌치와 상기 제2 트렌치 사이, 그리고 상기 제1 트렌치와 상기 제3 트렌치 사이에 상기 반도체 기판으로 이루어지는 격벽이 형성된 것을 특징으로 하는 반도체 소자용 커패시터.
  24. 삭제
  25. 제21항에 있어서,
    상기 제2 트렌치 및 상기 제3 트렌치 주변에 형성된 이온주입층을 더 포함하는 반도체 소자용 커패시터.
  26. 제25항에 있어서,
    상기 액티브 영역은 LV(Low Voltage)용 제1 기판, MV(Mid Voltage)용 제2 기판, HV(High Voltage)용 제3 기판 중 하나 이상의 기판을 조합하여 형성되며,
    상기 이온주입층은 상기 기판의 종류에 따라 도핑 농도가 차별화되는 것을 특징으로 하는 반도체 소자용 커패시터.
  27. 삭제
  28. 제21항에 있어서, 상기 제3 산화층은
    ONO(Oxide-Nitride-Oxide)층 또는 단일 산화층으로 형성된 것을 특징으로 하는 반도체 소자용 커패시터.
  29. 제21항에 있어서,
    커패시터 영역으로부터 확장된 상기 액티브 영역의 상기 제3 산화층과 상기 폴리실리콘층이 각각 패터닝되어 형성된 트랜지스터의 게이트 절연막 및 게이트를 더 포함하는 반도체 소자용 커패시터.
  30. 삭제
  31. 삭제
  32. 삭제
  33. 제29항에 있어서,
    상기 액티브 영역은 LV(Low Voltage)용 제1 기판, MV(Mid Voltage)용 제2 기판, HV(High Voltage)용 제3 기판 중 하나 이상의 기판을 조합하여 형성되며,
    상기 반도체 소자용 커패시터는 상기 제2 기판에 형성되고, 상기 트랜지스터는 상기 제1 기판에 형성되어 상기 커패시터 영역의 문턱 전압이 낮춰지는 것을 특징으로 하는 반도체 소자용 커패시터.
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