CN113675198A - 存储器组件结构 - Google Patents

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Abstract

本发明提供一种存储器组件结构，包含衬底。衬底包含第一有源区、第二有源区以及位于第一有源区与第二有源区之间的第一浅沟槽隔离结构，其中，第一有源区低于第二有源区。第一接触结构设置于第一有源区上。第一堆叠结构位于第一接触结构上。第二接触结构位于衬底上，其中，衬底的底部位于第二有源区与第一浅沟槽隔离结构之间的界面处。介电层间隔物至少位于第一接触结构的侧壁上。绝缘层设置于介电层间隔物上并且设置于第二接触结构与具有第一堆叠结构的第一接触结构之间，其中介电层间隔物的介电常数小于绝缘层的介电常数。

Description

存储器组件结构
技术领域
本发明涉及一种半导体制造技术，尤其涉及一种存储器组件结构。
背景技术
动态随机存取存储器(dynamic random access memory，DRAM)装置的存储单元结构经过持续地发展，主要以减小存储单元尺寸大小以及提高操作速度为目标。DRAM存储单元通常包含晶体管和存储电容器。栅极连接到字线，漏极/源极连接到位线，且源极/漏极连接到存储电容器。字线上的字线电压可用于导通晶体管，位线电压可以提供电荷给晶体管的源极。电荷存储于存储电容器中。另外，使用位线接触和电容器接触来将存储电容器与位线进行连接。
当存储单元尺寸大小大幅地减小时，位线寄生电容会在各接触之间变得严重。位线寄生电容将造成信号延迟并且降低操作速度，并造成感测裕度缩小。
发明内容
本发明是针对一种存储器组件(如DRAM存储单元)结构以减少各接触之间的位线寄生电容。
根据本发明的实施例，存储器组件结构，包含衬底。衬底包含第一有源区、第二有源区以及位于第一有源区与第二有源区之间的第一浅沟槽隔离(shallow trenchisolation，STI)结构，其中第一有源区低于第二有源区。第一接触结构设置于第一有源区上。第一堆叠结构位于第一接触结构上。第二接触结构位于衬底上，其中衬底的底部位于第二有源区与第一浅沟槽隔离结构之间的界面处。介电层间隔物至少位于第一接触结构的侧壁上。绝缘层设置在介电层间隔物上并且设置于第二接触结构与具有第一堆叠结构的第一接触结构之间，其中介电层间隔物的介电常数小于绝缘层的介电常数。
附图说明
图1是根据本发明的实施例的衬底中存储存储单元有源区结构的示意性图；
图2是根据本发明实施例图1中衬底上DRAM存储单元的部分结构的示意性图；
图3是根据本发明实施例DRAM存储单元结构的横截面视图形式的示意性图；
图4是根据本发明实施例DRAM存储单元结构的横截面视图形式的示意性图；
图5A到图5L是通过在图2中线I-I处切割的横截面结构看到的用以制造存储存储单元方法的工艺流程示意性图；
图6A到图6P是通过在图2中线I-I处切割的横截面结构看到的用以制造存储存储单元方法的工艺流程示意性图；
图7A到图7B是地示出如通过在图2中的线I-I处切割的横截面结构看到的用以制造存储存储单元的方法的工艺流程的示意性图。
具体实施方式
本发明涉及一种存储器组件(如DRAM组件)结构。DRAM组件利用多晶硅金属位线结构减少位线电阻。当存储器组件大幅地减小时，导电路径中导电结构之间的距离相应地减小许多。在导电结构侧壁处使用氮化物介电材料使其充分隔离。但寄生电容将会变得更严重。
在一实施例中，位线接触与存储单元结构中的电容器接触非常接近。为了防止位线接触与电容器接触之间的短路或漏电，通常利用SiN层来覆盖位线接触。为了减少寄生电容，可以针对位线实现多个侧壁层(如SiN/SiO2/SiN或SiN/空气间隙/SiN)来减少位线寄生电容，其中SiO2介电常数(约3.9)小于SiN介电常数(约7.0)。
在另一实施例中，提出一种绝缘介电层结构于位线接触与位线多晶硅的侧壁处以减少位线寄生电容。
图1是根据本发明的实施例的衬底中存储存储单元有源区结构的示意性图。参考图1，有源区52配置在衬底50中。有源区52在倾斜方向上延伸并且在倾斜方向上的两行有源区之间移位。在这种布局中，存储单元区20保留在有源区52的中心部分处。存储单元区20的位置是交替移位的。
图2是根据本发明的实施例的图1中衬底上DRAM存储单元的部分结构的示意性图。参考图2，如部分所示，位线接触结构60形成在对应存储单元区20内。电容器区22内的电容器接触结构62也邻近于对应位线接触结构60形成，以便随后电耦合到存储电容器。字线方向一直沿着线I-I延伸，且位线一直沿着垂直于线I-I的方向延伸。形成绝缘层24以至少将位线接触结构60与电容器接触结构62隔离，并且还将位线与电容器接触62隔离。
图2中所示的结构只是DRAM存储单元的一部分，但与本发明相关。另外，位线接触结构60通常可以被称作第一接触结构，并且电容器接触结构62通常可以被称作第二接触结构。由于位线接触结构60与电容器接触结构62之间的距离非常小，因此它们之间的隔离和寄生电容都应一起进行考虑，以具有充分的隔离能力和较少的寄生电容。
图3是根据本发明中一实施例的DRAM存储单元结构的横截面视图形式的示意性图。参考图3和图2，观察到在图2中的线I-I处切割时在横截面视图处所见的结构。衬底50具有浅沟槽隔离(STI)结构54。有源区52形成在STI结构54之间的衬底50中。位线接触结构60形成在低于邻近的有源区52的有源区52上。在位线接触结构60下方的有源区52通常可以被称作第一有源区，而在电容器接触结构62下方的有源区52通常可以被称作第二有源区。STI结构54(第一STI结构)位于位线接触结构60下方的第一有源区52与电容器接触结构62下方的第二有源区52之间。邻近于第一STI结构54的STI结构54通常可以被称作第二STI结构。
电容器接触结构62通常设置在衬底50上，其中衬底50中的底部部分位于第二有源区52与STI结构54之间的界面处。多个介电层66、介电层70、介电层72的堆叠结构中的绝缘层24位于电容器接触结构62与位线接触结构60之间以用于一般隔离。导电堆叠层包含阻挡层74，且金属层64设置在位线接触结构60上。阻挡层74是作为实施例的TiN。随后，金属层64，如钨，可以形成在阻挡层74上，以具有堆叠层。然而，本发明不限于所提供的堆叠层。掩模层72，如SiN，可以进一步堆叠在金属层64上，作为位线接触结构60上的堆叠层的一部分。此外，包含各种导电层的另一堆叠层可以形成在电容器接触结构62上。各种导电层包含呈堆叠形式的TiN层82。互连层84随后形成在电容器接触结构62上方。形成切割部分80以与其它电路组件相连的存储存储单元隔离。
如图3的结构，至少涉及电容器接触结构62与位线接触结构60之间的绝缘层24。绝缘层24以氮化物材料为主以用于更好的隔离。然而，所述氮化物材料的介电常数高于氧化物材料的介电常数。由于电容器接触结构62与位线接触结构60之间的距离较短，因此寄生电容可在电容器接触结构62与位线接触结构60之间变得严重。
图4是根据本发明的一实施例的DRAM存储单元结构的横截面视图形式的示意性图。参考图4，在实施例中，根据所观察到的图3中的结构来修改DRAM存储单元的结构。
衬底50中的有源区52和STI结构54相对于图1到图3是相同的，其为将一个存储存储单元视为用于描述的一实施例。为了易于描述，采用第一有源区52a和第二有源区52b。另外，采用了第一STI结构54a和第二STI结构54b。位线接触结构154(图3中的位线接触结构60)设置在第一有源区52a上。第一堆叠层380设置在第一有源区52a上。第二堆叠层390设置在电容器接触结构180(电容器接触结构62)上。另一位线堆叠152设置在第二STI结构54b上方。在一实施例中，位线堆叠152包含多晶硅层152b。另外，绝缘底部152a设置在位线堆叠152下方。TiN 152c可当作阻挡层，以形成金属层156，如钨。
绝缘堆叠层370至少位于位线接触结构154与电容器接触结构180之间以便进行隔离。在一实施例中，绝缘堆叠层370可以包含介电层间隔物170和绝缘层270。在一实施例中，介电层间隔物170(如氧化物)除了设置在位线多晶(bit line poly)152b的侧壁上，还设置在位线接触结构154的侧壁上。绝缘层270以氮化硅为主并且呈堆叠形式的各层组成，以便具有充分的隔离能力。然而，介电层间隔物170的介电常数小于绝缘层270的介电常数。因此，可使位线接触结构154和位线堆叠152的寄生电容减少。
在一实施例中，堆叠层380可以包含各种导电层，所述各种导电层包含堆叠形式的TiN层152c、金属层156、介电层158、介电层160、介电层162。在一实施例中，堆叠层390呈堆叠形式的CoSix层182、TiN层184以及互连层186。在一实施例中，绝缘层270于位线接触结构154与电容器接触结构180之间的顶部部分处具有竖直结构，竖直结构包含介电层172、介电层174、介电层176所标示的多个介电层，但本发明不限于此。
绝缘层270的底部部分包含呈双重堆叠形式的氮化物衬里层或仅包含单一氮化物层。介电层间隔物170可以是氧化物或空气间隙。
图4中的结构，进一步提供了制造流程。图5A到图5L是根据本发明的一实施例示意性图示，通过在图2中的线I-I处切割的横截面结构所看到的制造存储存储单元的工艺流程。
参考图5A，衬底50包含有源区52。其中，衬底还配置成具有由较大STI结构分离的存储单元数组区30和外围区35。外围区35包含晶体管470、STI结构454以及层间介电层472。但本发明不限于外围区35处的特定结构。
在衬底50的存储单元数组区30中，STI结构54形成在衬底50中以限定STI结构54之间的有源区52。初步结构(preliminary structure)中的位线接触结构154形成在第一有源区52a上。在初步堆叠中，位线堆叠152形成在衬底50上。金属层156(如钨层)形成在位线堆叠152上。呈堆叠形式的用以当作掩模的介电层158、介电层160、介电层162形成在金属层156上方。
参考图5B，在存储单元数组区30处执行图案化工艺以形成开口164，同时形成位线接触结构154和位线堆叠168/位线堆叠168'。如在图案化工艺之后的横截面结构中所看到的，具有宽度(如位线宽度)的位线堆叠168保留在第一有源区52a上，且具有相同宽度的另一位线堆叠168'位于第二STI结构54b之上。沟槽166形成在位线接触结构154的侧壁处，在第一STI结构54a与第一有源区52a的界面处延伸到衬底50中。在一实施例中，位线接触结构154的材料为具有磷掺杂的多晶硅。
参考图5C，执行氧化工艺以在位线接触结构154的侧壁上、在有源区52上以及在位线堆叠168'中的多晶硅层152b的侧壁上形成介电层间隔物170。
参考图5D，氮化物衬里层172形成在衬底上方。氮化物衬里层172与顶部处的拓扑表面共形。氮化物衬里层172的部分172'仍覆盖在介电层间隔物170上，部分172'较薄。
参考图5E，氮化物层179形成在氮化物衬里层172上。这种氮化物层179还填充如先前所形成的沟槽166。
参考图5F，执行回蚀工艺或湿式刻蚀(如在实施例中为H3PO4)以移除氮化物层179的顶部部分，而氮化物衬里层172仍然保留。氮化物层179的剩余部分也仍填充到沟槽166中。在一实施例中，具有氮化物衬里层172可作为双层堆叠的氮化物层179填充位线接触结构154侧壁处的沟槽166。
参考图5G，介电层174(如氧化物间隔物)进一步形成在氮化物层179上的堆叠部分168、堆叠部分168'的侧壁处的氮化物衬里层172上。
参考图5H，介电层176(如氮化物间隔物)进一步形成在介电层174上。作为堆叠结构的氮化物衬里层172，介电层174以及介电层176可以当作绝缘层270的一部分，以将位线接触结构154与位线接触结构154上的堆叠层380隔离，如另外参考图4。开口164在此阶段中改变成开口178。在后续工艺中所描述的开口178用于稍后形成电容器接触结构180。
参考图5I，具有磷掺杂层180'的初步多晶硅形成于衬底上方以填充图5H中的开口178。
参考图5J，在一实施例中，执行回蚀工艺以移除初步多晶硅层180'的顶部部分。多晶硅层180'的剩余部分当作电容器接触结构180。电容器接触结构180设置在第一有源区52a与第一STI结构54a之间的界面处的衬底50上。电容器接触结构180与位线接触结构154之间的绝缘层以氮化物为主，在一实施例中，也可作为氧化物的介电层间隔物170，以减少位线接触结构154的寄生电容，并且电容器接触结构180与位线168'之间的绝缘以氮化物衬里层172(SiN)/介电层174(SiO2)/介电层176(SiN)为主。
参考图5K，后续工艺用以形成相互连接。在一实施例中，CoSix层182可以形成在电容器接触结构180上。阻挡层184(如TiN层)共形地形成在衬底50的顶部表面上方。金属层186形成在阻挡层184上，其中金属层186填充电容器接触结构180之上的空间。金属层186电连接到电容器接触结构180。
参考图5L，阻挡层184和金属层186经过图案化后具有切割部分188，并且经由与绝缘堆叠层370的绝缘层270隔离单独地连接到电容器接触结构180。
在一实施例中，金属层186是互连结构的一部分。
在一实施例中，不限于位线接触结构154和电容器接触结构180上的堆叠结构。在一实施例中，具有比绝缘层270的介电常数小的介电常数的介电层170，可以减少位线的寄生电容。
位线堆叠152也可以形成于在侧壁处具有介电层间隔物170的第二STI结构54b上方。在一实施例中，多晶硅层152b实际上用作位线。
在一实施例中，绝缘层270由不具有氮化物衬里的单一氮化物形成。图6A到图6P是通过在图2中的线I-I处切割的横截面结构看到的用以制造存储存储单元方法的工艺流程的示意性图。
参考图6B，执行图案化工艺以形成位线接触结构154上的位线堆叠168和STI结构54b上的位线堆叠168'。与图5B不同，图案化工艺实质上停止于位线接触结构154上，即并未蚀刻位线堆叠152b和位线接触结构154。
参考图6C，氮化物衬里层172共形地形成在衬底50的顶部表面上方。
参考图6D，在一实施例中，刻蚀部分168和部分168'的侧壁上形成当作氮化物间隔物的氮化物衬里层172，而不在位线接触结构154的侧壁上并不会在位线部分152b的侧壁上形成所述氮化物衬里层172。此外，还形成与图5B类似的沟槽166。此外，位线接触结构154的侧壁被暴露出来，而未被氮化物衬里层172覆盖的位线部分152b也被暴露出来。
参考图6E，在一实施例中，对位线接触结构154和位线堆叠152b的侧壁执行氧化工艺，以形成介电层间隔物170(如在一实施例中为氧化物间隔物)。
参考图6F，与图5E类似，氮化物层179形成在至少覆盖氮化物衬里层172的衬底的拓扑表面上方。这种氮化物层179还填充如先前所形成的沟槽166。
参考图6G，利用H3PO4执行湿式蚀刻来移除氮化物层179的顶部部分。因此，保留氮化物层179的剩余部分并且填充沟槽166。在一实施例中，当与图5F进行比较时，氮化物层179是不与氮化物衬里层172堆叠的单一层。
参考图6H，介电层174(如氧化物层)进一步位于衬底的拓扑表面上方，从而至少覆盖在堆叠部分168、堆叠部分168'的侧壁处的氮化物衬里层172上。
参考图6I，在一实施例中执行回蚀工艺以刻蚀介电层174。介电层174的剩余部分是氮化物衬里层172上和氮化物层179之上的介电层间隔物。
参考图6J，介电层176(如氮化物层)进一步形成在介电层174上的衬底的拓扑表面上方。作为堆叠结构的氮化物衬里层172，介电层174以及介电层176可以当作绝缘层270的一部分，以将位线接触结构154与位线接触结构154上的堆叠层380隔离，如另外参考图4。开口164在此阶段中改变成开口178。
参考图6K，形成氧化物层240以填充开口178，其中，包含涂布氧化物层和使氧化物层固化。在一实施例中，对氧化物层执行抛光工艺。抛光工艺对顶部处的材料进行抛光，直到暴露介电质176为止。
参考图6L，随后执行电容器接触蚀刻工艺以形成氧化物层240的开口250。保留开口250以便形成电容器接触结构。开口250的底部部分延伸到有源区和第一STI结构54a以及第二有源区52b的界面处的衬底中。
参考图6M，形成磷掺杂，由磷掺杂层180所标示的多晶硅层以填充开口250。参考图6N，作为一实施例的回蚀工艺以刻蚀多晶硅层。多晶硅层的剩余部分当作电容器接触结构180。电容器接触结构180仅填充开口250的底部部分。开口250随后变成开口252。
参考图6O，与图5K类似，形成电容器接触结构180上的堆叠层。在一实施例中，形成呈堆叠形式的CoSix层182、TiN层184以及互连层186。进一步对外围区35执行相同工艺以进行互连使用。然而，本发明不限于本实施例。
参考图6P，与图5L类似，TiN层184和具有绝缘层的互连层186经过图案化以形成具有切割部分188，并且随后经由与绝缘堆叠层370的绝缘层270隔离并单独地连接到电容器接触结构180。
在一实施例中，绝缘堆叠层370包含介电层间隔物170和绝缘层270。在一实施例中，电容器接触结构180与位线接触结构154之间的绝缘层270的一部分含有单一氮化物层179(参见图6G)。然而，氧化物的介电层间隔物170具有较小介电常数并且可以减少电容器接触结构180与位线接触结构154之间的寄生电容。另外，电容器接触结构180与位线168'之间的绝缘以氮化物衬里层172(SiN)/介电层174(SiO2)/介电层176(SiN)的介电部分为主，但在一实施例中，还包含作为氧化物的介电层间隔物170，以减少位线寄生电容。
在一实施例中，进一步减少电容器接触结构180与位线接触结构154之间的寄生电容，介电层间隔物170可以由空气间隙替代，也可以将所述空气间隙视为具有接近于1的介电常数的介电层。
图7A到图7B是通过在图2中的线I-I处切割的横截面结构看到的用以制造存储存储单元方法的工艺流程的示意性图。参考图7A，继续参考图6N中的结构作为实施例，执行氧化物刻蚀工艺以移除作为先前所述的氧化物的介电层174。此外，介电层间隔物170还使介电层174氧化并且与介电层174接触。因此，形成包含电容器接触结构180与位线接触结构154之间的底部部分的空气间隙254。介电层间隔物170为具有接近于1的介电常数的空气间隙。
参考图7B，执行图6O中的相同工艺以形成呈堆叠形式的CoSix层182、TiN层184以及互连层186。由于空气间隙254较窄，因此TiN层184将在开口端部处密封空气间隙254。图6P中的相同工艺随后可以执行。
此外，空气间隙254也形成在位线堆叠152的多晶硅层152b的侧壁和部分168'的介电层172处，如图6B中所标示。
图7A和图7B是针对图6O中结构的工艺。也可以将相同工艺应用到图5J中的结构。在位线接触结构154和位线堆叠152b的侧壁处形成介电层间隔物170。介电层间隔物170具有较小介电常数并且可以减少电容器接触结构180与位线接触结构154之间的寄生电容，此外，也减少在结构方面相当接近的电容器接触结构180与位线168'之间的位线寄生电容。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种存储器组件结构，其特征在于，包括：
衬底，包含第一有源区、第二有源区以及位于所述第一有源区与所述第二有源区之间的第一浅沟槽隔离结构，其中所述第一有源区低于所述第二有源区；
第一接触结构，设置在所述第一有源区上；
第一堆叠结构，位于所述第一接触结构上；
第二接触结构，位于所述衬底上，其中所述衬底中的底部部分位于所述第二有源区与所述第一浅沟槽隔离结构之间的界面处；
介电层间隔物，至少位于所述第一接触结构的侧壁上；以及
绝缘层，设置在所述介电层间隔物上并且设置在所述第二接触结构与具有所述第一堆叠结构的所述第一接触结构之间，其中所述介电层间隔物的介电常数小于所述绝缘层的介电常数。
2.根据权利要求1所述的存储器组件结构，其特征在于，所述介电层间隔物包括氧化物间隔物或空气间隔物，且所述绝缘层包括氮化物并且具有下部部分和上部部分。
3.根据权利要求2所述的存储器组件结构，其特征在于，所述绝缘层包括所述上部部分，所述上部部分还与所述介电层间隔物邻接并且位于具有所述第一堆叠结构的所述第一接触结构与所述第二接触结构之间。
4.根据权利要求3所述的存储器组件结构，其特征在于，所述上部部分包括所述介电层间隔物上的氮化物部分或堆叠氮化物部分和所述第一堆叠结构的侧壁。
5.根据权利要求1所述的存储器组件结构，其特征在于，所述第一接触结构是位线接触结构，且所述第二接触结构是电容器接触结构。
6.根据权利要求1所述的存储器组件结构，其特征在于，所述第一堆叠层包括位于底部的导电堆叠部分和位于顶部的掩模部分。
7.根据权利要求6所述的存储器组件结构，其特征在于，所述导电堆叠部分包括呈堆叠形式的阻挡层和钨层。
8.根据权利要求1所述的存储器组件结构，其特征在于，还包括所述第二接触结构上的第二堆叠结构。
9.根据权利要求8所述的存储器组件结构，其特征在于，所述第二堆叠结构包括CoSix层、阻挡层、钨层以及互连结构的一部分。
10.根据权利要求1所述的存储器组件结构，其特征在于，还包括：
所述衬底中的第二浅沟槽隔离结构，位于所述第二有源区的一侧；
位线堆叠，位于所述第二浅沟槽隔离结构上方；以及
堆叠间隔物，位于所述位线堆叠的侧壁上。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210109700A (ko) * 2020-02-27 2021-09-07 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR20210155697A (ko) * 2020-06-16 2021-12-23 삼성전자주식회사 집적회로 소자
KR20220014587A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN115513367A (zh) * 2021-06-22 2022-12-23 联华电子股份有限公司 存储装置的制作方法
KR20230046783A (ko) * 2021-09-30 2023-04-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11830762B2 (en) * 2021-12-09 2023-11-28 Nanya Technology Corporation Method of manufacturing semiconductor structure
US11948991B2 (en) 2021-12-09 2024-04-02 Nanya Technology Corporation Semiconductor structure having an electrical contact

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030178688A1 (en) * 2002-03-22 2003-09-25 Shih-Hsien Yang Stacked spacer structure and process
US20170005097A1 (en) * 2015-06-30 2017-01-05 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US20180286870A1 (en) * 2017-04-03 2018-10-04 Samsung Electronics Co., Ltd. Semiconductor memory devices including separate upper and lower bit line spacers
US20180342517A1 (en) * 2017-05-25 2018-11-29 Winbond Electronics Corp. Dynamic random access memory and method of manufacturing the same
CN110718550A (zh) * 2018-07-12 2020-01-21 三星电子株式会社 半导体器件及制造其的方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4342131B2 (ja) * 2001-10-30 2009-10-14 富士通マイクロエレクトロニクス株式会社 容量素子の製造方法及び半導体装置の製造方法
TW502400B (en) * 2002-01-09 2002-09-11 Winbond Electronics Corp DRAM having deep-trench capacitor and the process thereof
US9425200B2 (en) * 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
KR102180050B1 (ko) * 2014-02-14 2020-11-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102289376B1 (ko) * 2015-01-19 2021-08-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체 장치 및 그 제조방법
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102495914B1 (ko) * 2016-08-11 2023-02-03 삼성전자 주식회사 반도체 소자
CN108010883B (zh) * 2016-11-01 2020-07-14 华邦电子股份有限公司 动态随机存取存储器结构及其制造方法
CN108695325B (zh) * 2017-04-07 2019-08-23 联华电子股份有限公司 动态随机存取存储器元件
CN109256382B (zh) * 2017-07-12 2021-06-22 华邦电子股份有限公司 动态随机存取存储器及其制造方法
US10636796B2 (en) * 2017-08-02 2020-04-28 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
KR102490277B1 (ko) * 2017-09-26 2023-01-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI689050B (zh) * 2018-05-14 2020-03-21 華邦電子股份有限公司 記憶體裝置及其製造方法
US11195840B2 (en) * 2018-09-28 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structures pertaining to improved ferroelectric random-access memory (FeRAM)
CN209216973U (zh) 2018-11-27 2019-08-06 长鑫存储技术有限公司 半导体器件
US10734390B1 (en) * 2019-03-15 2020-08-04 Winbond Electronics Corp. Method of manufacturing memory device
US10957576B2 (en) * 2019-03-22 2021-03-23 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
US11018140B2 (en) * 2019-04-19 2021-05-25 Winbond Electronics Corp. Semiconductor device and method for manufacturing the same
US11139306B2 (en) * 2019-05-28 2021-10-05 Winbond Electronics Corp. Memory device and method for fabricating the same
US11217587B2 (en) * 2019-06-05 2022-01-04 Winbond Electronics Corp. Semiconductor device with capacitor contact surrounded by conductive ring and manufacturing method of the semiconductor device
TWI702711B (zh) * 2019-07-04 2020-08-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030178688A1 (en) * 2002-03-22 2003-09-25 Shih-Hsien Yang Stacked spacer structure and process
US20170005097A1 (en) * 2015-06-30 2017-01-05 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US20180286870A1 (en) * 2017-04-03 2018-10-04 Samsung Electronics Co., Ltd. Semiconductor memory devices including separate upper and lower bit line spacers
US20180342517A1 (en) * 2017-05-25 2018-11-29 Winbond Electronics Corp. Dynamic random access memory and method of manufacturing the same
CN110718550A (zh) * 2018-07-12 2020-01-21 三星电子株式会社 半导体器件及制造其的方法

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Publication number Publication date
TW202145455A (zh) 2021-12-01
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