CN111834301A - 存储元件的制造方法 - Google Patents

Abstract

本发明提供一种存储元件的制造方法，其步骤如下。在位线结构之间的基底上形成第一介电层。在第一介电层中形成多个第一沟槽。将第二介电层填入第一沟槽中。移除部分第一介电层，使得第一介电层的顶面低于第二介电层的顶面。形成第一掩膜层，其覆盖第一与第二介电层的顶面。进行第一蚀刻工艺，以于第一介电层中形成多个第二沟槽。将第三介电层填入第二沟槽中。移除第一介电层，以于第二介电层与第三介电层之间形成多个接触窗开口。将导体材料填入接触窗开口中。

Description

存储元件的制造方法

技术领域

本发明涉及一种半导体元件的制造方法，尤其涉及一种存储元件的制造方法。

背景技术

动态随机存取存储器属于一种易失性存储器，其是由多个存储单元所构成。详细地说，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容器所构成，且每一个存储单元通过字线与位线彼此电性连接。为提升动态随机存取存储器的积集度以加快元件的操作速度，并符合消费者对于小型化电子装置的需求，近年来发展出埋入式字线动态随机存取存储器(buried word line DRAM)，以满足上述种种需求。

随着科技的进步，各类电子产品皆朝向轻薄短小的趋势发展。然而，在这趋势之下，DRAM的临界尺寸亦逐渐缩小，其导致DRAM的工艺将面临许多挑战。

发明内容

本发明提供一种存储元件的制造方法，其可精准地控制电容器接触窗的临界尺寸，进而提升存储元件的可靠度。

本发明提供一种存储元件的制造方法，其步骤如下。在基底中形成多个隔离结构，以将基底分隔成多个有源区。在基底中形成多个字线组，字线组沿着Y方向延伸并穿过隔离结构与有源区。在基底上形成多个位线结构，位线结构沿着X方向延伸并横跨字线组。在位线结构之间的基底上形成第一介电层。在第一介电层中形成多个第一沟槽，其分别对应字线组。将第二介电层填入第一沟槽中。移除部分第一介电层，使得第一介电层的顶面低于第二介电层的顶面。形成第一掩膜层，其地覆盖第一介电层的顶面与第二介电层的顶面。以第一掩膜层为掩膜，进行第一蚀刻工艺，以于第一介电层中形成多个第二沟槽。将第三介电层填入第二沟槽中。移除第一介电层，以于第二介电层与第三介电层之间形成多个接触窗开口。将导体材料填入接触窗开口中。

基于上述，本发明通过先形成第一介电层，再于第一介电层中形成第二介电层与第三介电层。之后移除第一介电层以形成多个接触窗开口。接着将导体材料填入接触窗开口中，以形成多个电容器接触窗。也就是说，本发明通过镶嵌法来形成电容器接触窗，其可简化电容器接触窗的制造方法并精准地控制电容器接触窗的临界尺寸。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明的一实施例的存储元件的上视示意图；

图2A至图2L是沿着图1的A-A’线段的存储元件的制造流程的剖面示意图；

图3A至图3L是沿着图1的B-B’线段的存储元件的制造流程的剖面示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。

图1是本发明的一实施例的存储元件的上视示意图。以下实施例所述的存储元件是以动态随机存取存储器(DRAM)为例来进行说明，但本发明不以此为限。

请参照图1，本实施例提供一种存储元件包括：基底100、多个隔离结构101、多个有源区AA、多个位线结构102、多个字线组202以及多个电容器接触窗CC1、CC2。为图面清楚起见，图1仅显示上述构件，其他构件可见于后续图2A-图2L与图3A-图3L的剖面图。

如图1所示，基底100包括多个第一区R1与多个第二区R2。第一区R1与第二区R2沿着X方向交替排列。隔离结构101配置于基底100中，以将基底100定义出多个有源区(activeareas)AA。换言之，相邻两个有源区AA之间具有隔离结构101。在一实施例中，一个有源区AA上只形成有一个存储单元，且各存储单元由隔离结构101分隔，以有效减少存储单元之间的干扰问题。详细地说，有源区AA被配置为带状且排列成一阵列。在本实施例中，有源区AA排列成3个有源区行(active area columns)AC1～AC3，且相邻两个有源区行呈镜像配置。举例来说，有源区行AC3的长边方向与X方向呈现非正交而具有夹角θ，有源区行AC2的长边方向与X方向呈现非正交而具有夹角(180°-θ)。在一实施例中，夹角θ可介于20度至22度之间。但本发明不以此为限，在其他实施例中，相邻两个有源区行亦可以是相同配置。

位线结构102位于基底100上，且横越第一区R1与第二区R2。位线结构102沿着X方向延伸，且沿着Y方向相互排列。字线组202位于第一区R1的基底100中。字线组202沿着Y方向延伸，且沿着X方向相互排列。每一字线组202具有两个埋入式字线202a、202b。在一实施例中，X方向与Y方向实质上互相垂直。

在本实施例中，每一有源区AA具有长边L1与短边L2，且长边L1横越所对应的字线组202(即两个埋入式字线202a、202b)，且每一有源区AA与所对应的位线结构102的重叠处具有位线接触窗BC。因此，每一位线结构102在横越所对应的字线组202时，可利用位线接触窗BC来电性连接所对应的掺杂区(未示出)。所述掺杂区位于两个埋入式字线202a、202b之间。

电容器接触窗CC1、CC2位于位线结构102之间的基底100上。详细地说，电容器接触窗CC1、CC2分别配置在有源区AA的长边L1的两端点上，其可电性连接有源区AA与后续形成的电容器(未示出)。另外，虽然电容器接触窗CC1、CC2在图1中显示为矩形，但实际上形成的接触窗会略呈圆形，且其大小可依工艺需求来设计。

图2A至图2L是沿着图1的A-A’线段的存储元件的制造流程的剖面示意图。图3A至图3L是沿着图1的B-B’线段的存储元件的制造流程的剖面示意图。

请同时参照图1、图2A以及图3A，本实施例提供一种存储元件的制造方法，其步骤如下。首先，提供一初始结构，其包括基底100、多个隔离结构101、多个位线结构102以及多个字线组202。在一实施例中，基底100可例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor Over Insulator，SOI)。在本实施例中，基底100为硅基底。

如图1与图3A所示，隔离结构101配置于基底100中，以将基底100分隔出多个有源区AA。在一实施例中，隔离结构101包括介电材料，所述介电材料可以是氧化硅。在另一实施例中，隔离结构101可例如是浅沟槽隔离结构(STI)。

如图1与图2A所示，多个字线组202配置于第一区R1的基底100中。详细地说，每一字线组202包括两个埋入式字线202a、202b。每一埋入式字线202a包括栅极204a以及栅介电层206a。栅介电层206a围绕栅极204a，以电性隔离栅极204a与基底100。在一实施例中，栅极204a的材料包括导体材料，所述导体材料可例如是金属材料、阻障金属材料或其组合，其形成方法可以是化学气相沉积法(CVD)或物理气相沉积法(PVD)。栅介电层206a的材料可例如是氧化硅，其形成方法可以是化学气相沉积法、热氧化法或临场蒸气产生法(in situsteam generation，ISSG)等。相似地，另一埋入式字线202b亦包括栅极204b以及栅介电层206b。栅介电层206b围绕栅极204b，以电性隔离栅极204b与基底100。另外，所述初始结构更包括氮化硅层208。详细地说，氮化硅层208配置于埋入式字线202a、202b上并延伸覆盖基底100与隔离结构101的顶面。在一实施例中，氮化硅层208的形成方法可以是化学气相沉积法。

请回头参照图1与图3A，多个位线结构102形成在基底100上。在图3A的剖面上，位线结构102由下而上包括氧化硅层104、氮化硅层106、阻障层108、位线110以及顶盖层112。第一间隙壁114覆盖氮化硅层106的侧壁、阻障层108的侧壁、位线110的侧壁以及顶盖层112的侧壁。第二间隙壁116覆盖第一间隙壁114的侧壁、氧化硅层104的侧壁以及顶盖层112的顶面。另一方面，在沿着有源区AA的剖面上，位线结构102由下而上包括位线接触窗(未示出)、阻障层108、位线110以及顶盖层112。位线结构102可通过位线接触窗(未示出)来电性连接有源区AA(即源极/漏极掺杂区)。

在一实施例中，位线接触窗(未示出)的材料可以是多晶硅或硅锗。阻障层108的材料包括阻障金属材料，其可例如是TiN。位线110的材料可以是金属材料，其可例如是W。顶盖层112的材料可以是氮化硅。另外，在位线接触窗(未示出)与位线110之间亦可包括金属硅化物层(未示出)，其可例如是TiSi、CoSi、NiSi或其组合。

需注意的是，第一间隙壁114与第二间隙壁116可以是沿着X方向延伸的条状形式，其可保护位线结构102的侧壁，以电性隔离位线结构102与后续形成的导体材料136(如图3J所示)。另外，第一间隙壁114的材料可以是氮化硅，而第二间隙壁116的材料可以是氧化硅。第一间隙壁114与第二间隙壁116形成方法类似现有间隙壁的形成方法，于此便不再详述。在一实施例中，由于第二间隙壁116为氧化硅，因此，相较于现有的氮化硅，本实施例的第二间隙壁116可有效地降低相邻位线结构102之间的寄生电容，进而提升存储器的效能。但本发明不以此为限，第二间隙壁116的材料可以是其他低介电常数材料(亦即介电常数低于4的介电材料)。

请同时参照图2A与图3A，在初始结构(或基底100)上形成第一介电层118。第一介电层118填入位线结构102之间的空间中，并延伸覆盖位线结构102的顶面。在一实施例中，第一介电层118的材料可以是旋涂式介电材料(spin-on dielectric，SOD)。

如图2A与图3A所示，在第一介电层118上依序形成氧化硅层120、碳层122以及氮氧化硅层124。在一实施例中，氧化硅层120、碳层122以及氮氧化硅层124的复合层可视为硬掩膜层HM。在另一实施例中，氧化硅层120的材料可例如是四乙氧基硅烷(tetraethoxysilane，TEOS)。

如图2A与图3A所示，在氮氧化硅层124(或硬掩膜层HM)上形成光刻胶图案126。光刻胶图案126具有多个开口12。开口12可以是条状开口，其沿着Y方向延伸，并暴露出氮氧化硅层124的部分表面。另一方面来看，开口12仅位于第一区R1的基底100上，并对应字线组202。

请同时参照图2B与图3B，以光刻胶图案126为掩膜，移除部分硬掩膜层HM与部分第一介电层118，以在剩余的氧化硅层120与第一介电层118a中形成多个第一沟槽14。第一沟槽14沿着Y方向延伸，并暴露出第一区R1的氮化硅层208的顶面。也就是说，第一沟槽14分隔相邻两个第一介电层118a，使得第一介电层118a位于第二区R2的基底100上。

请同时参照图2B-图2C与图3B-图3C，在移除光刻胶图案126、氮氧化硅层124以及碳层122之后，在氧化硅层120上形成介电材料128。介电材料128填入第一沟槽14中并覆盖氧化硅层120的顶面120t。在一实施例中，介电材料128可以是氮化物，例如是氮化硅。

请同时参照图2C-图2D与图3C-图3D，对介电材料128进行第一回蚀刻工艺，移除部分介电材料128，以暴露出氧化硅层120的顶面120t。在此情况下，填入第一沟槽14的第二介电层128a的顶面128t与氧化硅层120的顶面120t实质上共平面。在替代实施例中，第一介电层118a与其上的氧化硅层120可视为一整个第一介电层

请同时参照图2D-图2E与图3D-图3E，移除氧化硅层120。如图2E所示，第一介电层118a的顶面118t低于第二介电层128a的顶面128t。在一实施例中，第一介电层118a的顶面118t与第二介电层128a的顶面128t之间具有高度差H，所述高度差H可介于55nm至65nm之间。在替代实施例中，部分第一介电层118a亦被移除。

请同时参照图2F与图3F，于基底100上形成第一掩膜层130。在一实施例中，第一掩膜层130的材料包括介电材料，其可例如是氧化物、氮化物、氮氧化物或其组合，其可由原子层沉积法(ALD)或类似方法所形成。在本实施例中，第一掩膜层130可以是超低温氧化物(Ultra-Low Temperature Oxide，ULTO)。如图2F所示，第一掩膜层130共形地覆盖第一介电层118a的顶面118t与第二介电层128a的顶面128t的形貌，以形成凹凸不平的表面130t。在一些实施例中，第一掩膜层130可例如是具有相同厚度的连续凹凸结构。位于第一介电层118a上的第一掩膜层130为凹部；而位于第二介电层128a上的第一掩膜层130为凸部。在替代实施例中，第一掩膜层130的顶面130t具有多个第一凹口16，其分别对应第二区R2中的隔离结构101(或第一介电层118a的顶面118t)。

如图2F与图3F所示，在第一掩膜层130上形成第二掩膜层132。在一实施例中，第二掩膜层132的材料包括介电材料，其可例如是氧化物、氮化物、氮氧化物或其组合，其可由化学气相沉积法或类似方法所形成。在本实施例中，第二掩膜层132可以是等离子体增强型氮化硅(plasma-enhanced silicon nitride，PESIN)。具体来说，如图2F所示，第二掩膜层132填入第一凹口16中，使得第二掩膜层132的顶面132t形成第二凹口18。位于第一介电层118a上的第二掩膜层132(或位于第一凹口16中的第二掩膜层132)具有第一厚度T1，而位于第二介电层128a上的第二掩膜层132具有第二厚度T2。在一实施例中，第二厚度T2大于第一厚度T1。在替代实施例中，第二掩膜层132为非共形(non-conformal)层，因此，第二凹口18的顶部会形成悬突(overhang)。在此情况下，如图2F所示，第二凹口18的剖面轮廓呈一上窄下宽的形状。也就是说，第二凹口18的底部宽度W2大于第二凹口18的顶部宽度W1。在本实施例中，第二掩膜层132有助于控制后续形成的第三介电层134a的宽度(如图2H所示)。将于后续段落详细说明，于此便不再详述。

请同时参照图2F-图2G与图3F-图3G，以第二掩膜层132与第一掩膜层130为掩膜，进行全面性蚀刻工艺(其可视为第一蚀刻工艺)，以于第一介电层118a中形成多个第二沟槽24。具体来说，第二沟槽24沿着第二凹口18，向下贯穿第二掩膜层132a、第一掩膜层130a以及第一介电层118b，以暴露出第二区R2中的氮化硅层208。在形成第二沟槽24的过程中，部分第二掩膜层132被移除，而使得第二掩膜层132a的厚度小于第二掩膜层132的厚度。在本实施例中，第二沟槽24是通过第二掩膜层132与第一掩膜层130当作蚀刻掩膜所形成，且不需要额外的光罩即可对准第二区R2中的隔离结构101。因此，第二沟槽24可视为自对准沟槽(self-align trench)。在此情况下，本实施例可减少工艺步骤及光罩的使用，进而降低制造成本。

在一实施例中，上述全面性蚀刻工艺对于第二掩膜层132与第一掩膜层130具有高蚀刻选择性。也就是说，此全面性蚀刻工艺对于第一掩膜层130的蚀刻速率大于对于第二掩膜层132的蚀刻速率。另外，由于第二掩膜层132的第一厚度T1小于其第二厚度T2，因此，在进行全面性蚀刻工艺时，位于第一凹口16中较薄的第二掩膜层132较快被移除，进而暴露出下方的第一掩膜层130。另一方面，位于第二介电层128a上较厚的第二掩膜层132可用以当作蚀刻掩膜，以避免第一掩膜层130遭受过度蚀刻。

此外，在一实施例中，上述全面性蚀刻工艺对于第二掩膜层132与第一介电层118a具有高蚀刻选择性。也就是说，此全面性蚀刻工艺对于第一介电层118a的蚀刻速率大于对于第二掩膜层132的蚀刻速率。在此情况下，第二掩膜层132可用以当作蚀刻掩膜，以于第一介电层118a中形成第二沟槽24。

值得注意的是，若是在未形成第二掩膜层132的情况下直接进行全面性蚀刻工艺，则全面性蚀刻工艺将过度蚀刻第一掩膜层130，并加宽第二沟槽24的宽度，使其大于第一凹口16的宽度。在此情况下，后续填入第二沟槽24中的第三介电层134a(如图2H所示)的宽度则会增加，进而减少后续形成的电容器接触窗CC1、CC2(如图2L所示)的宽度。也就是说，有源区AA与电容器接触窗CC1、CC2之间的接触面积会减少，其将导致有源区AA与电容器接触窗CC1、CC2之间的阻抗增加，进而导致存储元件的操作速度与效能降低。另一方面，若第二沟槽24的宽度过大，亦不利于降低存储元件的临界尺寸。

如图2G所示，在形成第二沟槽24之后，于基底100上形成介电材料134。介电材料134填入第二沟槽24中且延伸覆盖第二掩膜层132a的顶面。在一实施例中，介电材料134可例如是氧化物、氮化物、氮氧化物或其组合，其可由ALD、CVD或类似方法所形成。在本实施例中，介电材料134可以是氮化物，例如是氮化硅。

请同时参照图2G-图2H与图3G-图3H，进行第二回蚀刻工艺，移除部分介电材料134、第二掩膜层132a、第一掩膜层130a以及部分第二介电层128a，以暴露出第一介电层118b的顶面118t。在此情况下，填入第二沟槽24中的介电材料134可视为第三介电层134a，其分隔相邻两个第一介电层118b。在另一实施例中，如图3H所示，部分第二间隙壁116亦被移除，以暴露出位线结构102的顶面102t。

请同时参照图2H-图2I与图3H-图3I，进行蚀刻工艺(其可视为第二蚀刻工艺)，移除第一介电层118b，以于第二介电层128b与第三介电层134a之间形成多个接触窗开口26。在一实施例中，所述蚀刻工艺包括干式蚀刻工艺、湿式蚀刻工艺或其组合。举例来说，可仅进行干式蚀刻工艺。另一方面，亦可先进行干式蚀刻工艺，再进行湿式蚀刻工艺，以避免损伤基底100的顶面。在本实施例中，蚀刻工艺对于第一介电层118b的蚀刻速率大于对于第二介电层128b的蚀刻速率与第三介电层134a的蚀刻速率。也就是说，在蚀刻工艺期间，会完全移除第一介电层118b，而不会移除或些微移除第二介电层128b与第三介电层134a。此外，虽然图2I与图3I所示出的接触窗开口26暴露出氮化硅层208的顶面，但本发明不以此为限。在其他实施例中，上述蚀刻工艺亦可移除部分氮化硅层208，以暴露出第二区R2的基底100。在替代实施例中，在进行蚀刻工艺之后，亦可进行额外蚀刻工艺以移除部分氮化硅层208，以暴露出第二区R2的基底100。

请同时参照图2J与图3J，将导体材料136填入接触窗开口26中。在一实施例中，导体材料136可例如是多晶硅，其形成方法可以是先进行CVD，而后进行化学机械研磨工艺(CMP)。

请同时参照图2J-图2K与图3J-图3K，移除部分导体材料136，以于导体材料136a上形成多个开口28。如图2K所示，开口28位于第二介电层128b与第三介电层134a之间。如图3K所示，开口28位于位线结构102之间。

如图2L与图3L所示，于导体材料136a上分别形成金属硅化物层138与金属层140。在一实施例中，金属硅化物层138可例如是TiSi、CoSi、NiSi或其组合。在一实施例中，金属层140可例如是W。如图2L所示，导体材料136a、金属硅化物层138以及金属层140的复合结构可视为电容器接触窗CC1或CC2。电容器接触窗CC1、CC2分别配置在有源区AA的两端，以电性连接有源区AA与后续形成的电容器144。

在一实施例中，如图2L所示，电容器接触窗CC1、CC2不仅覆盖有源区AA的表面，还覆盖部分埋入式字线202a的顶面。具体来说，本实施例是以镶嵌法(damascene method)来形成电容器接触窗CC1、CC2。因此，电容器接触窗CC1、CC2可以是矩形结构。也就是说，电容器接触窗CC1、CC2的侧壁实质上垂直于基底100的顶面。另外，电容器接触窗CC1、CC2是将导体材料136填入第二沟槽24所形成的。在此情况下，相较于图案化导体材料的步骤，本实施例的制造方法可精准地控制电容器接触窗CC1、CC2的宽度或临界尺寸，进而提升存储元件的可靠度。

另外，在此情况下，第三介电层134a分别对应第二区R2的基底100中的隔离结构101，以电性隔绝相邻两个电容器接触窗CC1、CC2。

请同时参照图2L与图3L，在基底100上形成介电层142。接着，在介电层142中形成多个电容器开口40，并在电容器开口40中分别形成多个电容器144。电容器144通过电容器接触窗CC1、CC2分别与有源区AA电性连接。具体来说，电容器144包括下电极144a、上电极144c及介电层144b。介电层144b位于下电极144a与上电极144c之间。下电极144a分别与电容器接触窗CC1、CC2电性连接。在一实施例中，介电层142的材料可例如是氧化硅。下电极144a与上电极144c的材料例如是氮化钛、氮化钽、钨、钛钨、铝、铜或金属硅化物。介电层144b可包括高介电常数材料层(即介电常数高于4的介电材料)，其材料例如是下述元素的氧化物，如：铪、锆、铝、钛、镧、钇、钆或钽，又或是氮化铝，或是上述任意组合。

值得注意的是，由于第二介电层128b与第三介电层134a的材料皆为氮化硅，因此，在介电层142中形成电容器开口40时，第二介电层128b与第三介电层134a可用以当作蚀刻停止层。所述蚀刻停止层可避免在形成电容器开口40时的过度蚀刻，而导致相邻两个电容器接触窗CC1、CC2电性连接所造成的短路问题。另一方面，即使电容器开口40的形成过程中有重叠偏移(overlay shift)或是对准失误(misalignment)，由氮化硅所构成的第二介电层128b与第三介电层134a亦可防止电容器开口40形成的过度蚀刻，以防止相邻两个电容器接触窗CC1、CC2短路问题。因此，本实施例的电容器接触窗CC1、CC2可保持柱状结构，而不会在电容器接触窗CC1、CC2的底部产生尖角。

综上所述，本发明通过先形成第一介电层，再于第一介电层中形成第二介电层与第三介电层。之后，移除第一介电层以形成多个接触窗开口。接着，将导体材料填入接触窗开口中，以形成多个电容器接触窗。也就是说，本发明通过镶嵌法来形成电容器接触窗，其可简化电容器接触窗的制造方法并精准地控制电容器接触窗的临界尺寸，进而提升存储元件的可靠度。另外，本发明将电容器接触窗旁的介电层的材料皆为氮化硅，其可避免过度蚀刻而导致相邻两个电容器接触窗短路的问题。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (13)

1.一种存储元件的制造方法，包括：

在基底中形成多个隔离结构，以将所述基底分隔成多个有源区；

在所述基底中形成多个字线组，所述字线组沿着Y方向延伸并穿过所述隔离结构与所述有源区；

在所述基底上形成多个位线结构，所述位线结构沿着X方向延伸并横跨所述字线组；

在所述位线结构之间的所述基底上形成第一介电层；

在所述第一介电层中形成多个第一沟槽，其分别对应所述字线组；

将第二介电层填入所述第一沟槽中；

移除部分所述第一介电层，使得所述第一介电层的顶面低于所述第二介电层的顶面；

形成第一掩膜层，以覆盖所述第一介电层的所述顶面与所述第二介电层的所述顶面；

以所述第一掩膜层为掩膜，进行第一蚀刻工艺，以于所述第一介电层中形成多个第二沟槽；

将第三介电层填入所述第二沟槽中；

移除所述第一介电层，以于所述第二介电层与所述第三介电层之间形成多个接触窗开口；以及

将导体材料填入所述接触窗开口中。

2.根据权利要求1所述的存储元件的制造方法，其中所述第一掩膜层的顶面具有多个第一凹口，其对应于所述隔离结构。

3.根据权利要求2所述的存储元件的制造方法，还包括在所述第一掩膜层上形成第二掩膜层，其中所述第二掩膜层填入所述第一凹口中，使得所述第二掩膜层的顶面处形成多个第二凹口。

4.根据权利要求3所述的存储元件的制造方法，其中各所述第二凹口的底部宽度大于其顶部宽度。

5.根据权利要求3所述的存储元件的制造方法，其中位于所述第一介电层上的所述第二掩膜层具有第一厚度，位于所述第二介电层上的所述第二掩膜层具有第二厚度，所述第二厚度大于所述第一厚度。

6.根据权利要求3所述的存储元件的制造方法，其中所述第一掩膜层包括超低温氧化物、原子层氧化物或其组合，所述第二掩膜层包括氮化物。

7.根据权利要求3所述的存储元件的制造方法，其中所述第一蚀刻工艺对所述第一掩膜层的蚀刻速率大于对所述第二掩膜层的蚀刻速率。

8.根据权利要求3所述的存储元件的制造方法，其中所述第一蚀刻工艺对所述第一介电层的蚀刻速率大于对所述第二掩膜层的蚀刻速率。

9.根据权利要求3所述的存储元件的制造方法，其中所述移除所述第一介电层以形成所述接触窗开口的步骤包括进行第二蚀刻工艺，其包括干式蚀刻工艺、湿式蚀刻工艺或其组合。

10.根据权利要求9所述的存储元件的制造方法，其中所述第二蚀刻工艺对所述第一介电层的蚀刻速率大于对所述第二介电层、所述第三介电层的蚀刻速率。

11.根据权利要求1所述的存储元件的制造方法，其中所述第一介电层的材料包括旋涂式介电材料，所述第二介电层包括氮化物，所述第三介电层包括氮化物。

12.根据权利要求1所述的存储元件的制造方法，其中将所述导体材料填入所述接触窗开口中之后，所述方法还包括：

回蚀所述导体材料；

在所述导体材料上形成金属硅化物层；以及

在所述金属硅化物层上形成金属层。

13.根据权利要求1所述的存储元件的制造方法，还包括在所述导体材料上形成多个电容器，其中所述电容器中的一者包括：下电极、上电极以及配置在所述上电极与所述下电极之间的介电层。

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