TWI725151B

TWI725151B - 隔離結構及其製造方法

Info

Publication number: TWI725151B
Application number: TW106110418A
Authority: TW
Inventors: 黃柏誠; 蔡傅守; 劉俊良; 龔吉富
Original assignee: 聯華電子股份有限公司
Priority date: 2017-03-29
Filing date: 2017-03-29
Publication date: 2021-04-21
Also published as: TW201838091A

Abstract

一種隔離結構的製造方法，其包括以下步驟。於基底上形成罩幕層，罩幕層具有開口，裸露出基底的表面。移除開口所裸露的基底，以在基底中形成溝渠。於溝渠的側壁與底面以及罩幕層上形成介電材料層。對介電材料層進行結構性破壞處理，以形成第一介電層。於溝渠中填入並於第一介電層上覆蓋第二介電層。移除罩幕層上的第一介電層及第二介電層。移除罩幕層。

Description

隔離結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種隔離結構及其製造方法。

淺溝渠隔離（shallow trench isolation，STI）結構具有良好的隔離效果且占用面積小，常用來作為半導體中隔離相鄰電晶體的隔離結構。然而，在淺溝渠隔離結構的製程中，由於負載效應（loading effect）的影響，位於空曠區（isolate area）的淺溝渠隔離結構容易產生碟形凹陷（dishing）的問題，進而影響後續製程。因此，避免碟形凹陷的問題以及增加淺溝渠隔離結構的製程裕度（window），實為目前研發人員亟待解決的議題之一。

本發明提供一種具有良好平坦度的隔離結構及其製造方法。

本發明的一實施例提供一種隔離結構的製造方法，其包括以下步驟。於基底上形成罩幕層，罩幕層具有開口。移除開口底部的基底，以在基底中形成溝渠。於溝渠的側壁與底面以及罩幕層上形成介電材料層。對介電材料層進行結構性破壞處理，以形成第一介電層。於溝渠中填入並於第一介電層上覆蓋第二介電層。移除罩幕層上的第一介電層及第二介電層。移除罩幕層。

在本發明的一實施例中，上述結構性破壞處理包括多孔化處理。

在本發明的一實施例中，上述多孔化處理包括氣體簇離子束。

在本發明的一實施例中，上述第一介電層的孔隙率大於第二介電層的孔隙率。

在本發明的一實施例中，上述溝渠包括第一溝渠及尺寸小於第一溝渠的第二溝渠，第一溝渠位於基底的第一區，第二溝渠位於基底的第二區，且結構性破壞處理是選擇性對位於第一區的介電材料層進行。

在本發明的一實施例中，上述介電材料層未填滿第一溝渠與第二溝渠。第二介電層填入第一溝渠與第二溝渠。

在本發明的一實施例中，上述介電材料層未填滿第一溝渠，而填滿第二溝渠。第二介電層填入第一溝渠，而未填入第二溝渠。

本發明的一實施例提供一種隔離結構，其包括第一介電層以及第二介電層。第一介電層，具有多孔性結構，第一介電層位於基底中的第一溝渠的側壁與底面。第二介電層，位於第一溝渠中且位於第一介電層上。

在本發明的一實施例中，上述第一介電層與第二介電層的材料相同。

在本發明的一實施例中，更包括介電材料層。上述介電材料層覆蓋基底中的第二溝渠的側壁與底面。第二介電層還填入於第二溝渠中且覆蓋介電材料層，其中第一溝渠的尺寸大於第二溝渠的尺寸。

在本發明的一實施例中，更包括介電材料層。上述介電材料層填滿基底中的第二溝渠的側壁與底面，其中第一溝渠的尺寸大於第二溝渠的尺寸。

在本發明的一實施例中，上述介電材料層與第一介電層以及第二介電層的材料相同。

在本發明的一實施例中，上述第一介電層的孔隙率大於介電材料層的孔隙率且大於第二介電層的孔隙率。

基於上述，本發明上述實施例所提出的隔離結構及其製造方法是對介電材料層進行結構性破壞處理，以形成具多孔性結構的第一介電層，使得移除第一介電層的速率大於移除第二介電層的速率。因此，在移除罩幕層上的第一介電層與第二介電層後，溝渠中的第二介電層的頂面會高於或等於罩幕層的頂面，以提高隔離結構的製程裕度，使得隔離結構具有良好穩定性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1F為依照本發明一實施例的隔離結構的製造方法的示意圖。

請參照圖1A，提供基底100。基底100例如是半導體基底。半導體基底的材料例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。半導體基底可以不具有摻質或是具有摻質。摻質可以是P型或N型。P型摻質例如是硼。N型摻質例如是磷或是砷。基底100也可例如是非摻雜磊晶（Non-EPI）層、摻雜磊晶層、覆矽絕緣（SOI）基底或其組合。

於基底100上形成罩幕層104。罩幕層104具有裸露出基底100表面的開口106。在一些實施例中，罩幕層104的形成方法例如是先於基底100上形成罩幕材料層（未繪示）。接著，圖案化上述罩幕材料層，以形成具有裸露基底100表面開口106的罩幕層104。此圖案化步驟包括微影製程與蝕刻製程。罩幕材料層的材料例如是氮化矽。罩幕材料層的形成方法例如是化學氣相沉積法（CVD）、物理氣相沉積法（PVD）、原子層氣相沉積法（ALD）或其組合。為了緩衝罩幕層104與基底100之間的應力，並避免後續移除罩幕層104的製程中基底100受到損傷或污染，在一些實施例中，可先於基底100上形成墊層102之後，再於此墊層102上形成罩幕層104。也就是說，墊層102位於基底100與罩幕層104之間，以保護基底100並減緩罩幕層104與基底100之間的應力。墊層102的材料例如是氧化矽。墊層102的形成方法例如是熱氧化法（thermal oxidation）、CVD、ALD或其組合。

請同時參照圖1A與圖1B，移除開口106所裸露的基底100，以在基底100中形成溝渠108。在一些實施例中，形成溝渠108的方法例如是以罩幕層104為蝕刻罩幕，蝕刻開口106所裸露的基底100，以在基底100中形成溝渠108。另外，蝕刻開口106所裸露的基底100的方法可以是乾式蝕刻，例如反應性離子蝕刻法（RIE）。

接著，於溝渠108的側壁與底面以及罩幕層104上形成介電材料層110。在一些實施例中，介電材料層110共形地（conformally）形成於溝渠108以及罩幕層104的表面。介電材料層110的形成方法例如是CVD、ALD、旋塗法或其組合。CVD例如是流動式化學氣相沉積（FCVD）。

介電材料層110的材料例如是氧化矽。介電材料層110的厚度例如是50埃至500埃。

請參照圖1C，對介電材料層110進行結構性破壞處理，以形成第一介電層110a。進行結構性破壞處理所得到的第一介電層110a的膜品質（film quality）低於進行結構性破壞處理的介電材料層110。結構性破壞處理例如是多孔化處理。第一介電層110a例如是具多孔性結構。多孔化處理例如是採用氣體簇離子束（gas cluster ion beam，GCIB）來進行，但不以此為限。另外，結構性破壞處理的時間可視結構性破壞處理的能量大小、結構性破壞處理的範圍大小或是介電材料層110的材料進行適當地調整。

請同時參照圖1C與圖1D，於基底100上形成第二介電層112。第二介電層112覆蓋於第一介電層110a上並填入於溝渠108中。在一些實施例中，第二介電層112可與第一介電層110a的材料相同或相異，但是第二介電層112的結構性（或膜品質）優於第一介電層110a的結構性（或膜品質）。舉例來說，第二介電層112的緻密度高於第一介電層110a的緻密度，或者第二介電層112的孔隙率小於第一介電層110a的孔隙率。第二介電層112的材料例如是氧化矽。第二介電層112的形成方法可以與介電材料層110的形成方法相同或相異。第二介電層112的形成方法例如是CVD、ALD或其組合。第二介電層112的厚度例如是2900埃，或更厚。

請參照圖1E，移除罩幕層104上的第二介電層112及第一介電層110a。在一些實施例中，移除罩幕層104上的第二介電層112及第一介電層110a的方法可以採用平坦化製程。平坦化製程例如是以罩幕層104為研磨終止層，對罩幕層104上的第一介電層110a及第二介電層112進行化學機械研磨製程（CMP）製程。在一些實施例中，第一介電層110a與第二介電層112的材料相同，但由於第一介電層110a的結構性（或膜品質）較差（例如緻密度較低或孔隙率較大），而第二介電層112的結構性（或膜品質）較佳（例如緻密度較高或孔隙率較小），因此，第一介電層110a的研磨速率大於第二介電層112的研磨速率。也就是說，當位於罩幕層104以上的第二介電層112以及第一介電層110a被移除而裸露出罩幕層104的頂面後，溝渠108中的第二介電層112a的頂面仍然高於或等於罩幕層104的頂面。因此，可以避免或減少溝渠108中的第二介電層112a有碟形凹陷（dishing）的問題。

請同時參照圖1E與圖1F，移除基底100上的墊層102以及罩幕層104，以暴露基底100的表面並於基底100中形成隔離結構114。在一些實施例中，在移除墊層102時亦會移除基底100上的第一介電層110b以及第二介電層112a，因此於基底100中形成的隔離結構114包含第一介電層110c以及第二介電層112b。移除罩幕層104的方法例如是以熱磷酸（H₃ PO₄ ）溶液進行濕式蝕刻。移除墊層102的方法例如是以氫氟酸（HF）溶液進行濕式蝕刻。

請繼續參照圖1F，隔離結構114包括第一介電層110c以及第二介電層112b。第一介電層110c具有多孔性結構，且位於基底100中的溝渠108的側壁與底面。第二介電層112b，位於溝渠108中且位於第一介電層110c上。

請繼續參照圖1E、圖1F，由於第一介電層110a的研磨速率大於第二介電層112的研磨速率，因此當位於罩幕層104以上的第二介電層112以及第一介電層110a被移除而裸露出罩幕層104的頂面後，溝渠108中的第二介電層112a的頂面仍然高於或等於罩幕層104的頂面。故，可提高過度研磨的製程裕度（process window），可以避免或減少溝渠108中的第二介電層112b有碟形凹陷（dishing）的問題，使得所形成的隔離結構114具有良好的平坦度。

圖2A~2G為依照本發明另一實施例的隔離結構的製造方法的示意圖。

請參照圖2A，於基底100上依序形成墊層102以及罩幕層204。罩幕層204具有裸露出基底100表面的第一開口206以及尺寸小於第一開口206的第二開口216。第一開口206以及第二開口216分別位於基底100的第一區R1以及第二區R2。在一些實施例中，第一區R1可例如是隔離結構較易於產生碟形凹陷的區域；第二區R2可例如是隔離結構較不易於產生碟形凹陷的區域。在一些示範實施例中，第一區R1可例如是空曠區（isolate area）；第二區R2可例如是密集區（dense area）。罩幕層204的形成方法及材料與罩幕層104相似，於此不再重複贅述。

請參照圖2B，移除第一開口206以及第二開口216所裸露的基底100，以在第一區R1的基底100中形成第一溝渠208，並在第二區R2形成尺寸小於第一溝渠208的第二溝渠218。

請參照圖2C，於基底100上形成介電材料層110。在一實施例中，介電材料層110的厚度小於第二溝渠218之溝渠寬度的一半，使得介電材料層110共形地形成於第一區R1的第一溝渠208、第二區R2的第二溝渠218以及罩幕層104的表面，而未填滿第一溝渠208以及第二溝渠218。介電材料層110的厚度例如是50埃至500埃。

請參照圖2D，之後，選擇性地對第一區R1的介電材料層110進行結構性破壞處理G，以於第一區R1形成第一介電層110a，而第二區R2則維持原本的介電材料層110。進行結構性破壞處理G所得到的第一介電層110a的膜品質低於進行結構性破壞處理的介電材料層110。結構性破壞處理G例如是多孔化處理，以使第一介電層110a具多孔性結構。多孔化處理例如是採用GCIB來進行。在一些實施例中，可以在不需進行結構性破壞處理的第一區R1上形成罩幕層M來遮蔽，以選擇性地對第一區R1的介電材料層110進行結構性破壞處理G。罩幕層M的材料例如是光阻材料。罩幕層M的形成方法例如是旋塗法。在一些實施例中，在選擇性地對第一區R1的介電材料層110進行結構性破壞處理G後，將罩幕層M移除。移除罩幕層M的方法例如是進行灰化製程。在另一些實施例中，也可不需於第一區R1上形成罩幕層M，藉由機台的定位系統來達到選擇性地對第一區R1的介電材料層110進行結構性破壞處理G。結構性破壞處理G的時間可視結構性破壞處理G的能量大小、結構性破壞處理G的範圍大小或是介電材料層110的材料進行適當地調整。進行結構性破壞處理G（例如是多孔化處理）後，第一介電層110a的材料仍與介電材料層110相同（例如是氧化矽），但是第一介電層110a的結構性（或膜品質）比介電材料層110的結構性（或膜品質）差（例如是第一介電層110a的孔隙率大於介電材料層110的孔隙率），因此在後續進行移除製程時，可以提升第一介電層110a的移除速率。

請同時參照圖2D及圖2E，將第二介電層112填入於第一溝渠208以及第二溝渠218中並且覆蓋於第一介電層110a以及介電材料層110上。在一些實施例中，第二介電層112可與第一介電層110的材料相同或相異。第二介電層112可與第一介電層110a的材料相同或相異，但是第二介電層112的結構性（或膜品質）優於第一介電層110a的結構性（或膜品質）。舉例來說，第二介電層112的緻密度高於第一介電層110a的緻密度，或者第二介電層112的孔隙率小於第一介電層110a的孔隙率。第二介電層112的材料例如是氧化矽。第二介電層112的形成方法可以與介電材料層110的形成方法相同或相異。第二介電層112的形成方法例如是CVD、ALD或其組合。

請參照圖2F，移除罩幕層204上的介電材料層110、第一介電層110a以及第二介電層112。在一些實施例中，移除罩幕層204上的介電材料層110、第一介電層110a以及第二介電層112的方法可以採用平坦化製程。平坦化製程例如是以罩幕層204為研磨終止層，對罩幕層204上的介電材料層110、第一介電層110a以及第二介電層112進行CMP製程。在一些實施例中，介電材料層110、第一介電層110a與第二介電層112的材料相同，但第一介電層110a的結構性較差（例如緻密度較低或孔隙率較大），而介電材料層110以及第二介電層112的結構性較佳（例如緻密度較高或孔隙率較小），因此，第一介電層110a的研磨速率大於介電材料層110以及第二介電層112的研磨速率。在一些示例性實施例中，第一介電層110b與介電材料層111的研磨速率比例如是1.5至3。

也就是說，當第一溝渠208與第二溝渠218上的部分第二介電層112被移除而裸露出第一介電層110a與介電材料層110後，由於第二介電層112的研磨速率小於第一介電層110a的研磨速率，因此，當第一介電層110a以及介電材料層110被移除而裸露出罩幕層204後，第一區R1的第一溝渠208中的第二介電層112a的頂面會高於第一介電層110a的頂面，例如是仍然高於或等於罩幕層204的頂面。此外，在一些實施例中，第二區R2的介電材料層110與第二介電層112的材料相同，具有大致相同的研磨速率，但位於第二區R2的第二溝渠218的尺寸較小，因此，當位於罩幕層204上的介電材料層110被移除後，第二溝渠218中的第二介電層112a的頂面與罩幕層204的頂面可大致維持共平面。因此，可提高製程裕度，以避免第二溝渠218中的第二介電層112a產生碟形凹陷的問題。

請同時參照圖2F及圖2G，移除基底100上的墊層102以及罩幕層204，以暴露基底100的表面並分別在第一區R1及第二區R2的基底100中形成隔離結構114以及隔離結構214。在一些實施例中，在移除墊層102時亦會移除基底100上的第一介電層110b、介電材料層111以及第二介電層112a，因此於第一區R1的基底100中形成的隔離結構114包含第一介電層110c與第二介電層112b，而第二區R2的基底100中形成的隔離結構214包含介電材料層111a與第二介電層112b。移除罩幕層204的方法例如是以熱磷酸溶液進行濕式蝕刻。移除墊層102的方法例如是以氫氟酸溶液進行濕式蝕刻製程。在一些示例性實施例中，在移除墊層102的濕式蝕刻製程中，第一介電層110b與第二介電層112a的蝕刻選擇比例如是1.5至3；第一介電層110b與介電材料層111的蝕刻選擇比例如是1.5至3。

圖3A~3E為依照本發明又一實施例的隔離結構的製造方法的示意圖。首先，進行如上述圖2A及圖2B的製程，以在第一區R1的基底100中形成第一溝渠208，並在第二區R2形成尺寸小於第一溝渠208的第二溝渠218。

接著，請參照圖3A，於基底100上形成介電材料層310。介電材料層310的厚度大於第二溝渠218的溝渠寬度的一半，但小於第一溝渠208的溝渠寬度的一半。因此，介電材料層310為共形會填滿第二溝渠218，但在第一溝渠208為共形層，僅會覆蓋以及罩幕層204的表面，而不會將溝渠208填滿。介電材料層310的材料例如是氧化矽。介電材料層310的形成方法例如是CVD、ALD或其組合。介電材料層310的厚度例如是50埃至500埃，或更厚。

請參照圖3B，選擇性地對第一區R1的介電材料層310進行結構性破壞處理G，以於第一區R1形成第一介電層310a，而第二區R2則維持原本的介電材料層310。進行結構性破壞處理G所得到的第一介電層310a的膜品質（film quality）低於進行結構性破壞處理的介電材料層310。結構性破壞處理G例如是多孔化處理，以使第一介電層310a具多孔性結構。多孔化處理例如是採用GCIB來進行。在一些實施例中，可藉由機台的定位系統來選擇性地對第一區R1的介電材料層310進行結構性破壞處理G。在另一些實施例中，也可以藉由在不需進行結構性破壞處理G的第一區R1上形成罩幕層M來遮蔽，以選擇性地對第一區R1的介電材料層310進行結構性破壞處理G。另外，結構性破壞處理G的時間可視結構性破壞處理G的能量大小、結構性破壞處理G的範圍大小或是介電材料層310的材料進行適當地調整。進行結構性破壞處理（例如是多孔化處理）後，第一介電層310a的材料仍與介電材料層310相同（例如是氧化矽），但是第一介電層310a的結構性（或膜品質）比介電材料層310的結構性（或膜品質）差（例如是第一介電層310a的孔隙率大於介電材料層310的孔隙率），因此在後續進行移除製程時，可以提升第一介電層310a的移除速率。在一些示例性實施例中，第一介電層310a與介電材料層310的研磨速率比例如是1.5至3。

請同時參照圖3B及圖3C，將第二介電層112填入於第一溝渠208中並且覆蓋於第一介電層310a以及介電材料層310上。在本些實施例中，介電材料層310已填滿第二溝渠218，因此，第二介電層112未填入第二溝渠218中。第二介電層112的材料可與介電材料層310的材料相同或相異。也就是說，第二介電層112的材料可與第一介電層310a的材料相同或相異，但是第二介電層112的結構性（或膜品質）優於第一介電層310a的結構性（或膜品質）。舉例來說，第二介電層112的緻密度高於第一介電層310a的緻密度，或者第二介電層112的孔隙率小於第一介電層310a的孔隙率。第二介電層112的材料例如是氧化矽。第二介電層112的形成方法可以與介電材料層310的形成方法相同或相異。第二介電層112的形成方法例如是CVD、ALD或其組合。

請同時參照圖3C及圖3D，移除罩幕層204上的介電材料層310、第一介電層310a以及第二介電層112。在一些實施例中，移除罩幕層204上的介電材料層310、第一介電層310a以及第二介電層112的方法可以採用平坦化製程。平坦化製程例如是以罩幕層204為研磨終止層，對罩幕層204上的介電材料層310、第一介電層310a以及第二介電層112進行CMP製程。在一些實施例中，介電材料層310、第一介電層310a與第二介電層112的材料相同，但第一介電層310a的結構性（或膜品質）較差（例如緻密度較低或孔隙率較大），而介電材料層310以及第二介電層112的結構性（或膜品質）較佳（例如緻密度較高或孔隙率較小），因此，第一介電層310a的研磨速率大於介電材料層310以及第二介電層112的研磨速率。也就是說，當部分的第二介電層112被移除而裸露出第一介電層310a（及介電材料層310）時，由於第二介電層112的研磨速率小於第一介電層310a的研磨速率，因此，當第一區R1中的第一介電層310a被移除而裸露出罩幕層204後，第一溝渠208中的第二介電層112a的頂面會高於第一介電層310a的頂面，例如是仍然高於或等於罩幕層204的頂面。此外，位於第二區R2的第二溝渠218的尺寸較小，且第二介電層112的研磨速率與介電材料層310的研磨速率相當，因此，在移除罩幕層204上的介電材料層310後，第二溝渠218中的介電材料層311的頂面與罩幕層204的頂面仍大致維持共平面。如此一來，可提高製程裕度，以避免或減少第二溝渠溝渠218中的介電材料層311有碟形凹陷的問題。

請同時參照圖3D及圖3E，移除基底100上的墊層102以及罩幕層204，以暴露基底100的表面並分別在第一區R1及第二區R2的基底100中形成隔離結構314以及隔離結構311a。在一些實施例中，移除墊層102時亦會移除基底100上的第一介電層310b、介電材料層311以及第二介電層112a，因此第一區R1的基底100中形成的隔離結構314包含第一介電層310c與第二介電層112b，第二區R2的基底100中形成隔離結構311a。移除罩幕層204的方法例如是以熱磷酸溶液進行濕式蝕刻。移除墊層102的方法例如是以氫氟酸溶液進行濕式蝕刻。在一些示例性實施例中，在移除墊層102的濕式蝕刻製程中，第一介電層310b與第二介電層112a的蝕刻選擇比例如是1.5至3；第一介電層310b與介電材料層311的蝕刻選擇比例如是1.5至3。

綜上所述，上述實施例所述的隔離結構及其製造方法是對先形成在溝渠側壁與底部的介電材料層進行結構性破壞處理，以形成膜品質較差（例如是具多孔性結構）的第一介電層，使得移除第一介電層的速率大於移除第二介電層的速率。因此，當罩幕層上的第一介電層被移除後，位於溝渠中的第二介電層的頂面仍然高於或等於罩幕層的頂面。如此一來，可提高隔離結構的過度研磨的製程裕度，以避免或減少空曠區的隔離結構產生碟形凹陷的問題，使得隔離結構具有良好的平坦性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底102‧‧‧墊層104、204、M‧‧‧罩幕層106‧‧‧開口108‧‧‧溝渠110、111、310、311、111a‧‧‧介電材料層110a、110b、110c、310a、310b、310c‧‧‧第一介電層112、112a、112b‧‧‧第二介電層114、214、311a、314‧‧‧隔離結構206‧‧‧第一開口216‧‧‧第二開口208‧‧‧第一溝渠218‧‧‧第二溝渠R1‧‧‧第一區域R2‧‧‧第二區域G‧‧‧結構性破壞處理

圖1A至圖1F為依照本發明一實施例的隔離結構的製造方法的示意圖。圖2A至圖2G為依照本發明另一實施例的隔離結構的製造方法的示意圖。圖3A至圖3E為依照本發明又一實施例的隔離結構的製造方法的示意圖。

100‧‧‧基底

102‧‧‧墊層

104‧‧‧罩幕層

108‧‧‧溝渠

110b‧‧‧第一介電層

112a‧‧‧第二介電層

Claims

一種隔離結構的製造方法，包括：於基底上形成罩幕層，所述罩幕層具有開口；移除所述開口底部的所述基底，以在所述基底中形成溝渠；於所述溝渠的側壁與底面以及所述罩幕層上形成介電材料層；對所述介電材料層進行結構性破壞處理，以形成第一介電層；於所述溝渠中填入並於所述第一介電層上覆蓋第二介電層；移除所述罩幕層上的所述第一介電層及所述第二介電層；以及移除所述罩幕層。
如申請專利範圍第1項所述的隔離結構的製造方法，其中所述結構性破壞處理包括多孔化處理。
如申請專利範圍第2項所述的隔離結構的製造方法，其中所述多孔化處理包括氣體簇離子束。
如申請專利範圍第1項所述的隔離結構的製造方法，其中所述第一介電層的孔隙率大於所述第二介電層的孔隙率。
如申請專利範圍第1項所述的隔離結構的製造方法，其中所述溝渠包括第一溝渠及尺寸小於所述第一溝渠的第二溝渠，所述第一溝渠位於所述基底的第一區，所述第二溝渠位於所述基底的第二區，且所述結構性破壞處理選擇性對位於所述第一區的所述介電材料層進行。
如申請專利範圍第5項所述的隔離結構的製造方法，其中：所述介電材料層未填滿所述第一溝渠與所述第二溝渠；以及所述第二介電層填入所述第一溝渠與所述第二溝渠。
如申請專利範圍第5項所述的隔離結構的製造方法，其中：所述介電材料層未填滿所述第一溝渠，而填滿所述第二溝渠；以及所述第二介電層填入所述第一溝渠，而未填入所述第二溝渠。
一種隔離結構，包括：第一介電層，具有多孔性結構，所述第一介電層位於基底中的第一溝渠的側壁與底面；以及第二介電層，位於所述第一溝渠中且位於所述第一介電層上。
如申請專利範圍第8項所述的隔離結構，其中所述第一介電層與所述第二介電層的材料相同。
如申請專利範圍第9項所述的隔離結構，其中所述第一介電層的孔隙率大於所述第二介電層的孔隙率。
如申請專利範圍第9項所述的隔離結構，更包括：介電材料層覆蓋所述基底中的第二溝渠的側壁與底面；以及所述第二介電層還填入於所述第二溝渠中且覆蓋所述介電材料層，其中所述第一溝渠的尺寸大於所述第二溝渠的尺寸。
如申請專利範圍第9項所述的隔離結構，更包括：介電材料層填滿所述基底中的第二溝渠的側壁與底面，其中所述第一溝渠的尺寸大於所述第二溝渠的尺寸。
如申請專利範圍第11或12項所述的隔離結構，其中所述介電材料層與所述第一介電層以及所述第二介電層的材料相同。
如申請專利範圍第13項所述的隔離結構，其中所述第一介電層的孔隙率大於所述介電材料層的孔隙率且大於所述第二介電層的孔隙率。