CN102543990A - 应变硅半导体结构 - Google Patents
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Abstract
本发明公开一种应变硅半导体结构，包含：第一晶体管和第二晶体管，分别设于基底上；第一晶体管包含：第一栅极结构和二第一源极/漏极，分别位于第一栅极结构两侧的基底中，其中各个第一源极/漏极和第一栅极结构之间分别定义有第一源极/漏极至栅极距离；第二晶体管包含：第二栅极结构和二第二源极/漏极，分别位于第二栅极结构两侧的基底中，其中各第二源极/漏极和该第二栅极结构之间分别定义有第二源极/漏极至栅极距离，第一源极/漏极至栅极距离小于第二源极/漏极至栅极距离。
Description
技术领域
本发明涉及一种应变硅半导体结构，且特别是涉及一种可使得位于高密度区的晶体管的沟道应变值大于位于低密度区的晶体管的沟道应变值的半导体结构。
背景技术
随着集成电路变得更小且更快，现今采用应变硅(strained-silicon)」技术，来增加载流子的移动率，以提升晶体管速度。为了增加载流子移动率，已知可形成一个应力的硅沟道，应力能增加电子团和空穴团的移动率，使得晶体管能透过应力沟道来增强效能，此技术可在栅极长度不变的情况下来改进晶体管速度效能，而不须增加电路制造或设计的复杂度。
举例而言，目前形成应力的硅沟道的方法之一即结合选择性外延成长(SEG)技术，在基底形成晶格排列与基底相同的外延层，如硅锗(SiGe)层，并利用硅锗的晶格常数(lattice constant)比硅大此特性，使外延硅锗层产生结构上的应变而形成应变硅，并带动沟道区部分的晶格发生改变以产生应力，进而改变能带结构(band structure)。外延层的形成方法通常是先于栅极结构两侧的基底中形成凹槽，然后利用外延工艺形成硅锗层或是碳化硅层于凹槽中作为源/漏极。
然而，由于集成电路上的元件配置可分为低密度区和高密度区，在形成外延层所需的凹槽时，利用同一步骤蚀刻基底形成，因此造成低密度区和高密度区内的凹槽大小会不相同，而且凹槽大小不固定，之后于凹槽中形成外延层之后，会使得在低密度区和高密度区内的栅极下方的沟道的应变值不一致，因而造成低密度区和高密度区内的元件表现难以控制。
发明内容
有鉴于此，本发明提供一种应变硅半导体结构，其可以有效控制低密度区和高密度区内的栅极下方的沟道的应变值。
根据本发明的优选实施例，一种应变硅半导体结构，包含：基底具有上表面，第一晶体管设于基底，第一晶体管包含：第一栅极结构设于上表面，二第一源极/漏极分别位于第一栅极结构两侧的基底中，其中各个第一源极/漏极和第一栅极结构之间分别定义有第一源极/漏极至栅极距离，并且各个第一源极/漏极具有应力以及第一沟道位于第一栅极结构下方的基底中，第二晶体管设于基底，第二晶体管包含：第二栅极结构设于上表面，二第二源极/漏极分别位于第二栅极结构两侧的基底中，其中各个第二源极/漏极和第二栅极结构之间分别定义有第二源极/漏极至栅极距离，并且各个第二源极/漏极具有应力，第一源极/漏极至栅极距离小于第二源极/漏极至栅极距离以及第二沟道位于第二栅极结构下方的基底中，第一沟道的应变值大于第二沟道的应变值。
根据本发明的另一优选实施例，一种应变硅半导体结构包含：基底具有上表面，第一晶体管设于基底以及第二晶体管设于基底，其中第一晶体管的第一源极/漏极的截面形状相异于第二晶体管的第二源极/漏极的截面形状。
本发明的低密度区中的晶体管的源极/漏极至栅极距离和高密度区中的晶体管的源极/漏极至栅极距离不同，可使得低密度区中的晶体管的沟道应变值较小，而高密度区中的晶体管的沟道应变值较大，通过分别控制低密度区和高密度区内的沟道应变值，可使得应变硅半导体结构整体发挥更好的效能。
附图说明
图1至图5为根据本发明的第一优选实施例所绘示的应变硅半导体结构的制作方法。
图6至图9为根据本发明的第二优选实施例所绘示的应变硅半导体结构的制作方法。
图10所绘示的是根据前述第一优选实施例中的应变硅半导体结构的制作方法所制作的应变硅半导体结构的立体示意图。
图11所绘示的是根据前述第二优选实施例中的应变硅半导体结构的制作方法所制作的应变硅半导体结构的立体示意图。
附图标记说明
10 基底 12 水平方向
14 垂直方向 16 第一栅极结构
18 第二栅极结构 20 牺牲间隙壁材料层
22 第一栅极 24 第一栅极介电层
23、25 间隙壁 26 第二栅极
28 第二栅极介电层 30、130 掩模层
32、34 牺牲间隙壁 36 第一干蚀刻凹槽
38 第二干蚀刻凹槽 40 第一多边形凹槽
42 第二多边形凹槽 48 第一外延层
50 第二外延层 52 第一源极/漏极
54 第二源极/漏极 56 第一晶体管
58 第二晶体管 60 第一沟道
62 第二沟道 64、68 接触区域
66 第一开口 70 第二开口
100 应变硅半导体结构 1000 低密度区
2000高密度区
具体实施方式
图1至图5为根据本发明的第一优选实施例所绘示的应变硅半导体结构的制作方法。
如图1所示，首先提供基底10划分为低密度区1000和高密度区2000，基底10可以为硅基底，水平方向12与基底10表面平行，垂直方向14与基底10表面垂直。多个第一栅极结构16设于低密度区1000，多个第二栅极结构18设于高密度区2000。各个第一栅极结构16之间的最短距离较各个第二栅极结构18之间的最短距离大。第一栅极结构16包含第一栅极22和第一栅极介电层24设于基底10表面和第一栅极22之间，间隙壁23设于第一栅极结构16的周围；第二栅极结构18包含第二栅极26和第二栅极介电层28设于基底10表面和第二栅极26之间，间隙壁25设于第二栅极结构18的周围。牺牲间隙壁材料层20顺应地覆盖各个第一栅极结构16、第二栅极结构18和间隙壁23、25。
接着，以掩模层30全面覆盖高密度区2000内的牺牲间隙壁材料层20，曝露出低密度区1000内的牺牲间隙壁材料层20。然后利用干蚀刻薄化低密度区1000内的牺牲间隙壁材料层20，之后如图2所示，移除掩模层30。
如图3所示，干蚀刻牺牲间隙壁材料层20分别形成牺牲间隙壁32、34于间隙壁23、25的周围，值得注意的是：由于在前面步骤薄化了低密度区1000内的牺牲间隙壁材料层30，因此，第一栅极结构16上的牺牲间隙壁32的厚度较第二栅极结构18上的牺牲间隙壁34的厚度来得小，接着以牺牲间隙壁32、34为掩模，以六氟化硫为主(SF6-base)的蚀刻剂或是以三氟化氮为主(NF3-base)的蚀刻剂，主要以水平方向12蚀刻基底10，在蚀刻过程中蚀刻剂会同时向水平方向12和垂直方向14蚀刻，但是水平方向12的蚀刻速率较垂直方向14快很多。然后，可以选择性地再以干蚀刻以垂直方向14蚀刻基底10，至此基底10的低密度区1000内形成多个第一干蚀刻凹槽36，并且高密度区2000内形成多个第二干蚀刻凹槽38。
如图4所示，进行湿蚀刻，以氨水为主(NH4OH-base)的蚀刻剂或是以氢氧化四甲基铵为主(TMAH-base)的蚀刻剂，氢氧化四甲基铵为主(TMAH-base)的蚀刻剂的优选浓度小于2.5％，蚀刻剂沿着基底10结晶面[110]和[111]的方向蚀刻第一和第二干蚀刻凹槽36、38，分别在低密度区1000和高密度区2000内形成多个第一多边形凹槽40和多个第二多边形凹槽42。
接着，如图5所示，移除牺牲间隙壁32、34。根据不同的实施例，牺牲间隙壁32、34亦可以保留下来作为间隙壁，在下文中以移除牺牲间隙壁32、34的实施例接续说明。
然后，利用外延工艺，在第一和第二多边形凹槽40、42中分别形成第一外延层48和第二外延层50，第一外延层48和第二外延层50的上表面优选是高于基底10表面，以更增强其应力。后续再对第一外延层48和第二外延层50进行离子注入工艺，以在第一栅极结构16两侧的基底10中分别形成第一源极/漏极52以完成第一晶体管56，在第二栅极结构58两侧的基底10中分别形成第二源极/漏极54以完成第二晶体管58。至此，本发明的第一优选实施例中的应变硅半导体结构100业已完成。值得注意的是：第一源极/漏极52和第一栅极结构16之间具有第一源极/漏极至栅极距离L1，而第二源极/漏极54和第二栅极结构18之间具有第二源极/漏极至栅极距离L2，并且第一源极/漏极至栅极距离L1小于第二源极/漏极至栅极距离L2。
图6至图9为根据本发明的第二优选实施例所绘示的应变硅半导体结构的制作方法，其中具有相同功能的元件将以相同的符号标示。第一优选实施例和第二优选实施例的相异之处在于第二优选实施例中先制作第一晶体管的凹槽再制作第二晶体管的凹槽。第二优选实施例中，制作第一晶体管的凹槽的方式和第一优选实施例中制作第一晶体管的凹槽的方式相同。
以下将第一晶体管的凹槽制作方式简述如下：如图6所示，首先提供基底10划分为低密度区1000和高密度区2000，水平方向12与基底10表面平行，垂直方向14与基底10表面垂直。第一栅极结构16设于低密度区1000，第二栅极结构18设于高密度区2000，牺牲间隙壁材料层20顺应地覆盖第一栅极结构16和第二栅极结构18。接着，以掩模层30全面覆盖高密度区2000，曝露出低密度区1000内的牺牲间隙壁材料层20。然后利用干蚀刻低密度区1000内的牺牲间隙壁材料层20以形成牺牲间隙壁32于第一栅极结构16的间隙壁23上，之后再以湿蚀刻，在第一栅极结构16两侧分别形成第一多边形凹槽40，第一多边形凹槽40沿垂直方向14的截面形状可以为类钻石形、八边形或U形，但优选为类钻石形。详细的干蚀刻和湿蚀刻步骤，请参阅图3和图4中的说明。
接着下列图7至图8说明制作第二晶体管的凹槽的步骤，如图7所示，移除掩模层30，另外形成掩模层130覆盖低密度区1000，曝露出高密度区2000内的牺牲间隙壁材料层20，利用干蚀刻蚀刻牺牲间隙壁材料层20以形成牺牲间隙壁34于第二栅极结构18的间隙壁25上，接着以牺牲间隙壁34为掩模，继续向垂直方向14干蚀刻基底10，在第二栅极结构18两侧的基底10中分别形成第二多边形凹槽42，第二多边形凹槽42沿垂直方向14的截面形状可以为类钻石形、八边形或U形，但优选为类U形。
如图9所示，接着，移除牺牲间隙壁32、34。根据不同的实施例，牺牲间隙壁32、34亦可以保留下来作为间隙壁，在下文中以移除牺牲间隙壁32、34的实施例接续说明。然后利用外延工艺，在第一和第二多边形凹槽40、42中分别形成第一外延层48和第二外延层50。
后续再对第一外延层48和第二外延层50进行离子注入工艺，以在第一栅极结构16两侧的基底10中分别形成第一源极/漏极52以完成第一晶体管56，在第二栅极结构18两侧的基底10中分别形成第二源极/漏极54以完成第二晶体管58。至此，本发明的第二优选实施例中的应变硅半导体结构100业已完成。值得注意的是：第一源极/漏极52和第一栅极结构16之间具有第一源极/漏极至栅极距离L1，而第二源极/漏极54和第二栅极结构18之间具有第二源极/漏极至栅极距离L2，并且第一源极/漏极至栅极距离L1小于第二源极/漏极至栅极距离L2。
图10所绘示的是根据前述第一优选实施例中的应变硅半导体结构的制作方法所制作的应变硅半导体结构的立体示意图，其中相同功能的元件将以相同的符号标示。如图10所示，应变硅半导体结构100包含基底10具有上表面，基底10划分为低密度区1000和高密度区2000，基底10可以为硅基底，水平方向12与基底10表面平行，垂直方向14与基底10表面垂直，第一晶体管56设于低密度区1000并且第二晶体管58设于高密度区2000，第一晶体管56包含：第一栅极结构16设于基底10的上表面，第一栅极结构16包含第一栅极22和设于基底10表面和第一栅极之间的第一栅极介电层24，二第一源极/漏极52分别位于第一栅极结构16两侧的基底10中，第一源极/漏极52和第一栅极结构16之间分别定义有第一源极/漏极至栅极距离L1，并且各个第一源极/漏极52皆具有应力以及第一沟道60位于该第一栅极结构16下方的基底10中，值得注意的是：第一栅极结构16上设有间隙壁23，间隙壁23和基底10的上表面间有接触区域64具有第一宽度W1，此第一宽度W1等于第一源极/漏极至栅极距离L1。另外，第一源极/漏极52包含第一多边形凹槽40位于第一栅极结构16一侧的基底10中，第一多边形凹槽40具有第一开口66，第一距离D1为第一开口66侧壁至第一栅极结构16之间的最短距离，换句话说第一宽度W1等于第一距离D1。
此外，第一外延层48填满第一多边形凹槽40，第一外延层48优选为硅锗外延，因此，第一外延层48提供了第一沟道60应力值使得第一沟道60产生应变。
第二晶体管58包含：第二栅极结构18设于基底10的上表面，第二栅极结构18包含第二栅极26和第二栅极介电层28设于基底10表面和第二栅极26之间，二第二源极/漏极54分别位于第二栅极结构18两侧的基底10中，第二源极/漏极54和第二栅极结构18之间分别定义有第二源极/漏极至栅极距离L2，并且各个第二源极/漏极54皆具有应力。第二沟道62位于第二栅极结构18下方的基底10中，值得注意的是：第二栅极结构18上设有间隙壁25，间隙壁25和基底10之间有接触区域68具有第二宽度W2，此第二宽度W2等于第二源极/漏极至栅极距离L2。另外，第二源极/漏极54包含第二多边形凹槽42位于第二栅极结构18一侧的基底10中，第二多边形凹槽42具有第二开口70，第二距离D2为第二开口70至第二栅极结构18之间的最短距离，换句话说上述的第二宽度W2即是第二距离D2。
此外，第二外延层50填满第二多边形凹槽42，因此，第二外延层50提供了第二沟道62应力值使得第二沟道62产生应变，第二外延层50优选为硅锗。
值得注意的是：本发明的应变硅半导体结构100中的第一源极/漏极至栅极距离L1小于第二源极/漏极至栅极距离L2，也就是说第一距离D1比第二距离D2小，第一宽度W1小于第二宽度W2，如此会使得第一外延层48和第一沟道的60间的距离比第二外延层50和第二沟道62之间的距离小，至使第一沟道60的应变大于第二沟道62。
再者，第一源极/漏极52沿垂直方向14的截面形状可以为类钻石形、八边形或U形，在本实施例中优选为类钻石形。同样地第二源极/漏极54向垂直方向14的截面形状可以为类钻石形、八边形或U形，在本实施例中优选亦为类钻石形。
另外，第一晶体管56可以为逻辑元件、存储器元件或输出输入元件，在本实施例中优选为逻辑元件，例如PMOS。第二晶体管58可以为逻辑元件、存储器元件或输出输入元件，在于本实施例中优选为存储器元件，例如静态随机存储器(SRAM)。
图11所绘示的是根据前述第二优选实施例中的应变硅半导体结构的制作方法所制作的应变硅半导体结构的立体示意图，其中相同的元件将以相同的符号标示。第二优选实施例中的应变硅半导体结构和第一优选实施例中的应变硅半导体结构的不同之处在于第一多边形凹槽和第二多边形凹槽的形状相异，其余元件位置和功能皆与第一实施例中的应变硅半导体结构相同。
如图11所示，应变硅半导体结构100包含基底10具有上表面，水平方向12平行于基底10的上表面，垂直方向14垂直于基底10的上表面。
第一晶体管56设于低密度区1000，第二晶体管58设于高密度区2000，第一晶体管56包含：第一栅极结构16、二第一源极/漏极52和第一沟道60，各个第一源极/漏极52和第一栅极结构16之间定义有第一源极/漏极至栅极距离L1。
此外，第一源极/漏极52包含第一多边形凹槽40位于第一栅极结构16一侧的基底10中，第一多边形凹槽40具有第一开口66，第一开口66至第一栅极结构16之间的最短距离定义为第一距离D1，因此，就结构上来看，第一源极/漏极至栅极距离L1即是第一距离D1。此外，第一外延层48填满第一多边形凹槽40，并且提供第一沟道60应力值使得第一沟道60产生应变。
第二晶体管58包含：第二栅极结构18、二第二源极/漏极54和第二沟道62，各个第二源极/漏极54和第二栅极结构18之间分别定义有第二源极/漏极至栅极距离L2。另外，第二源极/漏极54包含第二多边形凹槽42位于第二栅极结构18一侧的基底中10，第二多边形凹槽42具有第二开口70，第二距离D2为第二开口至第二栅极结构18之间的最短距离，就结构上来看第二源极/漏极至栅极距离L2即是第二距离D2。
此外，第二外延层50填满第二多边形凹槽42以提供第二沟道62应力值使得第二沟道62产生应变。值得注意的是第一源极/漏极至栅极距离L1小于该第二源极/漏极至栅极距离L2，也就是说第一距离D1比第二距离D2小，至使第一沟道60的应变大于第二沟道62。
再者，第一源极/漏极52沿垂直方向14的截面形状可以为类钻石形、八边形或U形，在本实施例中优选为类钻石形。同样地第二源极/漏极54向垂直方向14的截面形状可以为类钻石形、八边形或U形，在本实施例中优选为U形。
另外，第一晶体管56可以为逻辑元件、存储器元件或输出输入元件，在本实施例中优选为逻辑元件，例如PMOS。第二晶体管58可以为逻辑元件、存储器元件或输出输入元件，在本实施例中优选为存储器元件，例如SRAM。
当第一晶体管56为逻辑元件，而第二晶体管58为存储器元件，例如SRAM时，由于SRAM元件较重视其漏电流，更甚于其元件驱动电流，应用本发明的做法，可对逻辑元件与SRAM元件的不同需求特性分别调整。
本发明特意设计使得低密度区的第一源极/漏极至栅极距离小于高密度区的第二源极/漏极至栅极距离，使得位于低密度区的第一沟道的应变值大于高密度区的第二沟道的应变值，因此，可以让低密度区和高密度区的晶体管各自具有合适的操作速度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (20)
1.一种应变硅半导体结构，包含：
基底，具有上表面；
第一晶体管，设于该基底，该第一晶体管包含：
第一栅极结构，设于该上表面；以及
二第一源极/漏极，分别位于该第一栅极结构两侧的该基底中，其中各第一源极/漏极和第一栅极结构之间分别定义有第一源极/漏极至栅极距离，并且各第一源极/漏极具有应力；
第二晶体管，设于该基底，该第二晶体管包含：
第二栅极结构，设于该上表面；以及
二第二源极/漏极，分别位于该第二栅极结构两侧的该基底中，其中各第二源极/漏极和第二栅极结构之间分别定义有第二源极/漏极至栅极距离，并且各第二源极/漏极具有应力，该第一源极/漏极至栅极距离小于该第二源极/漏极至栅极距离。
2.如权利要求1所述的应变硅半导体结构，其中各第一源极/漏极分别包含：
第一凹槽，位于该第一栅极结构一侧的该基底中；以及
第一外延层，填满该第一凹槽。
3.如权利要求2所述的应变硅半导体结构，其中该第一凹槽具有第一开口，第一距离为该第一开口至该第一栅极结构之间的最短距离。
4.如权利要求3所述的应变硅半导体结构，其中各第二源极/漏极分别包含：
第二凹槽，位于该第二栅极结构一侧的该基底中；以及
第二外延层，填满该第二凹槽。
5.如权利要求4所述的应变硅半导体结构，其中该第二凹槽具有第二开口，第二距离为该第二开口至该第二栅极结构之间的最短距离。
6.如权利要求5所述的应变硅半导体结构，其中该第一距离小于该第二距离。
7.如权利要求1所述的应变硅半导体结构，其中各第一源极/漏极的截面形状包含类钻石形、八边形或U形。
8.如权利要求1所述的应变硅半导体结构，其中各第二源极/漏极的截面形状包含类钻石形、八边形或U形。
9.如权利要求1所述的应变硅半导体结构，其中该第一晶体管为包含逻辑元件、存储器元件或输出输入元件。
10.如权利要求1所述的应变硅半导体结构，其中该第二晶体管为逻辑元件、存储器元件或输出输入元件。
11.如权利要求1所述的应变硅半导体结构，另包含：
第一沟道，位于该第一栅极结构下方的该基底中；以及
第二沟道，位于该第二栅极结构下方的该基底中，其中该第一沟道的应变值大于该第二沟道的应变值。
12.一种应变硅半导体结构，包含：
基底，具有上表面；
第一晶体管，设于该基底；以及
第二晶体管，设于该基底，其中该第一晶体管的第一源极/漏极的截面形状相异于该第二晶体管的第二源极/漏极的截面形状。
13.如权利要求12所述的应变硅半导体结构，其中该第一晶体管包含：
第一栅极结构，设于该基底的该上表面；
该第一源极/漏极，位于该第一栅极结构一侧的该基底中，其中该第一源极/漏极具有应力；以及
第一沟道，位于该第一栅极结构下方的该基底中。
14.如权利要求13所述的应变硅半导体结构，该第二晶体管包含：
第二栅极结构，设于该基底的该上表面；
该第二源极/漏极，位于该第二栅极结构一侧的该基底中，其中该第二源极/漏极具有应力；以及
第二沟道，位于该第二栅极结构下方的该基底中，其中该第一沟道的应变值大于该第二沟道的应变值。
15.如权利要求14所述的应变硅半导体结构，其中该第一源极/漏极包含：
第一凹槽，位于该第一栅极结构一侧的该基底中；以及
第一外延层，填满该第一凹槽。
16.如权利要求15所述的应变硅半导体结构，其中该第二源极/漏极包含：
第二凹槽，位于该第二栅极结构一侧的该基底中；以及
第二外延层，填满该第二凹槽。
17.如权利要求12所述的应变硅半导体结构，其中该第一源极/漏极的截面形状包含类钻石形、八边形或U形。
18.如权利要求12所述的应变硅半导体结构，其中该第二第一源极/漏极的截面形状包含类钻石形、八边形或U形。
19.如权利要求12所述的应变硅半导体结构，其中该第一晶体管包含逻辑元件、存储器元件或输出输入元件。
20.如权利要求12所述的应变硅半导体结构，其中该第二晶体管包含逻辑元件、存储器元件或输出输入元件。
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Cited By (5)
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| CN104851884A (zh) * | 2015-04-14 | 2015-08-19 | 上海华力微电子有限公司 | 用于锗硅填充材料的成形腔 |
| CN105845546A (zh) * | 2015-01-15 | 2016-08-10 | 联华电子股份有限公司 | 照光的外延制作工艺 |
| CN109585551A (zh) * | 2017-09-28 | 2019-04-05 | 台湾积体电路制造股份有限公司 | 半导体结构及其制造方法 |
| CN114188402A (zh) * | 2022-02-14 | 2022-03-15 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片、电路 |
| CN114267724A (zh) * | 2022-03-01 | 2022-04-01 | 北京芯可鉴科技有限公司 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
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| US8405160B2 (en) * | 2010-05-26 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-strained source/drain structures |
-
2010
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105845546A (zh) * | 2015-01-15 | 2016-08-10 | 联华电子股份有限公司 | 照光的外延制作工艺 |
| US10381228B2 (en) | 2015-01-15 | 2019-08-13 | United Microelectronics Corp. | Epitaxial process applying light illumination |
| CN105845546B (zh) * | 2015-01-15 | 2019-11-05 | 联华电子股份有限公司 | 照光的外延制作工艺 |
| CN104851884A (zh) * | 2015-04-14 | 2015-08-19 | 上海华力微电子有限公司 | 用于锗硅填充材料的成形腔 |
| CN109585551A (zh) * | 2017-09-28 | 2019-04-05 | 台湾积体电路制造股份有限公司 | 半导体结构及其制造方法 |
| CN109585551B (zh) * | 2017-09-28 | 2022-03-01 | 台湾积体电路制造股份有限公司 | 半导体结构及其制造方法 |
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