TWI512946B - 應變矽半導體結構 - Google Patents

應變矽半導體結構 Download PDF

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TWI512946B
TWI512946B TW099141629A TW99141629A TWI512946B TW I512946 B TWI512946 B TW I512946B TW 099141629 A TW099141629 A TW 099141629A TW 99141629 A TW99141629 A TW 99141629A TW I512946 B TWI512946 B TW I512946B
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Description

應變矽半導體結構
本發明係有關於一種應變矽半導體結構，且特別是有關於一種可使得位於高密度區的電晶體之通道應變值大於位於低密度區的電晶體之通道應變值之半導體結構。
隨著積體電路變得更小且更快，現今採用應變矽(strained-silicon)技術，來增加載子的移動率，以提升電晶體速度。為了增加載子移動率，已知可形成一個應力的矽通道，應力能增加電子團和電洞團的移動率，使得電晶體能透過應力通道來增強效能，此技術可在閘極長度不變的情況下來改進電晶體速度效能，而不須增加電路製造或設計的複雜度。
舉例而言，目前形成應力的矽通道的方法之一即結合選擇性磊晶成長(SEG)技術，於一基底形成一晶格排列與基底相同之磊晶層，如一矽鍺(SiGe)層，並利用矽鍺的晶格常數(lattice constant)比矽大此一特性，使磊晶矽鍺層產生結構上應變而形成應變矽，並帶動通道區部分之晶格發生改變以產生應力，進而改變能帶結構(band structure)。磊晶層的形成方法通常是先於閘極結構兩側的基底中形成凹槽，然後利用磊晶製程形成矽鍺層或是碳化矽層於凹槽中作為源/汲極。
然而，由於積體電路上的元件配置可分為低密度區和高密度區，在形成磊晶層所需的凹槽時，係利用同一步驟蝕刻基底形成，因此造成低密度區和高密度區內的凹槽大小會不相同，而且凹槽大小不固定，之後於凹槽中形成磊晶層之後，會使得在低密度區和高密度區內的閘極下方的通道之應變值不一致，因而造成低密度區和高密度區內的元件表現難以控制。
有鑑於此，本發明提供一種應變矽半導體結構，其可以有效控制低密度區和高密度區內的閘極下方的通道之應變值。
根據本發明之一較佳實施例，一種應變矽半導體結構，包含：一基底具有一上表面，一第一電晶體設於基底，第一電晶體包含：一第一閘極結構設於上表面，二第一源極/汲極分別位於第一閘極結構兩側的基底中，其中各個第一源極/汲極和第一閘極結構之間分別定義有一第一源極/汲極至閘極距離，並且各個第一源極/汲極具有應力以及一第一通道位於第一閘極結構下方之基底中，一第二電晶體設於基底，第二電晶體包含：一第二閘極結構設於上表面，二第二源極/汲極分別位於第二閘極結構兩側的基底中，其中各個第二源極/汲極和第二閘極結構之間分別定義有一第二源極/汲極至閘極距離，並且各個第二源極/汲極具有應力，第一源極/汲極至閘極距離小於第二源極/汲極至閘極距離以及一第二通道位於第二閘極結構下方之基底中，第一通道之應變值大於第二通道之應變值。
根據本發明之另一較佳實施例，一種應變矽半導體結構，包含：一基底具有一上表面，一第一電晶體設於基底以及一第二電晶體設於基底，其中第一電晶體之一第一源極/汲極的截面形狀相異於第二電晶體之一第二源極/汲極的截面形狀。
本發明的低密度區中的電晶體之源極/汲極至閘極距離和高密度區中的電晶體之源極/汲極至閘極距離不同，可使得低密度區中的電晶體之通道應變值較小，而高密度區中的電晶體之通道應變值較大，藉由分別控制低密度區和高密度區內的通道應變值，可使得應變矽半導體結構整體發揮更好的效能。
第1圖至第5圖為根據本發明之第一較佳實施例所繪示的應變矽半導體結構之製作方法。
如第1圖所示，首先提供一基底10劃分為一低密度區1000和高密度區2000，基底10可以為矽基底，一水平方向12與基底10表面平行，一垂直方向14與基底10表面垂直。複數個第一閘極結構16設於低密度區1000，複數個第二閘極結構18設於高密度區2000。各個第一閘極結構16之間的最短距離較各個第二閘極結構18之間的最短距離大。第一閘極結構16包含一第一閘極22和一第一閘極介電層24設於基底10表面和第一閘極22之間，一側壁子23設於第一閘極結構16之週圍，第二閘極結構18包含一第二閘極26和一第二閘極介電層28設於基底10表面和第二閘極26之間，一側壁子25設於第二閘極結構18之週圍。一犠牲側壁子材料層20順應地覆蓋各個第一閘極結構16、第二閘極結構18和側壁子23、25。
接著，以一遮罩層30全面覆蓋高密度區2000內的犠牲側壁子材料層20，曝露出低密度區1000內的犠牲側壁子材料層20。然後利用乾蝕刻薄化低密度區1000內的犠牲側壁子材料層20，之後如第2圖所示，移除遮罩層30。
如第3圖所示，乾蝕刻犠牲側壁子材料層20分別形成犠牲側壁子32、34於側壁子23、25之週圍，值得注意的是：由於在前面步驟薄化了低密度區1000內的犠牲側壁子材料層30，因此，第一閘極結構16上的犠牲側壁子32之厚度較第二閘極結構18上的犠牲側壁子34之厚度來得小，接著以犠牲側壁子32、34為遮罩，以六氟化硫為主(SF6 -base)的蝕刻劑或是以三氟化氮為主(NF3 -base)的蝕刻劑，主要以水平方向12蝕刻基底10，在蝕刻過程中蝕刻劑會同時向水平方向12和垂直方向14蝕刻，但是水平方向12的蝕刻速率較垂直方向14快很多。然後，可以選擇性地再以乾蝕刻以垂直方向14蝕刻基底10，至此基底10的低密度區1000內形成多個第一乾蝕刻凹槽36，並且高密度區2000內形成多個第二乾蝕刻凹槽38。
如第4圖所示，進行濕蝕刻，以氨水為主(NH4 OH-base)的蝕刻劑或是以氫氧化四甲基銨為主(TMAH-base)的蝕刻劑，氫氧化四甲基銨為主(TMAH-base)的蝕刻劑之較佳濃度小於2.5%，蝕刻劑沿著基底10結晶面[110]和[111]的方向蝕刻第一和第二乾蝕刻凹槽36、38，分別在低密度區1000和高密度區2000內形成多個第一多邊形凹槽40和多個第二多邊形凹槽42。
接著，如第5圖所示，移除犠牲側壁子32、34。根據不同的實施例，犠牲側壁子32、34亦可以保留下來作為側壁子，在下文中以移除犠牲側壁子32、34的實施例接續說明。
然後，利用磊晶製程，於第一和第二多邊形凹槽40、42中分別形成第一磊晶層48和第二磊晶層50，第一磊晶層48和第二磊晶層50之上表面較佳是高於基底10表面，以更增強其應力。後續再對第一磊晶層48和第二磊晶層50進行離子植入製程，以在第一閘極結構16兩側的基底10中分別形成第一源極/汲極52以完成一第一電晶體56，在第二閘極結構58兩側的基底10中分別形成第二源極/汲極54以完成一第二電晶體58。至此，本發明之第一較佳實施例中的應變矽半導體結構100業已完成。值得注意的是：第一源極/汲極52和第一閘極結構16之間具有一第一源極/汲極至閘極距離L1 ，而第二源極/汲極54和第二閘極結構18之間具有一第二源極/汲極至閘極距離L2 ，並且第一源極/汲極至閘極距離L1 小於第二源極/汲極至閘極距離L2 。
第6圖至第9圖為根據本發明之第二較佳實施例所繪示的應變矽半導體結構之製作方法，其中具有相同功能的元件將以相同的符號標示。第一較佳實施例和第二較佳實施例的相異之處在於第二較佳實施例中先製作第一電晶體的凹槽再製作第二電晶體的凹槽。第二較佳實施例中，製作第一電晶體的凹槽之方式和第一較佳實施例中製作第一電晶體的凹槽之方式相同。
以下將第一電晶體的凹槽製作方式簡述如下：如第6圖所示，首先提供一基底10劃分為一低密度區1000和高密度區2000，一水平方向12與基底10表面平行，一垂直方向14與基底10表面垂直。第一閘極結構16設於低密度區1000，第二閘極結構18設於高密度區2000，一犠牲側壁子材料層20順應地覆蓋第一閘極結構16和第二閘極結構18。接著，以一遮罩層30全面覆蓋高密度區2000，曝露出低密度區1000內的犠牲側壁子材料層20。然後利用乾蝕刻低密度區1000內的犠牲側壁子材料層20以形成一犠牲側壁子32於第一閘極結構16的側壁子23上，之後再以濕蝕刻，於第一閘極結構16兩側分別形成第一多邊形凹槽40，第一多邊形凹槽40沿垂直方向14的截面形狀可以為類鑽石形、八邊形或U形，但較佳為類鑽石形。詳細的乾蝕刻和濕蝕刻步驟，請參閱第3圖和第4圖中的說明。
接著下列第7圖至第8圖說明製作第二電晶體的凹槽之步驟，如第7圖所示，移除遮罩層30，另外形成一遮罩層130覆蓋低密度區1000，曝露出高密度區2000內的犠牲側壁子材料層20，利用乾蝕刻蝕刻犠牲側壁子材料層20以形成犠牲側壁子34於第二閘極結構18的側壁子25上，接著以犠牲側壁子34為遮罩，繼續向垂直方向14乾蝕刻基底10，於第二閘極結構18兩側的基底10中分別形成一第二多邊形凹槽42，第二多邊形凹槽42沿垂直方向14的截面形狀可以為類鑽石形、八邊形或U形，但較佳為類U形。
如第9圖所示，接著，移除犠牲側壁子32、34。根據不同的實施例，犠牲側壁子32、34亦可以保留下來作為側壁子，在下文中以移除犠牲側壁子32、34的實施例接續說明。然後利用磊晶製程，於第一和第二多邊形凹槽40、42中分別形成第一磊晶層48和第二磊晶層50。
後續再對第一磊晶層48和第二磊晶層50進行離子植入製程，以在第一閘極結構16兩側的基底10中分別形成第一源極/汲極52以完成一第一電晶體56，在第二閘極結構18兩側的基底10中分別形成第二源極/汲極54以完成一第二電晶體58。至此，本發明之第二較佳實施例中的應變矽半導體結構100業已完成。值得注意的是：第一源極/汲極52和第一閘極結構16之間具有一第一源極/汲極至閘極距離L1 ，而第二源極/汲極54和第二閘極結構18之間具有一第二源極/汲極至閘極距離L2 ，並且第一源極/汲極至閘極距離L1 小於第二源極/汲極至閘極距離L2 。
第10圖所繪示的是根據前述第一較佳實施例中的應變矽半導體結構之製作方法所製作的應變矽半導體結構的立體示意圖，其中相同功能的元件將以相同的符號標示。如第10圖所示，應變矽半導體結構100包含一基底10具有一上表面，基底10劃分為一低密度區1000和高密度區2000，基底10可以為矽基底，一水平方向12與基底10表面平行，一垂直方向14與基底10表面垂直，一第一電晶體56設於低密度區1000並且一第二電晶體58設於高密度區2000，第一電晶體56包含：一第一閘極結構16設於基底10之上表面，第一閘極結構16包含一第一閘極22和一設於基底10表面和第一閘極之間的第一閘極介電層24，二第一源極/汲極52分別位於第一閘極結構16兩側的基底10中，第一源極/汲極52和第一閘極結構16之間分別定義有一第一源極/汲極至閘極距離L1 ，並且各個第一源極/汲極52皆具有應力以及一第一通道60位於該第一閘極結構16下方之基底10中，值得注意的是：第一閘極結構16上設有一側壁子23，側壁子23和基底10之上表面間有一接觸區域64具有一第一寬度W1 ，此第一寬度W1 等於第一源極/汲極至閘極距離L1 。另外，第一源極/汲極52包含一第一多邊形凹槽40位於第一閘極結構16一側的基底10中，第一多邊形凹槽40具有一第一開口66，第一距離D1 為第一開口66側壁至第一閘極結構16之間的最短距離，換句話說第一寬度W1 等於第一距離D1 。
此外，一第一磊晶層48填滿第一多邊形凹槽40，第一磊晶層48較佳為矽鍺磊晶，因此，第一磊晶層48提供了第一通道60應力值使得第一通道60產生應變。
第二電晶體58包含：一第二閘極結構18設於基底10之上表面，第二閘極結構18包含一第二閘極26和一第二閘極介電層28設於基底10表面和第二閘極26之間，二第二源極/汲極54分別位於第二閘極結構18兩側的基底10中，第二源極/汲極54和第二閘極結構18之間分別定義有一第二源極/汲極至閘極距離L2 ，並且各個第二源極/汲極54皆具有應力。一第二通道62位於第二閘極結構18下方之基底10中，值得注意的是：第二閘極結構18上設有一側壁子25，側壁子25和基底10之間有一接觸區域68具有一第二寬度W2 ，此第二寬度W2 等於第二源極/汲極至閘極距離L2 。另外，第二源極/汲極54包含一第二多邊形凹槽42位於第二閘極結構18一側的基底10中，第二多邊形凹槽42具有一第二開口70，第二距離D2 為第二開口70至第二閘極結構18之間的最短距離，換句話說上述的第二寬度W2 即是第二距離D2 。
此外，一第二磊晶層50填滿第二多邊形凹槽42，因此，第二磊晶層50提供了第二通道62應力值使得第二通道62產生應變，第二磊晶層50較佳為矽鍺。
值得注意的是：本發明之應變矽半導體結構100中的第一源極/汲極至閘極距離L1 小於第二源極/汲極至閘極距離L2 ，也就是說第一距離D1 比第二距離D2 小，第一寬度W1 小於第二寬度W2 ，如此會使得第一磊晶層48和第一通道之60間的距離比第二磊晶層50和第二通道62之間的距離小，至使第一通道60的應變大於第二通道62。
再者，第一源極/汲極52沿垂直方向14的截面形狀可以為類鑽石形、八邊形或U形，於本實施例中較佳為類鑽石形。同樣地第二源極/汲極54向垂直方向14的截面形狀可以為類鑽石形、八邊形或U形，於本實施例中較佳亦為類鑽石形。
另外，第一電晶體56可以為邏輯元件、一記憶體元件或一輸出輸入元件，於本實施例中較佳為一邏輯元件，例如PMOS。第二電晶體58可以為邏輯元件、一記憶體元件或一輸出輸入元件，於於本實施例中較佳為一記憶體元件，例如SRAM。
第11圖所繪示的是根據前述第二較佳實施例中的應變矽半導體結構之製作方法所製作的應變矽半導體結構的立體示意圖，其中相同的元件將以相同的符號標示。第二較佳實施例中的應變矽半導體結構和第一較佳實施例中的應變矽半導體結構之不同之處在於第一多邊形凹槽和第二多邊形凹槽的形狀相異，其餘元件位置和功能皆與第一實施例中的應變矽半導體結構相同。
如第11圖所示，應變矽半導體結構100包含一基底10具有一上表面，一水平方向12平行於基底10之上表面，一垂直方向14垂直於基底10之上表面。
第一電晶體56設於低密度區1000，第二電晶體58設於高密度區2000，第一電晶體56包含：一第一閘極結構16、二第一源極/汲極52和一第一通道60，各個第一源極/汲極52和第一閘極結構16之間定義有一第一源極/汲極至閘極距離L1 。
此外，第一源極/汲極52包含一第一多邊形凹槽40位於第一閘極結構16一側的基底10中，第一多邊形凹槽40具有一第一開口66，第一開口66至第一閘極結構16之間的最短距離定義為第一距離D1 ，因此，就結構上來看，第一源極/汲極至閘極距離L1 即是第一距離D1 。此外，一第一磊晶層48填滿第一多邊形凹槽40，並且提供第一通道60應力值使得第一通道60產生應變。
第二電晶體58包含：一第二閘極結構18、二第二源極/汲極54和一第二通道62，各個第二源極/汲極54和第二閘極結構18之間分別定義有一第二源極/汲極至閘極距離L2 。另外，第二源極/汲極54包含一第二多邊形凹槽42位於第二閘極結構18一側的基底中10，第二多邊形凹槽42具有一第二開口70，第二距離D2 為第二開口至第二閘極結構18之間的最短距離，就結構上來看第二源極/汲極至閘極距離L2 即是第二距離D2 。
此外，一第二磊晶層50填滿第二多邊形凹槽42以提供第二通道62應力值使得第二通道62產生應變。值得注意的是第一源極/汲極至閘極距離L1 小於該第二源極/汲極至閘極距離L2 ，也就是說第一距離D1 比第二距離D2 小，至使第一通道60的應變大於第二通道62。
再者，第一源極/汲極52沿垂直方向14的截面形狀可以為類鑽石形、八邊形或U形，於本實施例中較佳為類鑽石形。同樣地第二源極/汲極54向垂直方向14的截面形狀可以為類鑽石形、八邊形或U形，於本實施例中較佳為U形。
另外，第一電晶體56可以為邏輯元件、一記憶體元件或一輸出輸入元件，於本實施例中較佳為一邏輯元件，例如PMOS。第二電晶體58可以為邏輯元件、一記憶體元件或一輸出輸入元件，於本實施例中較佳為一記憶體元件，例如SRAM。
當第一電晶體56為邏輯元件，而第二電晶體58為一記憶體元件，例如SRAM時，由於SRAM元件較重視其漏電流，更甚於其元件驅動電流，應用本發明之做法，可對邏輯元件與SRAM元件之不同需求特性分別調整。
本發明特意設計使得低密度區的第一源極/汲極至閘極距離小於高密度區的第二源極/汲極至閘極距離，使得位於低密度區的第一通道的應變值大於高密度區的第二通道的應變值，因此，可以讓低密度區和高密度區的電晶體各自具有合適的操作速度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基底
12．．．水平方向
14．．．垂直方向
16．．．第一閘極結構
18．．．第二閘極結構
20．．．犠牲側壁子材料層
22．．．第一閘極
24．．．第一閘極介電層
23、25．．．側壁子
26．．．第二閘極
28．．．第二閘極介電層
30、130．．．遮罩層
32、34．．．犧牲側壁子
36．．．第一乾蝕刻凹槽
38．．．第二乾蝕刻凹槽
40．．．第一多邊形凹槽
42．．．第二多邊形凹槽
48．．．第一磊晶層
50．．．第二磊晶層
52．．．第一源極/汲極
54．．．第二源極/汲極
56．．．第一電晶體
58．．．第二電晶體
60．．．第一通道
62．．．第二通道
64、68．．．接觸區域
66．．．第一開口
70．．．第二開口
100．．．應變矽半導體結構
1000．．．低密度區
2000．．．高密度區
第1圖至第5圖為根據本發明之第一較佳實施例所繪示的應變矽半導體結構之製作方法。
第6圖至第9圖為根據本發明之第二較佳實施例所繪示的應變矽半導體結構之製作方法。
第10圖所繪示的是根據前述第一較佳實施例中的應變矽半導體結構之製作方法所製作的應變矽半導體結構的立體示意圖。
第11圖所繪示的是根據前述第二較佳實施例中的應變矽半導體結構之製作方法所製作的應變矽半導體結構的立體示意圖。
10．．．基底
12．．．水平方向
14．．．垂直方向
16．．．第一閘極結構
18．．．第二閘極結構
22．．．第一閘極
24．．．第一閘極介電層
23、25．．．側壁子
26．．．第二閘極
28．．．第二閘極介電層
40．．．第一多邊形凹槽
42．．．第二多邊形凹槽
48．．．第一磊晶層
50．．．第二磊晶層
52．．．第一源極/汲極
54．．．第二源極/汲極
56．．．第一電晶體
58．．．第二電晶體
60．．．第一通道
62．．．第二通道
64、68．．．接觸區域
66．．．第一開口
70．．．第二開口
100．．．應變矽半導體結構
1000．．．低密度區
2000．．．高密度區

Claims (20)

  1. 一種應變矽半導體結構，包含：一基底具有一上表面，該基底分為一低密度區和高密度區；複數個第一電晶體設於該基底的該低密度區，各該第一電晶體包含：一第一閘極結構設於該上表面；以及二第一源極/汲極分別位於該第一閘極結構兩側的該基底中，其中各該第一源極/汲極和該第一閘極結構之間分別定義有一第一源極/汲極至閘極距離，並且各該第一源極/汲極具有應力；複數個第二電晶體設於該基底的該高密度區，各該第二電晶體包含：一第二閘極結構設於該上表面；以及二第二源極/汲極分別位於該第二閘極結構兩側的該基底中，其中各該第二源極/汲極和該第二閘極結構之間分別定義有一第二源極/汲極至閘極距離，並且各該第二源極/汲極具有應力，該第一源極/汲極至閘極距離小於該第二源極/汲極至閘極距離，其中各該第一閘極結構之間的最短距離較各該第二閘極結構之間的最短距離大。
  2. 如請求項1所述之應變矽半導體結構，其中各該第一源極/汲極分別包含：一第一凹槽位於該第一閘極結構一側的該基底中；以及一第一磊晶層填滿該第一凹槽。
  3. 如請求項2所述之應變矽半導體結構，其中該第一凹槽具有一第 一開口，一第一距離為該第一開口至該第一閘極結構之間的最短距離。
  4. 如請求項3所述之應變矽半導體結構，其中各該第二源極/汲極分別包含：一第二凹槽位於該第二閘極結構一側的該基底中；以及一第二磊晶層填滿該第二凹槽。
  5. 如請求項4所述之應變矽半導體結構，其中該第二凹槽具有一第二開口，一第二距離為該第二開口至該第二閘極結構之間的最短距離。
  6. 如請求項5所述之應變矽半導體結構，其中該第一距離小於該第二距離。
  7. 如請求項1所述之應變矽半導體結構，其中各該第一源極/汲極的截面形狀包含一類鑽石形、一八邊形或一U形。
  8. 如請求項1所述之應變矽半導體結構，其中各該第二源極/汲極的截面形狀包含一類鑽石形、一八邊形或一U形。
  9. 如請求項1所述之應變矽半導體結構，其中該第一電晶體係為包含一邏輯元件、一記憶體元件或一輸出輸入元件。
  10. 如請求項1所述之應變矽半導體結構，其中該第二電晶體係為一邏輯元件、一記憶體元件或一輸出輸入元件。
  11. 如請求項1所述之應變矽半導體結構，另包含：一第一通道位於該第一閘極結構下方之該基底中；以及一第二通道位於該第二閘極結構下方之該基底中，其中該第一通道之應變值大於該第二通道之應變值。
  12. 一種應變矽半導體結構，包含：一基底具有一上表面，該基底分為一低密度區和高密度區；複數個第一電晶體設於該基底的該低密度區；以及複數個第二電晶體設於該基底的該高密度區，其中各該第一電晶體之一第一源極/汲極的截面形狀相異於該第二電晶體之一第二源極/汲極的截面形狀，並且各該第一電晶體具有一第一閘極結構，各該第二電晶體具有一第二閘極結構，各該第一閘極結構之間的最短距離較各該第二閘極結構之間的最短距離大。
  13. 如請求項12所述之應變矽半導體結構，其中該第一電晶體包含：一第一閘極結構設於該基底之該上表面；該第一源極/汲極位於該第一閘極結構一側的該基底中，其中該第一源極/汲極具有應力；以及一第一通道位於該第一閘極結構下方之該基底中。
  14. 如請求項13所述之應變矽半導體結構，該第二電晶體包含：一第二閘極結構設於該基底之該上表面；該第二源極/汲極位於該第二閘極結構一側的該基底中，其中該第二源極/汲極具有應力；以及一第二通道位於該第二閘極結構下方之該基底中，其中該第一通道之應變值大於該第二通道之應變值。
  15. 如請求項14所述之應變矽半導體結構，其中該第一源極/汲極包含：一第一凹槽位於該第一閘極結構一側的該基底中；以及一第一磊晶層填滿該第一凹槽。
  16. 如請求項15所述之應變矽半導體結構，其中該第二源極/汲極包含：一第二凹槽位於該第二閘極結構一側的該基底中；以及一第二磊晶層填滿該第二凹槽。
  17. 如請求項12所述之應變矽半導體結構，其中該第一源極/汲極的截面形狀包含一類鑽石形、一八邊形或一U形。
  18. 如請求項12所述之應變矽半導體結構，其中該第二第一源極/汲極的截面形狀包含一類鑽石形、一八邊形或一U形。
  19. 如請求項12所述之應變矽半導體結構，其中該第一電晶體包含 一邏輯元件、一記憶體元件或一輸出輸入元件。
  20. 如請求項12所述之應變矽半導體結構，其中該第二電晶體包含一邏輯元件、一記憶體元件或一輸出輸入元件。
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