CN112864227A - 鳍式场效应晶体管及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000005669 field effect Effects 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 61
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 50
- 229910052799 carbon Inorganic materials 0.000 claims description 50
- 230000008569 process Effects 0.000 claims description 44
- 238000002955 isolation Methods 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 19
- 238000004528 spin coating Methods 0.000 claims description 16
- 239000003575 carbonaceous material Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 15
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical group [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种鳍式场效应晶体管及其制作方法。该鳍式场效应晶体管包括鳍部，鳍部设置在衬底的第一表面上，该鳍部包括：第一鳍段，设置在第一表面上；第二鳍段，设置在第一鳍段上且位于第一鳍段远离衬底的一侧；第一鳍段和第二鳍段一体设置，第一鳍段平行于第一表面的最大截面面积小于或等于第二鳍段平行于第一表面的最大截面面积。本申请的鳍部包括形状不同的第一鳍段和第二鳍段，且第一鳍段平行于第一表面的最大截面面积小于或等于第二鳍段平行于第一表面的最大截面面积，即将现有技术中上窄下宽的三角形形状替换为部分上窄下宽，但底部变窄的组合形状，从而有效缓解了体效应并保持较低的漏电流，进而改善了鳍式场效应晶体管的性能。
Description
技术领域
本发明涉及鳍式场效应晶体管技术领域，具体而言，涉及一种鳍式场效应晶体管及其制作方法。
背景技术
鳍式场效应晶体管(FinField Effect Transistor，FinFET)是一种常见的多栅器件，鳍式场效应晶体管是具有一从衬底突出的有源区域，此结构狭长，故被称为鳍式结构(FIN)；相邻两个鳍式结构之间形成有浅沟道隔离(STI)；鳍式结构和浅沟道隔离的表面形成有栅极结构。在FinFET中，栅至少可以从两侧对超薄体进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应，而且相对其它器件具有更好的集成电路生产技术的兼容性。
通常认为理想的FinFET的FIN结构应该是标准的矩形或者正方形，然而由于尖角处的可靠性隐患以及工艺条件的限制，实际的FinFET的FIN不会是理想的形状。如Intel在22nm技术结点，采用了一种上小下大的类三角形Fin，而在发布下一代14nm技术节点的FinFET时，其用作沟道的FIN结构采用一种尖角圆滑处理的近似矩形的形状。针对三角形FIN来说，由于顶部FIN较薄，它具有较小的等效FIN厚度，栅控能力较强，因而有较小的泄漏电流，但其缺少顶栅且沟道截面积小，驱动电流也小；而矩形FIN则相反，等效FIN厚度相对大，栅控能力较三角形FIN弱，泄漏电流大，但由于矩形FIN存在顶栅，而顶栅能够为器件贡献相当一部分的驱动电流，且矩形FIN的沟道截面积也较大，因此驱动电流会远高于三角形FIN。
无论是FIN结构如何，在现在的主流逻辑产品中，使用FINFET的结构提高MOS管的性能，但是因为FIN的底部仍然和衬底(substrate)在一起，所以不可避免的会受到体端(bulk端)的体效应和漏电影响器件的性能，需要更好的设计FIN的形状以提高FINFET的器件性能。
发明内容
本发明的主要目的在于提供一种鳍式场效应晶体管及其制作方法，以解决现有技术中的鳍式场效应晶体管受到体效应和漏电的影响导致器件性能劣化的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种鳍式场效应晶体管，包括鳍部，鳍部设置在衬底的第一表面上，该鳍部包括：第一鳍段，设置在第一表面上；第二鳍段，设置在第一鳍段上且位于第一鳍段远离衬底的一侧；第一鳍段和第二鳍段一体设置，第一鳍段平行于第一表面的最大截面面积小于或等于第二鳍段平行于第一表面的最大截面面积。
进一步地，沿远离衬底的方向上述第二鳍段的平行于第一表面的截面面积逐渐减小，第二鳍段的顶面为平面。
进一步地，沿远离衬底的方向上述第一鳍段的平行于第一表面的截面面积逐渐减小，优选第一鳍段平行于第一表面的截面的宽度为10～15nm。
进一步地，上述第一鳍段的高度和第二鳍段的高度比值2：1～3：1，鳍部的高度为100～160nm。
进一步地，上述鳍式场效应晶体管还包括浅沟槽隔离结构，浅沟槽隔离结构设置在鳍部之间。
根据本发明的另一方面，提供了一种鳍式场效应晶体管的制作方法，制作方法包括鳍部的制作过程，鳍部的制作过程包括：利用自对准图形化工艺在衬底上形成多个相互间隔的鳍形结构；在鳍形结构之间填充旋涂碳材料，形成旋涂碳层，旋涂碳层的厚度小于鳍形结构的高度；在旋涂碳层和鳍形结构裸露的表面上设置硬掩膜；依次去除旋涂碳层表面上的硬掩膜以及旋涂碳层，以使鳍形结构中被旋涂碳层包裹的部分裸露；以及利用剩余的硬掩膜为掩膜对裸露的鳍形结构进行回刻，得到鳍式场效应晶体管的鳍部。
进一步地，上述自对准图形化工艺为自对准双重图形化工艺或自对准四重图形化工艺，优选沿远离衬底的方向，鳍形结构的截面积逐渐减小。
进一步地，上述形成旋涂碳的过程包括：在衬底的具有鳍形结构的一侧涂布旋涂碳材料；去除部分旋涂碳材料，以在鳍形结构之间形成旋涂碳层。
进一步地，上述鳍形结构包括依次远离衬底设置的硅部、氮化硅部和氧化硅部，优选硅部的顶面为平面，优选旋涂碳层的高度为硅部的高度的2/3～3/4。
进一步地，通过原子层沉积技术设置上述硬掩膜，优选原子层沉积技术的温度为30～200℃，优选硬掩膜为氧化物层。
进一步地，上述依次去除旋涂碳层表面上的硬掩膜以及旋涂碳层的过程包括：在硬掩膜上设置光刻胶；对光刻胶进行图形化处理，去除位于鳍形结构的顶面和侧面的硬掩膜上的光刻胶；刻蚀去除裸露的硬掩膜；去除剩余的光刻胶和旋涂碳层。
进一步地，上述回刻采用干法刻蚀实施，优选干法刻蚀所用的气体包括氯气。
进一步地，上述制作方法还包括：在鳍部之间设置浅沟槽隔离材料；对浅沟槽隔离材料进行化学机械抛光，得到与氮化硅部的顶部平齐的浅沟槽隔离结构。
应用本发明的技术方案，本申请的鳍部包括形状不同的两个部分，分别为第一鳍段和第二鳍段，且第一鳍段平行于第一表面的最大截面面积小于或等于第二鳍段平行于第一表面的最大截面面积，即将现有技术中上窄下宽的三角形形状替换为部分上窄下宽，但底部变窄的组合形状，从而有效缓解了体效应并保持较低的漏电流，进而改善了鳍式场效应晶体管的性能。
附图说明
构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了根据本发明的一种实施例的鳍式场效应晶体管的剖面结构示意图；
图2示出了根据本发明的一种实施例的鳍式场效应晶体管的制作方法流程图；
图3示出了根据本发明的一种实施例的鳍式场效应晶体管的制作方法中形成的鳍形结构后的剖面结构示意图；
图4示出了在图3所示的鳍形结构之间填充旋涂碳材料形成旋涂碳层后的剖面结构示意图；
图5示出了在图4所示的旋涂碳层和鳍形结构裸露的表面上设置硬掩膜后的剖面结构示意图；
图6示出了去除图5所示的旋涂碳层表面上的硬掩膜的剖面结构示意图；
图7示出了去除图6所示的旋涂碳层后的剖面结构示意图；
图8示出了利用图7中剩余的硬掩膜为掩膜对裸露的鳍形结构进行回刻得到鳍式场效应晶体管的鳍部后的剖面结构示意图；
图9示出了在图8所示的鳍部之间设置浅沟槽隔离结构后的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、鳍部；21、第一鳍段；22、第二鳍段；30、旋涂碳层；40、硬掩膜；50、浅沟槽隔离结构；20’、鳍形结构；21’、硅部；22’、氮化硅部；23’、氧化硅部。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
如本申请背景技术所分析的，现有技术的无论何种形状的鳍式场效应晶体管，其FIN的底部仍然和衬底在一起，所以不可避免的会受到bulk端的体效应和漏电影响器件的性能。为了解决该问题，本申请提供了一种鳍式场效应晶体管及其制作方法。
在本申请一种典型的实施方式中，提供了一种鳍式场效应晶体管，如图1所示，该鳍式场效应晶体管包括鳍部20，鳍部20设置在衬底10的第一表面上，鳍部20包括：第一鳍段21和第二鳍段22，第一鳍段21设置在第一表面上；第二鳍段22设置在第一鳍段21上且位于第一鳍段远离衬底10的一侧；第一鳍段21和第二鳍段22一体设置，第一鳍段21平行于第一表面的最大截面面积小于或等于第二鳍段平行于第一表面的最大截面面积。
本申请的鳍部20包括形状不同的两个部分，分别为第一鳍段21和第二鳍段22，且第一鳍段21平行于第一表面的最大截面面积小于或等于第二鳍段平行于第一表面的最大截面面积，即将现有技术中上窄下宽的三角形形状替换为部分上窄下宽，但底部变窄的组合形状，从而有效缓解了体效应并保持较低的漏电流，进而改善了鳍式场效应晶体管的性能。
为了尽可能增加顶栅的体积，优选沿远离衬底10的方向第二鳍段22平行于第一表面的截面面积逐渐减小，上述第二鳍段22的顶面为平面，该平面顶面相对于三角形的顶点，可承载的顶栅的体积更多，保证了沟道长度，降低了DIBL效应(漏端引入的势垒降低效应)，同时提高了晶体管的驱动电流。
在本申请一些实施例中，沿远离衬底10的方向第一鳍段21平行于第一表面的截面面积逐渐减小，即第一鳍段21和第二鳍段22均为上窄下宽的形状，第二鳍段22的最大截面与第一鳍段21的最小截面相邻。优选第一鳍段21平行于第一表面的截面的宽度为10～15nm，第二鳍段22的所有截面积可以均大于第一鳍段21的最大截面积，也可以是部分截面积大于第一鳍段21的最大截面积。
由于鳍部20的顶部需要设置栅极，为了尽可能提高栅极的体积，优选上述第一鳍段21的高度和第二鳍段22的高度比值为2：1～3：1，鳍部20的高度为100～160nm。
本申请一些实施例中，上述鳍式场效应晶体管可以包括常规鳍式场效应晶体管的基本组成结构，比如还包括浅沟槽隔离结构50，浅沟槽隔离结构50设置在鳍部20之间。比如还包括顶栅，顶栅设置在鳍部20的顶部和靠近顶部的侧面以及浅沟槽隔离结构50的顶部。
在本申请另一种典型的实施方式中，提供了一种鳍式场效应晶体管的制作方法，如图2所示，该制作方法包括鳍部20的制作过程，该鳍部20的制作过程包括：步骤S1，利用自对准图形化工艺在衬底10上形成多个相互间隔的鳍形结构20’；步骤S2，在鳍形结构20’之间填充旋涂碳材料，形成旋涂碳层30，旋涂碳层30的厚度小于鳍形结构20’的高度；步骤S3，在旋涂碳层30和鳍形结构20’裸露的表面上设置硬掩膜40；步骤S4，依次去除旋涂碳层30表面上的硬掩膜40以及旋涂碳层30，以使鳍形结构20’中被旋涂碳层30包裹的部分裸露；以及步骤S5，利用剩余的硬掩膜40为掩膜对裸露的鳍形结构20’进行回刻，得到鳍式场效应晶体管的鳍部20。
本申请鳍部20的形成过程在常规的鳍形结构20’形成之后，增加底部形貌的休整使底部变窄，从而有效缓解了体效应并保持较低的漏电流，进而改善了鳍式场效应晶体管的性能。可见，本申请在不改变现有的工艺基本流程基础上，使得器件性能有提升，且工艺实现上比较容易。
下面将更详细地描述根据本发明提供的鳍式场效应晶体管的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
以下结合附图对上述鳍部20的制作过程进行示例性说明。
首先，执行步骤S1，利用自对准图形化工艺在衬底10上形成图3所示的多个相互间隔的鳍形结构20’。本申请的上述衬底10可以有单晶硅支撑，也可以由其他材料支撑，比如锗硅或绝缘衬底10上的硅薄膜(SOI)制成。为了优化鳍形结构20’的形貌，优选上述自对准图形化工艺为自对准双重图形化工艺(SADP)或自对准四重图形化工艺(SAQP)，优选沿远离衬底的方向，鳍形结构20’的截面积逐渐减小。具体的自对准双重图形化工艺和自对准四重图形化工艺均可采用现有工艺实现，在此不再赘述。
利用自对准图形化工艺所形成的鳍形结构20’可以包括依次远离衬底10设置的硅部21’、氮化硅部22’和氧化硅部23’，优选上述硅部21’的顶面为平面，该平面顶面相对于三角形的顶点，可承载的顶栅的体积更多，保证了沟道长度，降低了DIBL效应，同时提高了晶体管的驱动电流。
然后，执行步骤S2，在鳍形结构20’之间填充旋涂碳材料，形成图4所示的旋涂碳层30，旋涂碳层30的厚度小于鳍形结构20’的高度。在一些实施例的制作过程中，采用旋涂碳作为掩膜先将鳍形结构20’的下部保护起来，旋涂碳的设置工艺简单，且后续也易于去除。用于本申请的旋涂碳材料没有特别限定，只要是旋涂碳技术中常用的旋涂碳材料均可考虑应用至本申请中。
在一些实施例中，上述形成旋涂碳的过程包括：在衬底10的具有鳍形结构20’的一侧通过旋涂碳技术涂布旋涂碳材料；去除部分旋涂碳材料，以在鳍形结构20’之间形成旋涂碳层30，上述去除部分旋涂碳材料的过程可以采用刻蚀来实现，本领域技术人员可以根据所用的具体旋涂碳材料选择相应的去除效率较高的刻蚀工艺来进行，本申请就不对此一一列举说明。本领域技术人员可以通过去除工艺和时间的控制来调节旋涂碳层30的高度，优选地，上述旋涂碳层30的高度为硅部21’的高度的2/3～3/4，保证后续形成的顶栅的稳定性和作用的发挥。
接着，执行步骤S3，在图4所示的旋涂碳层30和鳍形结构20’裸露的表面上设置图5所示的硬掩膜40。上述硬掩膜40的设置可以通过原子层沉积技术(ALD)设置，利用原子层沉积技术有效控制所形成的硬掩膜40的厚度和致密性，保证了在后续对鳍形结构20’的下部进行刻蚀时上部的完整性。为了进一步提高硬掩膜40的质量，优选上述原子层沉积技术的温度为30～200℃以实现低温原子层沉积，优选硬掩膜40为氧化物层，比如硅氧化物层。
然后，执行步骤S4，去除图5所示的旋涂碳层30表面上的硬掩膜40后，然后在去除旋涂碳层30，以使鳍形结构20’中被旋涂碳层30包裹的部分裸露，所得结构的剖面见图5和图6。在一些实施例中，该过程包括：在硬掩膜40上设置光刻胶；对光刻胶进行图形化处理，去除位于鳍形结构20’的顶面和侧面的硬掩膜40上的光刻胶；刻蚀去除裸露的硬掩膜40；去除剩余的光刻胶和旋涂碳层30。利用光刻加刻蚀的方式去除部分硬掩膜40，然后去除光刻胶，并在剩余硬掩膜40的保护下，去除旋涂碳，上述光刻胶、旋涂碳的去除手段均可参考现有技术，在此不再赘述。
随后，执行步骤S5，利用图7中剩余的硬掩膜40为掩膜对裸露的鳍形结构20’进行回刻，得到图8所示的鳍式场效应晶体管的鳍部20。该过程中由于采用原子层沉积技术形成的硬掩膜40层的致密性较好，因此其对所覆盖的鳍形结构20’的保护较为可靠，通过控制回刻时间控制被去掉的鳍形结构20’的尺寸，优选地，上述回刻采用干法刻蚀实施，优选所述干法刻蚀所用的气体包括氯气，以利于对回刻程度进行精确控制，回刻后所得到的结构为第一鳍段21，其可以通过回刻工艺的控制控制为上窄下宽的形状。
在上述鳍部20的制作完成后，可以进行浅沟槽隔离结构50的制作，在一种实施例中，上述制作方法还包括：在图8所示的鳍部20之间设置浅沟槽隔离材料；对浅沟槽隔离材料进行化学机械抛光，得到与氮化硅部22’的顶部平齐的浅沟槽隔离结构50，具体可参见图9。其中，所采用的浅沟槽隔离材料均可采用浅沟槽隔离常用材料，比如氧化物。在浅沟槽隔离结构50形成后，后续形成顶栅之前，会将氮化硅部22’去除，具体的顶栅的形成过程可以参考现有技术，本申请不作赘述。上述硬掩膜40可以在浅沟槽隔离工艺之后去除，去除方式为，用气体刻蚀将硬掩模40和浅沟槽隔离的氧化物一起ETCH到鳍部以下10～20nm的深度。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
本申请的鳍部包括形状不同的两个部分，分别为第一鳍段和第二鳍段，且第一鳍段平行于第一表面的最大截面面积小于或等于第二鳍段平行于第一表面的最大截面面积，即将现有技术中上窄下宽的三角形形状替换为部分上窄下宽，但底部变窄的组合形状，从而有效缓解了体效应并保持较低的漏电流，进而改善了鳍式场效应晶体管的性能。
本申请鳍部的形成过程在常规的鳍形结构形成之后，增加底部形貌的休整使底部变窄，从而有效缓解了体效应并保持较低的漏电流，进而改善了鳍式场效应晶体管的性能。可见，本申请在不改变现有的工艺基本流程基础上，使得器件性能有提升，且工艺实现上比较容易。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种鳍式场效应晶体管，包括鳍部，所述鳍部设置在衬底的第一表面上，其特征在于，所述鳍部包括：
第一鳍段，设置在所述第一表面上；
第二鳍段，设置在所述第一鳍段上且位于所述第一鳍段远离所述衬底的一侧；
所述第一鳍段和所述第二鳍段一体设置，所述第一鳍段平行于所述第一表面的最大截面面积小于或等于所述第二鳍段平行于所述第一表面的最大截面面积。
2.根据权利要求1所述的鳍式场效应晶体管，其特征在于，沿远离所述衬底的方向所述第二鳍段的平行于所述第一表面的截面面积逐渐减小，所述第二鳍段的顶面为平面。
3.根据权利要求1所述的鳍式场效应晶体管，其特征在于，沿远离所述衬底的方向所述第一鳍段的平行于所述第一表面的截面面积逐渐减小，优选所述第一鳍段平行于所述第一表面的截面的宽度为10～15nm。
4.根据权利要求1所述的鳍式场效应晶体管，其特征在于，所述第一鳍段的高度和所述第二鳍段的高度比值2：1～3：1，所述鳍部的高度为100～160nm。
5.根据权利要求1至4中任一项所述的鳍式场效应晶体管，其特征在于，所述鳍式场效应晶体管还包括浅沟槽隔离结构，所述浅沟槽隔离结构设置在所述鳍部之间。
6.一种鳍式场效应晶体管的制作方法，所述制作方法包括鳍部的制作过程，其特征在于，所述鳍部的制作过程包括：
利用自对准图形化工艺在衬底上形成多个相互间隔的鳍形结构；
在所述鳍形结构之间填充旋涂碳材料，形成旋涂碳层，所述旋涂碳层的厚度小于所述鳍形结构的高度；
在所述旋涂碳层和所述鳍形结构裸露的表面上设置硬掩膜；
依次去除所述旋涂碳层表面上的硬掩膜以及所述旋涂碳层，以使所述鳍形结构中被所述旋涂碳层包裹的部分裸露；以及
利用剩余的所述硬掩膜为掩膜对裸露的所述鳍形结构进行回刻，得到所述鳍式场效应晶体管的鳍部。
7.根据权利要求6所述的制作方法，其特征在于，所述自对准图形化工艺为自对准双重图形化工艺或自对准四重图形化工艺，优选沿远离所述衬底的方向，所述鳍形结构的截面积逐渐减小。
8.根据权利要求6所述的制作方法，其特征在于，所述形成旋涂碳的过程包括：
在所述衬底的具有所述鳍形结构的一侧涂布旋涂碳材料；
去除部分所述旋涂碳材料，以在所述鳍形结构之间形成所述旋涂碳层。
9.根据权利要求6所述的制作方法，其特征在于，所述鳍形结构包括依次远离所述衬底设置的硅部、氮化硅部和氧化硅部，优选所述硅部的顶面为平面，优选所述旋涂碳层的高度为所述硅部的高度的2/3～3/4。
10.根据权利要求6所述的制作方法，其特征在于，通过原子层沉积技术设置所述硬掩膜，优选所述原子层沉积技术的温度为30～200℃，优选所述硬掩膜为氧化物层。
11.根据权利要求6所述的制作方法，其特征在于，所述依次去除所述旋涂碳层表面上的硬掩膜以及所述旋涂碳层的过程包括：
在所述硬掩膜上设置光刻胶；
对所述光刻胶进行图形化处理，去除位于所述鳍形结构的顶面和侧面的硬掩膜上的所述光刻胶；
刻蚀去除裸露的所述硬掩膜；
去除剩余的所述光刻胶和所述旋涂碳层。
12.根据权利要求6所述的制作方法，其特征在于，所述回刻采用干法刻蚀实施，优选所述干法刻蚀所用的气体包括氯气。
13.根据权利要求9所述的制作方法，其特征在于，所述制作方法还包括：
在所述鳍部之间设置浅沟槽隔离材料；
对所述浅沟槽隔离材料进行化学机械抛光，得到与所述氮化硅部的顶部平齐的浅沟槽隔离结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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Family
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Country Status (1)
| Country | Link |
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| CN (1) | CN112864227A (zh) |
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