CN107481937A - 双角度类梯形截面形状的鳍型场效应晶体管及其评价方法 - Google Patents

双角度类梯形截面形状的鳍型场效应晶体管及其评价方法 Download PDF

Info

Publication number
CN107481937A
CN107481937A CN201710719951.8A CN201710719951A CN107481937A CN 107481937 A CN107481937 A CN 107481937A CN 201710719951 A CN201710719951 A CN 201710719951A CN 107481937 A CN107481937 A CN 107481937A
Authority
CN
China
Prior art keywords
fin
channel
sectional shapes
semiconductor fin
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710719951.8A
Other languages
English (en)
Other versions
CN107481937B (zh
Inventor
黄启俊
杜寰
高潮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
YANGZHOU JIANGXIN ELECTRONICS Co Ltd
Original Assignee
YANGZHOU JIANGXIN ELECTRONICS Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by YANGZHOU JIANGXIN ELECTRONICS Co Ltd filed Critical YANGZHOU JIANGXIN ELECTRONICS Co Ltd
Priority to CN201710719951.8A priority Critical patent/CN107481937B/zh
Publication of CN107481937A publication Critical patent/CN107481937A/zh
Application granted granted Critical
Publication of CN107481937B publication Critical patent/CN107481937B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了晶体管领域内的一种双角度类梯形截面形状的鳍型场效应晶体管,包括半导体鳍,半导体鳍的沟道区上设有栅极氧化物,栅极氧化物上设有栅极金属层,半导体鳍包括顶面、底面以及两对称设置的侧面,侧面包括第一侧面和第二侧面,第一侧面的顶部连顶面,第一侧面的底部连第二侧面的顶部,第二侧面的底部连底面,本发明能够更加精确有效地模拟10nm尺度下的绝缘体上硅FinFET;FinFET类梯形截面形状具有更好的模拟特性、数字特性和频率特性,可用于FinFET生产制造中。

Description

双角度类梯形截面形状的鳍型场效应晶体管及其评价方法
技术领域
本发明涉及一种场效应晶体管,特别涉及一种鳍型场效应晶体管。
背景技术
随着纳米器件节点进入14nm,半导体器件的短沟道效应表现得越来越突出,传统的CMOS工艺在进入22nm时便已达到极限,鳍型场效应晶体管(FinFET)的发明,使摩尔定律的延续成为了可能,FinFET以其优秀的栅控制能力对短沟道效应的抑制作用,受到了众多商业公司和研究人员的关注。按照摩尔定律,10nm甚至未来尺度更小的半导体器件将会出现,在各种新材料新工艺新结构来制造新的半导体器件还不成熟的状况下,FinFET在未来10nm时代仍然会是最有可能的选择。基于这样的现状,现阶段做好10nm尺度的FinFET研究具有十分重要的意义。
主流的三栅FinFET根据衬底结构不同可以分为体硅FinFET和绝缘体上硅FinFET两种。目前虽然针对FinFET制备工艺,新的制备材料以及长尺寸的研究已经非常多,但是事实上许多工作忽视了将截面形状效应进行一个全面定量的研究,大多数研究工作仅仅只是停留在尺寸、浓度等宏观方面,比如鳍厚,鳍宽,鳍长(沟道长度),并没有考虑形状效应对器件性能的作用。当器件尺寸到达纳米量级,FinFET的鳍型沟道截面形状会呈现出不规则的情况,除却常见的锥型,梯形和矩形外,甚至有可能出现侧边凹凸等状况。这样,传统的单角度模拟方法去研究器件特性已经不再完全适用,必须寻找一种新的方法来完善这种单角度法,这种方法既需要借鉴到单角度法这种使用单一角度的定量控制方法的优点,又需要能对鳍沟道上的侧栅凹凸性进行定量的拟合。
发明内容
本发明的目的是提供一种双角度类梯形截面形状的鳍型场效应晶体管及其评价方法,以此来弥补传统单角度法面对不规则形状FinFET难以定量描述的不足。
本发明的目的是这样实现的:一种鳍型场效应晶体管的评价方法,其特征在于,包括以下步骤:
1)设计双角度类梯形截面形状的鳍型场效应晶体管,包括半导体鳍,所述半导体鳍包括顶面、底面以及两对称设置的侧面,侧面包括第一侧面和第二侧面,第一侧面的顶部连顶面,第一侧面的底部连第二侧面的顶部,第二侧面的底部连底面,其中,所述第一侧面与底面之间的夹角为α,所述第二侧面与底面的夹角为β;
2)设定形状因子γFin
γFin=Wchannel/Schannel=(Wtop+Wsidewalls)/Schannel
其中,Wchannel为半导体鳍截面形状中沟道的有效宽度,Wtop为沟道顶的宽度,Wsidewalls为沟道两侧的宽度,有效宽度Wchannel=Wtop+Wsidewalls,Schannel为截面沟道的面积,Schannel可根据Wtop、Wsidewalls、α、β计算获得;
3)通过形状因子γFin配合半导体物理领域的连续性方程以及边界条件计算出形状因子γFin与器件性能的关系图;
4)根据所述关系图评价具有双角度类梯形截面形状的鳍型场效应晶体管的性能。
作为本发明的进一步限定,其中,70°≤α<90°,70°<β≤90°。
作为本发明的进一步限定,所述α=70°,β=90°。
一种双角度类梯形截面形状的鳍型场效应晶体管,包括半导体鳍,半导体鳍的沟道区上设有栅极氧化物,栅极氧化物上设有栅极金属层,所述半导体鳍包括顶面、底面以及两对称设置的侧面,其特征在于,侧面包括第一侧面和第二侧面,第一侧面的顶部连顶面,第一侧面的底部连第二侧面的顶部,第二侧面的底部连底面。
作为本发明的进一步限定,所述第一侧面与底面之间的夹角为α,所述第二侧面与底面的夹角为β,其中70°≤α<90°,70°<β≤90°。
作为本发明的进一步限定,所述α=70°,β=90°,第一侧面的高度等于第二侧面的高度。
作为本发明的进一步限定,所述半导体鳍顶面宽度Wtop=6±0.5nm,半导体鳍鳍高Hfin=10±0.5nm,半导体鳍源漏长度Ls=Ld=10±0.5nm,半导体鳍沟道长度Lc=30±0.5nm,栅极氧化层厚度Tox=1±0.2nm。
作为本发明的进一步限定,所述半导体鳍的底部设有SOI层,所述SOI层中氧化层的厚度为50nm。
与现有技术相比,本发明的有益效果在于,本发明中的双角度结构根据单角度法发展而来,能够更加精确有效地模拟10nm尺度下的绝缘体上硅FinFET;通过对FinFET类梯形截面形状的提取,利用双角度法系统定量地分析了器件的模拟特性、数字特性和频率特性,对比得到了类梯形截面形状FinFET各个方面的优化性能表现;为更进一步有效地描述器件形状与器件性能之间的关系,还提出了一种鳍型形状因子γFin,通过这种方法可以有效地对10nm级的FinFET器件从形状上进行性能评估,面对复杂的器件形状可以发挥较好的定量描述的效果,对器件设计具有指导意义。
附图说明
图1为本发明中FinFET结构及半导体鳍横截面示意图。
图2为本发明中FinFET沟道截面电势分布图。
图3为本发明中FinFET沟道截面电子浓度分布图。
图4为本发明中FinFET跨导曲线。
图5为本发明中FinFET电导曲线。
图6为本发明中不同形状FinFET的数字特性对比图。
图7为本发明评价方法中跨导、电导与形状因子的关系图。
图8为本发明评价方法中阀值电压与形状因子的关系图。
图9为本发明评价方法中开关电流比与形状因子的关系图。
图10为本发明评价方法中漏致势垒、亚阈值摆幅与形状因子的关系图。
具体实施方式
下面结合具体实施例对本发明做进一步说明。
参见图1,这种左右对称的SOI FinFET器件,右侧是Fin的横截面。从截面图上可以清晰的看出,之前的单角度θ在这里扩展为α和β,因为θ取值范围为70°至90°,这里我们同样将α和β取值范围设置在70°至90°之间。当固定Fin顶宽度Wtop不变时,改变α和β,可以改变Fin的侧边,从而对整个截面进行改变;当设置α=70°,β=90°,FinFET截面形状便会呈现类梯形。
为保证器件的宽度在10nm尺寸规模下,设置鳍顶宽Wtop等于6nm,鳍高Hfin等于10nm,源漏长度Ls和Ld等于10nm,沟道长度Lc等于30nm,氧化层厚度Tox等于1nm,SOI氧化层厚度为50nm;选取中间带隙的金属栅,功函数Wf为4.33eV;源漏掺杂类型为施主掺杂,浓度等于1×1025m-3,沟道掺杂类型为受主掺杂,浓度等于1×1023m-3;仿真计算中的输入电压Vds设置为0.4V,温度常数设置为300K。
参见图2,从电势分布图来看,电子电势分布是由内向外逐渐变低,并且沟道中里鳍顶近的区域的电势要高于沟道中靠近侧栅的区域,这种关系可以表明器件的顶栅与侧栅在对沟道的控制能力是不同的,从电势对称性分布不同也可以说明鳍的形状能够直接影响器件的性能。
参见图3,从电子浓度分布图来看,夹在侧栅与顶栅之间的区域电子浓度过大,存在拐角效应,需要进行钝化处理,使其具有一定弧度。
参见图4-5,在栅压Vgs较小情况下,α=70°的类梯形鳍沟道具有相对较为狭窄的鳍顶,能够聚集更多的电子,具有较大的跨导值;随着漏电压的增大,类梯形器件输出电导慢慢衰减,但速度较为缓慢。
参见图6,固定α=70°,调整β大小即可出现其它截面形状的FinFET,如矩形;从数字特性对比图来看,具体表现为以下几个方面:
(1)阈值电压:类梯形器件具有较低的阈值电压,意味着较低的电路功耗。
(2)亚阈值摆幅:α=70°的情况下,类梯形器件比矩形器件具有更低的亚阈值摆幅。
(3)开关电流比:α=70°的情况下,β值越大,器件沟道底越窄,器件的电流输运特性越好,类梯形器件的开关电流比就越大。
(4)漏致势垒降低:α=70°的情况下,类梯形器件的漏致势垒降低比矩形
器件要小。
一种鳍型场效应晶体管的评价方法,其特征在于,包括以下步骤:
1)设计双角度类梯形截面形状的鳍型场效应晶体管,包括半导体鳍,所述半导体鳍包括顶面、底面以及两对称设置的侧面,侧面包括第一侧面和第二侧面,第一侧面的顶部连顶面,第一侧面的底部连第二侧面的顶部,第二侧面的底部连底面,其中,所述第一侧面与底面之间的夹角为α,所述第二侧面与底面的夹角为β;
2)设定形状因子γFin
γFin=Wchannel/Schannel=(Wtop+Wsidewalls)/Schannel
其中,Wchannel为半导体鳍截面形状中沟道的有效宽度,Wtop为沟道顶的宽度,Wsidewalls为沟道两侧的宽度,有效宽度Wchannel=Wtop+Wsidewalls,Schannel为截面沟道的面积,Schannel可根据Wtop、Wsidewalls、α、β计算获得;
3)通过形状因子γFin配合半导体物理领域的连续性方程以及边界条件计算出形状因子γFin与器件性能的关系图;
4)根据所述关系图评价具有双角度类梯形截面形状的鳍型场效应晶体管的性能。
参见图7-10,由于不同的截面形状包含有不同的角度、沟道宽度以及几何面积等因素,本发明创新性的提出了一种适用范围更广,的形状因子γFin,作为双角度方法来研究截面效应的评价标准;公式定义如下:
γFin=Wchannel/Schannel=(Wtop+Wsidewalls)/Schannel
其中,Wchannel为截面形状中沟道的有效宽度,Wtop为沟道顶的宽度,Wsidewalls为沟道两侧的宽度,有效宽度Wchannel=Wtop+Wsidewalls,Schannel为截面沟道的面积。
从形状因子γFin与器件性能的关系图可以看出,跨导Gm有一个峰谷,这代表此区域应该在模拟电路应用中应当避免。与模拟特性不同的是,一些数字特性比如阈值电压Vt、开关电流比Ion/Ioff、亚阈值摆幅SS和漏致势垒降低DIBL的数值与形状因子之间是近似线性的关系。
应当理解的是,本说明书未详细阐述的部分均属于现有技术。
应当理明专利保护范围的限制,本领域的普通技术人员在本发明的启示下,在不脱离本发明权利要求所保护的范围情况下,还可以做出替换或变形,均落入本发明的解的是,上述针对较佳实施例的描述较为详细,并不能因此而认为是对本发保护范围之内,本发明的请求保护范围应以所附权利要求为准。

Claims (8)

1.一种鳍型场效应晶体管的评价方法,其特征在于,包括以下步骤:
1)设计双角度类梯形截面形状的鳍型场效应晶体管,包括半导体鳍,所述半导体鳍包括顶面、底面以及两对称设置的侧面,侧面包括第一侧面和第二侧面,第一侧面的顶部连顶面,第一侧面的底部连第二侧面的顶部,第二侧面的底部连底面,其中,所述第一侧面与底面之间的夹角为α,所述第二侧面与底面的夹角为β;
2)设定形状因子γFin
γFin=Wchannel/Schannel=(Wtop+Wsidewalls)/Schannel
其中,Wchannel为半导体鳍截面形状中沟道的有效宽度,Wtop为沟道顶的宽度,Wsidewalls为沟道两侧的宽度,有效宽度Wchannel=Wtop+Wsidewalls,Schannel为截面沟道的面积,Schannel可根据Wtop、Wsidewalls、α、β计算获得;
3)通过形状因子γFin配合半导体物理领域的连续性方程以及边界条件计算出形状因子γFin与器件性能的关系图;
4)根据所述关系图评价具有双角度类梯形截面形状的鳍型场效应晶体管的性能。
2.根据权利要求1所述的鳍型场效应晶体管的评价方法,其特征在于,其中,70°≤α<90°,70°<β≤90°。
3.根据权利要求1所述的鳍型场效应晶体管的评价方法,其特征在于,所述α=70°,β=90°。
4.一种双角度类梯形截面形状的鳍型场效应晶体管,包括半导体鳍,半导体鳍的沟道区上设有栅极氧化物,栅极氧化物上设有栅极金属层,所述半导体鳍包括顶面、底面以及两对称设置的侧面,其特征在于,侧面包括第一侧面和第二侧面,第一侧面的顶部连顶面,第一侧面的底部连第二侧面的顶部,第二侧面的底部连底面。
5.根据权利要求4所述的双角度类梯形截面形状的鳍型场效应晶体管,其特征在于,所述第一侧面与底面之间的夹角为α,所述第二侧面与底面的夹角为β,其中70°≤α<90°,70°<β≤90°。
6.根据权利要求5所述的双角度类梯形截面形状的鳍型场效应晶体管,其特征在于,所述α=70°,β=90°,第一侧面的高度等于第二侧面的高度。
7.根据权利要求6所述的双角度类梯形截面形状的鳍型场效应晶体管,其特征在于,所述半导体鳍顶面宽度Wtop=6±0.5nm,半导体鳍鳍高Hfin=10±0.5nm,半导体鳍源漏长度Ls=Ld=10±0.5nm,半导体鳍沟道长度Lc=30±0.5nm,栅极氧化层厚度Tox=1±0.2nm。
8.根据权利要求7所述的双角度类梯形截面形状的鳍型场效应晶体管,其特征在于,所述半导体鳍的底部设有SOI层,所述SOI层中氧化层的厚度为50nm。
CN201710719951.8A 2017-08-21 2017-08-21 双角度类梯形截面形状的鳍型场效应晶体管及其评价方法 Active CN107481937B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710719951.8A CN107481937B (zh) 2017-08-21 2017-08-21 双角度类梯形截面形状的鳍型场效应晶体管及其评价方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710719951.8A CN107481937B (zh) 2017-08-21 2017-08-21 双角度类梯形截面形状的鳍型场效应晶体管及其评价方法

Publications (2)

Publication Number Publication Date
CN107481937A true CN107481937A (zh) 2017-12-15
CN107481937B CN107481937B (zh) 2020-07-03

Family

ID=60601071

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710719951.8A Active CN107481937B (zh) 2017-08-21 2017-08-21 双角度类梯形截面形状的鳍型场效应晶体管及其评价方法

Country Status (1)

Country Link
CN (1) CN107481937B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108389889A (zh) * 2018-01-31 2018-08-10 上海集成电路研发中心有限公司 一种FinFET器件结构及其制作方法
CN112864227A (zh) * 2021-03-30 2021-05-28 长江存储科技有限责任公司 鳍式场效应晶体管及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645629A (zh) * 2004-01-17 2005-07-27 三星电子株式会社 至少五侧面沟道型鳍式场效应晶体管及其制造方法
CN1992340A (zh) * 2005-12-27 2007-07-04 海力士半导体有限公司 五沟道鳍式晶体管及其制造方法
US20080296667A1 (en) * 2007-05-29 2008-12-04 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
WO2013030931A1 (ja) * 2011-08-29 2013-03-07 日本碍子株式会社 積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージ
CN103515422A (zh) * 2012-06-15 2014-01-15 台湾积体电路制造股份有限公司 具有高迁移率和应变沟道的FinFET
US20160268399A1 (en) * 2015-03-10 2016-09-15 Globalfoundries Inc. Methods of forming embedded source/drain regions on finfet devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645629A (zh) * 2004-01-17 2005-07-27 三星电子株式会社 至少五侧面沟道型鳍式场效应晶体管及其制造方法
CN1992340A (zh) * 2005-12-27 2007-07-04 海力士半导体有限公司 五沟道鳍式晶体管及其制造方法
US20080296667A1 (en) * 2007-05-29 2008-12-04 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
WO2013030931A1 (ja) * 2011-08-29 2013-03-07 日本碍子株式会社 積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージ
CN103515422A (zh) * 2012-06-15 2014-01-15 台湾积体电路制造股份有限公司 具有高迁移率和应变沟道的FinFET
US20160268399A1 (en) * 2015-03-10 2016-09-15 Globalfoundries Inc. Methods of forming embedded source/drain regions on finfet devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108389889A (zh) * 2018-01-31 2018-08-10 上海集成电路研发中心有限公司 一种FinFET器件结构及其制作方法
CN108389889B (zh) * 2018-01-31 2021-04-30 上海集成电路研发中心有限公司 一种FinFET器件结构及其制作方法
CN112864227A (zh) * 2021-03-30 2021-05-28 长江存储科技有限责任公司 鳍式场效应晶体管及其制作方法

Also Published As

Publication number Publication date
CN107481937B (zh) 2020-07-03

Similar Documents

Publication Publication Date Title
Singh et al. Analytical modeling of channel potential and threshold voltage of double-gate junctionless FETs with a vertical Gaussian-like doping profile
Gupta et al. Linearity distortion analysis of junctionless quadruple gate MOSFETs for analog applications
Jegadheesan et al. Impact of geometrical parameters and substrate on analog/RF performance of stacked nanosheet field effect transistor
Pradhan et al. Analytical modeling of threshold voltage for Cylindrical Gate All Around (CGAA) MOSFET using center potential
Baidya et al. Impact of thin high-k dielectrics and gate metals on RF characteristics of 3D double gate junctionless transistor
Yadav et al. Impact of channel doping on dgmosfet parameters in nano regime-tcad simulation
Sirohi et al. Analog/RF performance investigation of dopingless FET for ultra-low power applications
Sreenivasulu et al. Junctionless gate-all-around nanowire FET with asymmetric spacer for continued scaling
Pradhan et al. Impact of fin height and fin angle variation on the performance matrix of hybrid FinFETs
Manikandan et al. Impact of uniform and non-uniform doping variations for ultrathin body junctionless FinFETs
Yadav et al. A novel gate and drain engineered charge plasma tunnel field-effect transistor for low sub-threshold swing and ambipolar nature
Das et al. Impact of reverse gate oxide stacking on gate all around tunnel FET for high frequency analog and RF applications
Zareiee A new architecture of the dual gate transistor for the analog and digital applications
Kim et al. Design and analysis of sub-10 nm junctionless fin-shaped field-effect transistors
CN107481937A (zh) 双角度类梯形截面形状的鳍型场效应晶体管及其评价方法
Sreenivasulu et al. Exploring the performance of 3-D nanosheet FET in inversion and junctionless modes: Device and circuit-level analysis and comparison
Ganesh et al. Subthreshold analytical model of asymmetric gate stack triple metal gate all around MOSFET (AGSTMGAAFET) for improved analog applications
Aditya et al. Comparison of drain current characteristics of advanced MOSFET structures-a review
Zareiee et al. Superior electrical characteristics of novel nanoscale MOSFET with embedded tunnel diode
Shahnazarisani et al. Simulation analysis of a novel fully depleted SOI MOSFET: Electrical and thermal performance improvement through trapezoidally doped channel and silicon–nitride buried insulator
Pradhan et al. Study of fin tapering effect in nanoscale symmetric dual-k spacer (SDS) hybrid FinFETs
Dideban et al. Improvement of a nano-scale silicon on insulator field effect transistor performance using electrode, doping and buried oxide engineering
Jin et al. A novel high-performance H-gate U-channel junctionless FET
Huang et al. Speed optimization of vertically stacked gate-all-around MOSFETs with inner spacers for low power and ultra-low power applications
Chattopadhyay et al. Effect of spacer dielectric engineering on asymmetric source underlapped double gate MOSFET using gate stack

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant