WO2013030931A1 - 積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージ - Google Patents

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谷　信
隆己 平井
信介 矢野
大始 田邊
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Definitions

  • the present invention relates to a laminated sintered ceramic wiring board. Specifically, the present invention relates to a laminated sintered ceramic wiring board having fine-lined inner layer wiring. Furthermore, the present invention also relates to a semiconductor package including the multilayer sintered ceramic wiring board.
  • a semiconductor package such as a so-called flip chip BGA package in which a semiconductor element such as an IC chip is flip-chip mounted on a wiring board and sealed with a molding agent such as a resin is often used.
  • a resin wiring substrate for a semiconductor package is generally composed of a multilayer substrate in which a plurality of wiring layers and insulating layers are laminated, and one of the substrates is formed by the wiring layer and a through conductor penetrating the insulating layer.
  • a ball grid array (BGA) type for mounting an electric terminal for mounting a semiconductor element or the like disposed on the surface of the circuit board and a package disposed on the other surface of the substrate on a circuit board such as a motherboard. are electrically connected to each other (see, for example, Patent Document 1).
  • an intermediate wiring board interposer
  • the intermediate wiring board as described above is generally composed of a multilayer substrate in which an insulating layer and a wiring layer are laminated, and one of the substrates is formed by the wiring layer and a through conductor penetrating the insulating layer. Between the electrical terminal for mounting a semiconductor element or the like disposed on the surface and the electrical terminal for mounting the intermediate substrate on the package substrate (resin wiring substrate) disposed on the other surface of the substrate (For example, refer to Patent Documents 2 and 3).
  • circuit element packages used in various electronic devices and the like have been increased in response to the trend toward higher performance and smaller size of electronic devices.
  • Miniaturization and low profile (thinning) are being followed.
  • a circuit element for example, a semiconductor element such as an IC chip, a resistor element, a capacitor element, an inductor element, etc.
  • the signal transmission speed is increased and the wiring pitch (interval) is increased.
  • the wiring pitch is increased.
  • the line width and the line interval of the wiring layers of the semiconductor package wiring board and the intermediate wiring board as described above have been required to be about 25 to 150 ⁇ m.
  • fine line widths and line intervals of about 5 to 15 ⁇ m have been required.
  • the present inventors made a prototype of a wiring board having a line width and a line interval of a wiring layer of 15 ⁇ m or less using ceramic as a material of the insulating layer in the board, and evaluated and examined the wiring open (disconnection). There were problems such as frequent occurrences and reduced reliability in high temperature and high humidity environments.
  • an object of the present invention is to provide a multilayer ceramic wiring board having a low open defect rate and high high temperature and high humidity reliability despite having a fine wiring layer. Furthermore, another object of the present invention is to provide a highly reliable semiconductor package that is faster, smaller, and lower in height by using such a wiring board.
  • a substrate comprising a plurality of dielectric layers comprising ceramic; One or more first surface electrodes arranged to be exposed on the first main surface, which is one of the two main surfaces, and including a conductor; One or more second surface electrodes arranged to be exposed on the second main surface, which is the other surface of the two main surfaces, and comprising a conductor; An inner layer wiring embedded in the base material and including a conductor; A laminated sintered ceramic wiring board comprising: The inner layer wiring electrically connects at least part of the first surface electrode and at least part of the second surface electrode; The inner layer wiring has a through conductor extending through at least one of the plurality of dielectric layers in a direction perpendicular to the main surface, and an in-plane extending in a plurality of planes parallel to the main surface.
  • the in-plane conductor Comprising a conductor
  • At least a part of the in-plane conductor has a cross-sectional shape perpendicular to the extending direction, the upper base and the lower base are trapezoids parallel to the main surface, and the length (c) of the lower base of the trapezoid is 15 ⁇ m.
  • And is configured as a fine in-plane wiring in which the interval (b) between the lower bases of trapezoidal cross sections of adjacent in-plane conductors in a plane parallel to the main surface is 15 ⁇ m or less,
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring and the interval (b) satisfy the relationship of the following formula (1):
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring, the interval (b), the length (c) of the lower base and the length (d) of the upper base are expressed by the following formulas: Satisfy the relationship of (2),
  • the other purpose is A semiconductor package comprising a semiconductor element and a package substrate, The semiconductor element and the package substrate are electrically connected via an intermediate substrate interposed between the semiconductor element and the package substrate,
  • the intermediate substrate is A substrate comprising a plurality of dielectric layers comprising ceramic;
  • One or more first surface electrodes arranged to be exposed on the first main surface, which is one of the two main surfaces, and including a conductor;
  • One or more second surface electrodes arranged to be exposed on the second main surface, which is the other surface of the two main surfaces, and comprising a conductor;
  • a laminated sintered ceramic wiring board comprising:
  • the inner layer wiring electrically connects at least part of the first surface electrode and at least part of the second surface electrode;
  • the inner layer wiring has a through conductor extending through at least one of the plurality of dielectric layers in a direction perpendicular to the main surface, and an in-plane extending in a plurality of plane
  • the in-plane conductor Comprising a conductor
  • At least a part of the in-plane conductor has a cross-sectional shape perpendicular to the extending direction, the upper base and the lower base are trapezoids parallel to the main surface, and the length (c) of the lower base of the trapezoid is 15 ⁇ m.
  • And is configured as a fine in-plane wiring in which the interval (b) between the lower bases of trapezoidal cross sections of adjacent in-plane conductors in a plane parallel to the main surface is 15 ⁇ m or less,
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring and the interval (b) satisfy the relationship of the following formula (1):
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring, the interval (b), the length (c) of the lower base and the length (d) of the upper base are expressed by the following formulas: Satisfy the relationship of (2),
  • a laminated sintered ceramic wiring board Achieved by semiconductor package.
  • At least a part of the in-plane conductor included in the multilayer sintered ceramic wiring board according to the present invention is fine-lined (fine wiring), and the width of the in-plane conductor in the part and the in-plane
  • the interval between the conductor and the adjacent in-plane conductor is configured to be smaller than a predetermined value.
  • at least a part of the in-plane conductor included in the multilayer sintered ceramic wiring board according to the present invention has a cross-sectional shape perpendicular to the extending direction, and a trapezoid whose upper and lower bases are parallel to the main surface.
  • the length (c) of the lower base of the trapezoid is 15 ⁇ m or less, and the distance (b) between the lower bases of the trapezoidal cross sections of the adjacent in-plane conductors in the plane parallel to the main surface is 15 ⁇ m. It is configured as fine in-plane wiring as follows.
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring and the interval (b) between adjacent in-plane conductors are as described above. Satisfying the relationship defined by equation (1). Specifically, the ratio (a / b) of the height (a) of the in-plane conductor constituting the fine in-plane wiring to the interval (b) is 0.4 or more and 0.6 or less. .
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring, the distance (b), and the length of the lower bottom (C) and the length (d) of the upper base satisfy the relationship defined by the above formula (2).
  • the ratio (d / c) of the length (d) of the upper base of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring to the lower base length (c) is ⁇ 3. /10 ⁇ (a/b)+0.75 or more and ⁇ 11 / 20 ⁇ (a / b) +1.20 or less.
  • the cross-sectional shape of the in-plane conductor fine-lined as described above is a trapezoid, and the height (a) of the trapezoidal cross section, the length (c) of the lower base, and the length of the upper base Opening of the wiring is made by configuring so that the distance (b) between the bottoms of the trapezoidal cross sections of adjacent in-plane conductors in a plane parallel to the main surface of the substrate (d) satisfies a specific relationship.
  • a multilayer ceramic wiring board having a low open defect rate and a short defect rate and a high high temperature and high humidity reliability despite having a fine wiring layer. Further, by using such a wiring board, a highly reliable semiconductor package that is speeded up, downsized, and reduced in height (thinned) is provided.
  • the schematic diagram which shows the cross-sectional shape of the in-plane conductor which comprises the fine in-plane wiring with which the laminated sintered ceramic wiring board which concerns on one embodiment of this invention is provided comparing with the cross-sectional shape of the in-plane conductor which concerns on a prior art. It is.
  • the structure of the sample substrate for verification for investigating the relationship between the incidence rate of the open defect and the short-circuit defect of the inner layer wiring and the structure of the fine in-plane wiring in the laminated sintered ceramic wiring board according to some embodiments of the present invention FIG.
  • the ratio (a / b) of the height (a) to the interval (b) and the length of the lower base (d) in the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring It is a graph which shows the relationship between the combination with ratio (d / c) with respect to (c), and the occurrence condition of various defects as a wiring board.
  • the present invention provides a multilayer ceramic wiring board having a low open defect rate and a short defect rate and a high high temperature and high humidity reliability despite having a fine wiring layer. Is one purpose.
  • the present inventor made the fine-lined in-plane conductor cross-sectional shape trapezoidal, and the trapezoidal cross-sectional height (a), below
  • the length of the bottom (c) and the length of the upper base (d), and the distance (b) between the lower bases of the trapezoidal cross sections of adjacent in-plane conductors in a plane parallel to the main surface of the substrate have a specific relationship.
  • problems such as frequent occurrence of open wiring (disconnection) and reduced reliability in a high-temperature and high-humidity environment can be suppressed. .
  • the first embodiment of the present invention is: A substrate comprising a plurality of dielectric layers comprising ceramic; One or more first surface electrodes arranged to be exposed on the first main surface, which is one of the two main surfaces, and including a conductor; One or more second surface electrodes arranged to be exposed on the second main surface, which is the other surface of the two main surfaces, and comprising a conductor; An inner layer wiring embedded in the base material and including a conductor; A laminated sintered ceramic wiring board comprising: The inner layer wiring electrically connects at least part of the first surface electrode and at least part of the second surface electrode; The inner layer wiring has a through conductor extending through at least one of the plurality of dielectric layers in a direction perpendicular to the main surface, and an in-plane extending in a plurality of planes parallel to the main surface.
  • the in-plane conductor Comprising a conductor
  • At least a part of the in-plane conductor has a cross-sectional shape perpendicular to the extending direction, the upper base and the lower base are trapezoids parallel to the main surface, and the length (c) of the lower base of the trapezoid is 15 ⁇ m.
  • And is configured as a fine in-plane wiring in which the interval (b) between the lower bases of trapezoidal cross sections of adjacent in-plane conductors in a plane parallel to the main surface is 15 ⁇ m or less,
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring and the interval (b) satisfy the relationship of the following formula (1):
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring, the interval (b), the length (c) of the lower base and the length (d) of the upper base are expressed by the following formulas: Satisfy the relationship of (2),
  • the laminated sintered ceramic wiring board according to this embodiment includes a base material made of a plurality of dielectric layers containing ceramic.
  • the ceramic has a thermal expansion coefficient close to that of silicon constituting the semiconductor element. Therefore, in the laminated sintered ceramic wiring board according to the present embodiment, even if the substrate is exposed to the temperature change as described above in a state where the semiconductor element is bonded, the dimensional change of the semiconductor element and the dimensional change of the substrate The difference is small. As a result, in the laminated sintered ceramic wiring board according to this embodiment, thermal stress acting between the semiconductor element and the board can be suppressed.
  • ceramic has higher mechanical strength than conventional substrate materials (for example, resin). Therefore, in the laminated sintered ceramic wiring board according to the present embodiment, sufficient rigidity is maintained even when the thickness of the board is reduced for the purpose of reducing the height of the circuit element package as described above. Can do. As a result, problems such as warpage of the substrate due to thermal stress acting between the semiconductor element and the substrate accompanying a temperature change that the semiconductor element and the substrate suffer from are reduced.
  • the one or more first surface electrodes including the conductor are the first main surface which is one of the two main surfaces of the board.
  • One or more second surface electrodes arranged to be exposed on the surface and including a conductor are arranged to be exposed on the second main surface which is the other surface of the two main surfaces of the substrate.
  • an object for example, an object to be bonded to the main surface
  • One or more surface electrodes that is, a first surface electrode and a second surface electrode, respectively for establishing electrical connection by bonding to a semiconductor element or a package substrate are provided.
  • the first main surface of the multilayer sintered ceramic wiring board according to the present embodiment is for electrical bonding provided in an object (for example, a semiconductor element or the like) bonded to the first main surface side.
  • One or more first conductors are exposed at positions corresponding to terminals or electrodes (eg, bumps, etc.) so that a conductor having the size and shape necessary to establish electrical connection by bonding to the object is exposed.
  • One surface electrode is provided.
  • a terminal or an electrode for electrical bonding provided in an object (for example, a package substrate) to be bonded to the second main surface side.
  • a conductor having a size and a shape (can be provided with a bump or the like) necessary for joining with the object and establishing an electrical connection is exposed.
  • One or more second surface electrodes are provided.
  • the electrical object included in the object bonded to the first main surface side is provided.
  • a plurality of first surface electrodes having a pitch corresponding to the pitch of terminals or electrodes for bonding are provided on the first main surface.
  • the electrical connection of the object to be bonded to the second main surface side is provided.
  • a plurality of second surface electrodes having a pitch corresponding to the pitch of the terminal or electrode for providing are provided on the second main surface.
  • the electrical connection can be achieved by soldering, but the method of electrically connecting them is not limited to a specific method, and any method known in the art can be used. May be achieved using. Examples of such methods include, besides soldering, for example, intermetallic compound bonding such as Cu—Cu 3 Sn—Cu, diffusion bonding such as Cu—Cu, WW, and the like. Since the laminated sintered ceramic wiring board has high heat resistance and rigidity, it can be applied to a terminal bonding process that requires application of a high temperature of 300 ° C. or higher pressure that cannot be applied to a conventional resin wiring board. This allows a wider range of terminal joining methods.
  • the inner layer wiring including the conductor is embedded in the base material. Further, the inner layer wiring electrically connects at least a part of the first surface electrode and at least a part of the second surface electrode. Further, the inner layer wiring includes a through conductor (via) extending through at least one of the plurality of dielectric layers in a direction perpendicular to the main surface, and a plurality of surfaces parallel to the main surface. An extending in-plane conductor.
  • the inner layer wiring electrically connects at least a part of the first surface electrode and at least a part of the second surface electrode.
  • some of the first surface electrodes provided on the first surface may not be electrically connected to any of the second surface electrodes provided on the second surface.
  • the 1st surface electrode which is not electrically connected with the 2nd surface electrode may be electrically connected with the other 1st surface electrode via inner layer wiring.
  • the first surface electrode that is not electrically connected to the second surface electrode is electrically connected only to the conductor of the inner layer wiring that is not electrically connected to any other surface electrode. (For example, when an open stub is formed). The same applies to the second surface electrode provided on the second surface.
  • the electrical connection pattern between the first surface electrode, the second surface electrode, and the inner layer wiring is the same as that of the circuit element package in which the board is used.
  • Various configurations can be made according to design specifications and the like.
  • the shape of the cross section perpendicular to the extending direction of the fine-lined in-plane conductor has the upper base and the lower base on the main surface.
  • a parallel trapezoidal surface and a height adjacent to the trapezoidal section in height (a), lower base length (c) and upper base length (d), and in a plane parallel to the main surface of the substrate The distance (b) between the lower bases of the trapezoidal cross section of the inner conductor is configured to satisfy a specific relationship.
  • FIG. 1 is a cross-sectional view of an in-plane conductor according to the prior art, showing the cross-sectional shape of the in-plane conductor constituting the fine in-plane wiring included in the laminated sintered ceramic wiring board according to one embodiment of the present invention. It is a schematic diagram shown comparing with a shape.
  • each of a plurality of regions defined by broken lines extending left and right represents each of a plurality of dielectric layers including a ceramic included in the laminated sintered ceramic wiring board according to the present embodiment.
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring included in the laminated sintered ceramic wiring board according to the present invention constitutes the fine in-plane wiring.
  • This is a concept corresponding to the thickness of the in-plane conductor. Therefore, it can also be said that the height (a) of the trapezoidal cross section of the in-plane conductor is a dimension in the thickness direction of the substrate of the in-plane conductor (stacking direction of the plurality of dielectric layers).
  • the distance (b) between the bottoms of the trapezoidal cross sections of adjacent in-plane conductors in a plane parallel to the main surface of the substrate is the distance between two adjacent in-plane conductors constituting the fine in-plane wiring.
  • This is a concept corresponding to a gap (interval).
  • the in-plane parallel to the main surface is a plane perpendicular to the thickness direction of the substrate and a plane perpendicular to the stacking direction of the plurality of dielectric layers. That is, the two adjacent in-plane conductors are embedded at the same position (depth) in the thickness direction of the substrate.
  • interval (b) of a lower base is a dimension in the surface parallel to the said main surface of the base material (dielectric material) which exists between two adjacent in-plane conductors which comprise the said fine in-plane wiring. It can also be said.
  • the length (c) of the lower base of the cross section perpendicular to the extending direction (of the in-plane conductor), the upper base and the lower base having a trapezoidal shape parallel to the main surface is This is a concept corresponding to the thickness (width) of the in-plane conductor constituting the fine in-plane wiring.
  • the extending direction of the in-plane conductor is the longitudinal direction (extending direction) of the in-plane conductor constituting the fine in-plane wiring, and can be said to be the direction of the current flowing in the in-plane conductor.
  • the in-plane parallel to the main surface is in a plane perpendicular to the thickness direction of the substrate and in a plane perpendicular to the stacking direction of the plurality of dielectric layers, as described above.
  • the length (c) of the lower base is a dimension in a plane parallel to the main surface of the cross section of the in-plane conductor constituting the fine in-plane wiring.
  • the length (d) of the upper base of the cross section perpendicular to the extending direction (of the in-plane conductor), the upper base and the lower base having a trapezoidal shape parallel to the main surface Is a concept corresponding to the thickness (width) of the in-plane conductor constituting the fine in-plane wiring.
  • the extending direction of the in-plane conductor is the longitudinal direction (extending direction) of the in-plane conductor constituting at least a part of the inner-layer wiring, and the direction of the current flowing in the in-plane conductor, as described above. It can also be said.
  • the in-plane parallel to the main surface is in a plane perpendicular to the thickness direction of the substrate and in a plane perpendicular to the stacking direction of the plurality of dielectric layers, as described above.
  • the length (d) of the upper base is a dimension in a plane parallel to the main surface of the cross section of the in-plane conductor constituting the fine in-plane wiring, similarly to the length (c) of the lower base. It can also be said.
  • At least a part of the in-plane conductor included in the multilayer sintered ceramic wiring board according to the present embodiment is fine-lined (fine wiring), and the width of the in-plane conductor in the part and the surface
  • the interval between the inner conductor and the adjacent in-plane conductor is configured to be smaller than a predetermined value.
  • the in-plane conductors included in the multilayer sintered ceramic wiring board according to this embodiment has a cross-sectional shape perpendicular to the extending direction (of the in-plane conductors), and the upper and lower bases are A trapezoid parallel to the main surface, the length (c) of the lower base of the trapezoid is 15 ⁇ m or less, and a lower base of a trapezoidal cross section of an in-plane conductor adjacent in a plane parallel to the main surface Are formed as fine in-plane wiring with a distance (b) of 15 ⁇ m or less.
  • circuit element packages for example, semiconductor packages such as IC packages
  • circuit element packages for example, semiconductor packages such as IC packages
  • the company has been steadily increasing the speed, reducing the size, and reducing the height (thinning).
  • a circuit element for example, a semiconductor element such as an IC chip, a resistor element, a capacitor element, an inductor element, etc.
  • the signal transmission speed is increased and the wiring pitch (interval) is increased.
  • the wiring pitch (interval) is required to be miniaturized also in the substrate to which the semiconductor element is bonded.
  • the pitches of the first surface electrode and the second surface electrode included in the multilayer sintered ceramic wiring board according to the present embodiment and the wiring (conductor) constituting the inner layer wiring are also miniaturized.
  • the in-plane conductor has a cross-sectional shape perpendicular to the extending direction (of the in-plane conductor).
  • the upper base and the lower base are trapezoids parallel to the main surface, and the length (c) of the lower base of the trapezoid is 15 ⁇ m or less, more preferably 10 ⁇ m or less, and in a plane parallel to the main surface. It is desirable to configure as fine in-plane wiring in which the distance (b) between the bottoms of the trapezoidal cross sections of adjacent in-plane conductors is 15 ⁇ m or less, more preferably 10 ⁇ m or less.
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring and the interval (b) between adjacent in-plane conductors are as follows. It is desirable to satisfy the relationship defined by the above formula (1). Specifically, the ratio (a / b) of the height (a) of the in-plane conductor constituting the fine in-plane wiring to the interval (b) is 0.4 or more, more preferably 0.45 or more. And 0.6 or less, more preferably 0.55 or less.
  • the open defect refers to a problem (for example, a problem of conduction failure, disconnection, etc.) that conduction cannot be ensured in a wiring path that should ensure good conduction in design. Therefore, the open failure rate refers to the occurrence rate of such open failures (for example, conduction failure, disconnection, etc.).
  • short circuit failure means that insulation cannot be ensured (becomes conductive) between different wiring paths where electrical insulation should be ensured by design (for example, problems such as insulation failure and short circuit). Point to. Therefore, the short-circuit defect rate refers to the occurrence rate of such short-circuit defects (for example, insulation defects, short circuits, etc.).
  • reliability in a high temperature and high humidity environment is defined as the distance between different wiring paths that should ensure electrical insulation in design after exposure to an environment at a given temperature and humidity for a given period of time. It shows that the insulation resistance in is maintained above a predetermined value. Specifically, for example, whether or not the insulation resistance between the terminals after exposure to an environment having a temperature of 85 ⁇ 2 ° C. and a humidity of 80 to 90% for 500 hours is 1 G ⁇ (10 9 ⁇ ) or more. The reliability in a high temperature and high humidity environment can be evaluated.
  • the inventor of the present invention has the fine surface even in the laminated sintered ceramic wiring board according to the present embodiment, which includes the highly minute inner layer wiring (fine in-plane wiring) as described above.
  • the ratio (a / b) of the height (a) of the in-plane conductor constituting the inner wiring to the interval (b) and the length of the upper base of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring (D) The shape of the cross section of the in-plane conductor constituting the fine in-plane wiring and the in-plane conductor so that the ratio (d / c) to the length (c) of the lower base satisfies the predetermined relationship It has been found that by adjusting the interval, it is possible to remarkably reduce the open failure as described above and a decrease in reliability (decrease in insulation resistance) in a high temperature and high humidity environment.
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring, the interval (b), the lower It is desirable that the bottom length (c) and the top bottom length (d) satisfy the relationship defined by the above formula (2). More specifically, the ratio (d / c) of the length (d) of the upper base of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring to the length (c) of the lower base is ⁇ It is desirable that it is 3/10 ⁇ (a / b) +0.75 or more and ⁇ 11 / 20 ⁇ (a / b) +1.20 or less.
  • the ratio (d / c) to the length (c) of the lower base (d) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring is ⁇ 3 / 10 ⁇ (a / B) If it is less than +0.75, the open defect rate increases, which is not desirable. This is because, for example, a dielectric material in which a conductor pattern serving as an in-plane conductor is embedded when a so-called “gel cast method” (details will be described later) is adopted as a method of manufacturing a laminated sintered ceramic wiring board.
  • the conductor material remains on the protective substrate side because the upper bottom of the cross section of the conductor pattern is too short, and the thickness of the conductor in the part is thin. It is considered that an open failure (conductivity failure) occurs because the conductor becomes missing or the conductor is missing.
  • the ratio (d / c) to the length (c) of the upper base (d) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring is ⁇ 11 / 20 ⁇
  • the cross-sectional shape of the in-plane conductor constituting the fine in-plane wiring approaches a rectangle (rectangle or square) from a trapezoid. In this case, the open defect rate becomes high and the high temperature and high humidity reliability becomes low, which is not desirable.
  • a conductor pattern surface A sheet of dielectric material in which the conductor pattern is embedded (dielectric layer) by injecting a slurry of dielectric material comprising ceramic into the portion where the conductor pattern is not disposed
  • the filling of the slurry into the corner portion formed by the side surface of the conductor pattern (especially between adjacent conductor patterns) and the surface of the protective substrate is poor, and voids are generated in the portion. Therefore, it is considered that moisture enters the gaps when exposed to high temperature and high humidity environment, and decreases insulation resistance after exposure to high temperature and high humidity environment (decreases reliability of high temperature and high humidity).
  • a conductor pattern for example, a transfer pattern or the like disposed on a green sheet of a ceramic substrate by a transfer method or the like
  • a conductor pattern for example, a transfer pattern or the like disposed on a green sheet of a ceramic substrate by a transfer method or the like
  • laminating a green sheet of another ceramic material produced in the form of a tape on the in-plane conductor it is green at the corners formed by the sides of the conductor pattern and the surface of the protective substrate or green sheet.
  • a ceramic material paste can be applied by, for example, a screen printing method or the like (hereinafter, sometimes referred to as “adhesive paste application method”). .
  • a screen printing method or the like hereinafter, sometimes referred to as “adhesive paste application method”.
  • the paste is poorly filled, and voids are likely to occur in the part, so that moisture enters the gaps when exposed to high-temperature and high-humidity environments, reducing the insulation resistance after exposure to high-temperature and high-humidity environments ( This is considered to reduce the reliability of high temperature and high humidity.
  • the length of the upper base (d) of the upper base (d) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring (c) The ratio (d / c) to -3 / 10 ⁇ (a / b) +0.75 and -11 / 20 ⁇ (a / b) +1.20 or less.
  • the base material including a plurality of dielectric layers including a ceramic having a thermal expansion coefficient close to that of silicon constituting the semiconductor element.
  • the ratio (a) of the height (a) of the in-plane conductor constituting the fine in-plane wiring to the interval (b) (a / B) and a ratio (d / c) of the length of the upper base (d) to the length (c) of the lower base of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring is predetermined.
  • the open defect as described above and the reliability in the high temperature and high humidity environment Deterioration (decrease in insulation resistance) can be significantly reduced.
  • the present embodiment it is possible to provide a wiring board having a low incidence of conduction failure and insulation failure in the inner layer wiring and high reliability at high temperature and high humidity. Specifically, according to this embodiment, despite having a fine wiring layer, both the open defect rate and the short defect rate are low, and the decrease in insulation resistance due to long-term exposure to high temperature and high humidity is suppressed. Thus, a laminated ceramic wiring board can be provided.
  • the length of the upper base of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring (d)
  • the ratio (d / c) to the thickness (c) is preferably ⁇ 1 / 2 ⁇ (a / b) +0.93 or more and ⁇ 1 / 2 ⁇ (a / b) +1.10 or less. .
  • the second embodiment of the present invention is: A laminated sintered ceramic wiring board according to the first embodiment of the present invention,
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring, the interval (b), the length (c) of the lower base and the length (d) of the upper base are expressed by the following formulas: Satisfy the relationship of (3),
  • the length of the upper base of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring (d) is the length of the lower base.
  • the ratio (d / c) to (c) is ⁇ 1 / 2 ⁇ (a / b) +0.93 or more and ⁇ 1 / 2 ⁇ (a / b) +1.10 or less.
  • the method for producing the laminated sintered ceramic wiring board according to the various embodiments described above may be any method as long as the laminated sintered ceramic wiring board produced by the method satisfies the above-mentioned requirements. In the technical field, it can be appropriately selected from various methods used for manufacturing a ceramic wiring board. Specific examples of the method for producing the laminated sintered ceramic wiring board according to the various embodiments described above include, for example, a so-called “gel cast method” and “doctor blade method”.
  • the gel cast method for example, on the surface of the protective substrate in the form of a film or a thin plate, for example, by arranging a conductor pattern by a printing method such as a screen printing method or a transfer method such as a film transfer method, A portion of the dielectric material in which the conductor pattern is embedded is injected with a slurry of a dielectric material containing ceramic, solidified, and then the protective substrate is peeled off. A sheet (dielectric layer) is manufactured, the required number of the manufactured dielectric layers are stacked, a conductor pattern is formed as a surface electrode or an inner layer wiring, and this is fired.
  • the laminated sintered ceramic wiring board according to the embodiment can be obtained.
  • the protective substrate it is desirable to use a resin film such as a polyethylene terephthalate (PET) film or a polyethylene naphthalate (PEN) film.
  • a resin film such as a polyethylene terephthalate (PET) film or a polyethylene naphthalate (PEN) film.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • a film or plate such as a glass plate, paper, or metal is used.
  • Various materials can be used.
  • a release agent or the like is applied to the surface of the protective base material for the purpose of easily peeling the sheet of the dielectric material from the protective base material.
  • release agents include, for example, various chemicals known in the art as release agents. More specifically, as such a release agent, a known silicone release agent, fluorine release agent, or the like can be used.
  • the conductor pattern is made of a conductive paste containing, as a main component, at least one metal selected from gold, silver, copper, and the like and a thermosetting resin precursor, for example, a printing method such as a screen printing method. It is desirable that the film is disposed on the surface of the protective substrate by a transfer method such as a film transfer method.
  • a thermosetting resin precursor a phenol resin, a resol resin, a urethane resin, an epoxy resin, a melamine resin, or the like can be used. Of these, phenol resins and resol resins are particularly preferable.
  • a conductor pattern can be obtained by disposing such a conductor paste on the surface of the protective substrate and then curing the binder contained in the conductor paste.
  • the slurry of the dielectric material examples include a slurry containing a resin, a ceramic powder, and a solvent.
  • the resin functions as a so-called “binder”, and for example, a thermosetting resin such as a phenol resin, a resole resin, or a polyurethane resin, or a polyurethane precursor including a polyol and a polyisocyanate is used. be able to.
  • the thermosetting resin precursor which comprises a polyol and polyisocyanate is especially preferable.
  • the ceramic material used as the ceramic powder either an oxide-based ceramic or a non-oxide-based ceramic may be used.
  • the particle diameter of the ceramic material is not particularly limited as long as the slurry can be prepared.
  • the laminated sintered ceramic wiring board according to the above-described various embodiments includes the inner layer wiring (fine in-plane wiring) highly refined as described above. Therefore, when the particle diameter of the ceramic material is excessively large, there is a possibility that it may lead to problems such as disconnection of the conductor pattern. From such a viewpoint, it is desirable that the particle size of the ceramic material be smaller than a specific value.
  • the average particle size of the ceramic material used as the ceramic powder is below the trapezoidal cross section perpendicular to the extending direction of the fine in-plane conductor.
  • the bottom length (c) is 15 ⁇ m or less, it is preferably less than 1.8 ⁇ m, and when the bottom length (c) is 10 ⁇ m or less, it is preferably less than 1.5 ⁇ m.
  • the solvent is not particularly limited as long as it dissolves the resin as the binder (and a dispersant when used).
  • Specific examples of the solvent include a solvent having two or more ester bonds such as a polybasic acid ester (for example, dimethyl glutarate) and a polyhydric alcohol acid ester (for example, triacetin (glyceryl triacetate)). Can be mentioned.
  • the slurry of the dielectric material may contain a dispersant in addition to the above-described resin, ceramic powder, and solvent.
  • a dispersant include, for example, polycarboxylic acid copolymers and polycarboxylates.
  • examples of the method for producing the laminated sintered ceramic wiring board according to various embodiments of the present invention include a gel cast method, a doctor blade method, and an adhesive paste coating method. Even if any of these methods is adopted, in order to reduce problems such as open defects and low reliability of high temperature and high humidity, as described above (particularly, between adjacent conductor patterns). ) It is important to suppress the generation of voids at the corner portion (the base portion of the conductor pattern) formed by the side surface of the conductor pattern and the surface of the protective substrate or green sheet.
  • the bottom bottom of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring is perpendicular to the main surface and the dielectric layer constituting the base material in which the in-plane conductor is embedded. It is desirable to exist in a plane corresponding to the interface between the dielectric layer and the adjacent dielectric layer in the direction.
  • the third embodiment of the present invention The laminated sintered ceramic wiring board according to the first or second embodiment of the present invention,
  • the bottom bottom of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring is the dielectric layer constituting the base material in which the in-plane conductor is embedded, and the dielectric in the direction perpendicular to the main surface. Existing in the plane corresponding to the interface between the body layer and the adjacent dielectric layer, It is a laminated sintered ceramic wiring board.
  • the lower bottom of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring is the base in which the in-plane conductor is embedded. Since the dielectric layer constituting the material exists in a plane corresponding to the interface between the dielectric layer and the dielectric layer adjacent to the dielectric layer in a direction perpendicular to the main surface, the opposing side surfaces of the adjacent conductor patterns; The opening of the space formed by the surface of the protective base material and the green sheet on which these conductor patterns are disposed has a shape wider than the bottom.
  • the filling capacity of the ceramic material into the space is increased, and the generation of voids in the corner portion (the base portion of the conductive pattern) formed by the side surface of the conductive pattern and the surface of the protective substrate or the green sheet is generated. It is suppressed, and problems such as poor openness and low reliability of high temperature and high humidity are reduced.
  • the mechanical strength (rigidity) of the substrate after sintering is also increased.
  • the laminated sintered ceramic wiring board according to the above embodiment includes the inner layer wiring (fine in-plane wiring) highly refined as described above. Therefore, for example, from the viewpoint of reducing resistance loss in a semiconductor package using the substrate, the electrical resistance of the conductors constituting the first surface electrode and the second surface electrode and the inner layer wiring is made as small as possible, It is desirable to reduce the wiring resistance. Therefore, as a main component of the above-mentioned conductor pattern, it is desirable to use gold, silver, copper, and alloys containing these metals, which are low resistance conductors.
  • the fourth embodiment of the present invention is A laminated sintered ceramic wiring board according to any one of the first to third embodiments of the present invention,
  • the conductor comprises at least one metal selected from gold, silver, and copper; It is a laminated sintered ceramic wiring board.
  • the first surface electrode, the second surface electrode, and the conductor constituting the inner layer wiring are at least selected from gold, silver, and copper. It comprises one kind of metal.
  • the length (c) of the lower base of the trapezoidal cross section perpendicular to the extending direction of the fine in-plane conductor is 15 ⁇ m or less and is highly fine.
  • low resistance conductors such as gold, silver, copper, and alloys containing these metals used for the purpose of reducing the wiring resistance as described above are relatively low compared to other metals.
  • a sheet (dielectric layer) of a dielectric material in which a conductor pattern including a metal having a low melting point is embedded is baked at a temperature equal to or higher than the melting point of the metal, the metal is melted and the conductor pattern is desired. It may be difficult to maintain the shape. Therefore, when such a low resistance conductor is used in the first surface electrode, the second surface electrode, and the conductor constituting the inner layer wiring, a ceramic that can be fired at a temperature lower than the melting point of the low resistance conductor used. It is desirable to use it.
  • LTCC low temperature co-fired ceramics
  • the fifth embodiment of the present invention is: A laminated sintered ceramic wiring board according to the fourth embodiment of the present invention,
  • the conductor comprises copper;
  • the ceramic is a ceramic that can be sintered at a temperature of less than 1080 ° C .; It is a wiring board.
  • the sixth embodiment of the present invention provides A laminated sintered ceramic wiring board according to the fourth embodiment of the present invention,
  • the conductor comprises silver;
  • the ceramic is a ceramic that can be sintered at a temperature of less than 960 ° C .; It is a laminated sintered ceramic wiring board.
  • examples of the ceramic constituting the base material of the laminated sintered ceramic wiring board according to the two embodiments include LTCC.
  • LTCC for example, a raw material obtained by mixing glass powder and inorganic powder such as alumina, aluminum nitride, silicon nitride, silica, mullite, etc., for example, BaO, Al 2 O 3 , SiO 2 And an inorganic composition containing as a main component.
  • a raw material made of a mixture of glass powder and inorganic powder include, for example, borosilicate glass mainly composed of B 2 O 3 —SiO 2 , borosilicate glass, such as CaO, MgO, and the like.
  • Alkaline earth metal element oxides, alkali metal oxides as main components, ZnO, ZrO 2 etc. as subcomponents, SiO 2 and alkali metal oxides as main components, ZnO, ZrO as above Glass etc. containing 2 etc. as a subcomponent can be used.
  • the glass for example, a crystallized glass such as a diopside composition system, a cordierite composition system, and a spodumene composition system may be used.
  • glass powder may be used alone.
  • a low resistance conductor is selected as a conductor constituting the first surface electrode, the second surface electrode, and the inner layer wiring, and the low A ceramic that can be fired at a temperature below the melting point of the resistive conductor is used.
  • the length (c) of the lower base of the trapezoidal cross section perpendicular to the extending direction of the fine in-plane conductor is 15 ⁇ m or less.
  • the ceramic constituting the base material of the board can be fired at a temperature lower than the melting point of the low resistance conductor.
  • the base material composed of the body layer is fired, it is possible to avoid the problem that the metal is melted and it is difficult to maintain the desired shape of the conductor pattern.
  • another object of the present invention is to reduce the thermal stress acting between the semiconductor element and the substrate in accordance with the temperature change, and to the entire substrate (including the multilayer wiring layer).
  • the present invention provides a highly reliable semiconductor package that is high-speed, downsized, and low-profile (thinned) by using a wiring board having high mechanical strength (rigidity).
  • Another object of the present invention is that the semiconductor element and the package substrate are electrically connected through the laminated sintered ceramic wiring substrate according to some embodiments and other embodiments of the present invention as described above. Achieved by semiconductor package. Therefore, some embodiments as a semiconductor package using the laminated sintered ceramic wiring board according to some embodiments of the present invention as described above as an intermediate substrate are listed below. However, since the description of the laminated sintered ceramic wiring board according to some embodiments of the present invention as described above has already been described in the above description, in the following description of the embodiment as a semiconductor package, The description of the laminated sintered ceramic wiring board according to some embodiments of the present invention as described above may be omitted.
  • the seventh embodiment of the present invention is A semiconductor package comprising a semiconductor element and a package substrate, The semiconductor element and the package substrate are electrically connected via an intermediate substrate interposed between the semiconductor element and the package substrate,
  • the intermediate substrate is A substrate comprising a plurality of dielectric layers comprising ceramic;
  • One or more first surface electrodes arranged to be exposed on the first main surface, which is one of the two main surfaces, and including a conductor;
  • a laminated sintered ceramic wiring board comprising:
  • the inner layer wiring electrically connects at least part of the first surface electrode and at least part of the second surface electrode;
  • the inner layer wiring has a through conductor extending through at least one of the plurality of dielectric layers in a direction perpendicular to the main surface, and an in-plane extending in a pluralit
  • the in-plane conductor Comprising a conductor
  • At least a part of the in-plane conductor has a cross-sectional shape perpendicular to the extending direction, the upper base and the lower base are trapezoids parallel to the main surface, and the length (c) of the lower base of the trapezoid is 15 ⁇ m.
  • And is configured as a fine in-plane wiring in which the interval (b) between the lower bases of trapezoidal cross sections of adjacent in-plane conductors in a plane parallel to the main surface is 15 ⁇ m or less,
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring and the interval (b) satisfy the relationship of the following formula (1):
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring, the interval (b), the length (c) of the lower base and the length (d) of the upper base are expressed by the following formulas: Satisfy the relationship of (2),
  • a laminated sintered ceramic wiring board It is a semiconductor package.
  • the eighth embodiment of the present invention is A semiconductor package according to the seventh embodiment of the present invention,
  • the height (a) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring, the interval (b), the length (c) of the lower base and the length (d) of the upper base are expressed by the following formulas: Satisfy the relationship of (3),
  • the ninth embodiment of the present invention provides: A semiconductor package according to any of the seventh or eighth embodiments of the present invention,
  • the bottom bottom of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring is the dielectric layer constituting the base material in which the in-plane conductor is embedded, and the dielectric in the direction perpendicular to the main surface. Existing in the plane corresponding to the interface between the body layer and the adjacent dielectric layer, It is a semiconductor package.
  • the semiconductor element included in the semiconductor package according to the present embodiment is not particularly limited, but specific examples include semiconductor chips such as an integrated circuit (IC) and a large scale integrated circuit (LSI). Can do.
  • semiconductor chips such as an integrated circuit (IC) and a large scale integrated circuit (LSI) are collectively referred to as “semiconductor IC chip”.
  • the tenth embodiment of the present invention provides: A semiconductor package according to any of the seventh to ninth embodiments of the present invention,
  • the semiconductor element is a semiconductor IC chip; It is a semiconductor package.
  • a resin such as glass epoxy is generally used as the base material of the package substrate.
  • the eleventh embodiment of the present invention is A semiconductor package according to any of the seventh to tenth embodiments of the present invention,
  • the substrate of the package substrate comprises a resin; It is a semiconductor package.
  • the intermediate board is provided with a highly miniaturized inner layer wiring (fine in-plane wiring) as described above. Therefore, for example, from the viewpoint of reducing resistance loss in a semiconductor package using the intermediate substrate, the electrical resistance of the conductors constituting the first surface electrode, the second surface electrode, and the inner layer wiring is made as small as possible. It is desirable to reduce the wiring resistance. Therefore, as a main component of the above-mentioned conductor pattern, it is desirable to use gold, silver, copper, and alloys containing these metals, which are low resistance conductors.
  • the twelfth embodiment of the present invention is A semiconductor package according to any of the seventh to eleventh embodiments of the present invention,
  • the conductor comprises at least one metal selected from gold, silver, and copper; It is a semiconductor package.
  • low resistance conductors such as gold, silver, copper, and alloys containing these metals used for the purpose of reducing the wiring resistance as described above are relatively low compared to other metals.
  • a sheet (dielectric layer) of a dielectric material in which a conductor pattern including a metal having a low melting point is embedded is baked at a temperature equal to or higher than the melting point of the metal, the metal is melted and the conductor pattern is desired. It may be difficult to maintain the shape. Therefore, when such a low resistance conductor is used in the first surface electrode, the second surface electrode, and the conductor constituting the inner layer wiring, a ceramic that can be fired at a temperature lower than the melting point of the low resistance conductor used. It is desirable to use it.
  • LTCC LTCC
  • gold, silver, copper, and alloys containing these metals, which are low resistance conductors can be used as the conductor.
  • a laminate having a highly miniaturized inner layer wiring (fine in-plane wiring) in which the length (c) of the lower base of the trapezoidal cross section perpendicular to the extending direction of the fine in-plane conductor is 15 ⁇ m or less.
  • the sintered ceramic wiring board not only can the wiring resistance be suppressed and the resistance loss in the semiconductor package using the board can be reduced, but also the conductive pattern including a metal having such a low melting point is provided.
  • the embedded dielectric material sheet dielectric layer
  • the thirteenth embodiment of the present invention is: A semiconductor package according to the twelfth embodiment of the present invention,
  • the conductor comprises copper;
  • the ceramic is a ceramic that can be sintered at a temperature of less than 1080 ° C .; It is a semiconductor package.
  • the fourteenth embodiment of the present invention provides A semiconductor package according to the twelfth embodiment of the present invention,
  • the conductor comprises silver;
  • the ceramic is a ceramic that can be sintered at a temperature of less than 960 ° C .; It is a semiconductor package.
  • a low resistance conductor is selected as a conductor constituting the first surface electrode, the second surface electrode, and the inner layer wiring, and the melting point of the low resistance conductor. Ceramics that can be fired at temperatures below are used.
  • the laminated sintered ceramic wiring substrate used as the intermediate substrate has a length of the bottom base of the trapezoidal cross section perpendicular to the extending direction of the fine in-plane conductor.
  • the ceramic constituting the base material of the laminated sintered ceramic wiring board can be fired at a temperature lower than the melting point of the low resistance conductor.
  • the base material composed of the body layer is fired, it is possible to avoid the problem that the metal is melted and it is difficult to maintain the desired shape of the conductor pattern.
  • FIG. 2 shows the occurrence rate of open defects and short-circuit defects in the inner layer wiring and fine in-plane in the laminated sintered ceramic wiring substrate according to some embodiments of the present invention. It is a schematic diagram which represents typically the structure of the sample substrate for evaluation for investigating the relationship with the structure of wiring.
  • the sample substrate for evaluation according to this example was prepared by the gel casting method described above.
  • the sample substrate for evaluation has a surface pad (surface electrode) provided on one main surface and four wiring layers (inner layer wiring) provided inside the substrate. That is, each sample substrate for evaluation has a configuration in which the surface pad, the first wiring layer, the second wiring layer, the third wiring layer, and the fourth wiring layer shown in FIG.
  • vias (through conductors) of 8 columns ⁇ 5 rows and wirings (in-plane conductors) connecting some of these vias to each other are drawn.
  • the pattern was repeated 10 lines. That is, in the actual evaluation sample substrate, 80 vias were arranged. Therefore, in the actual evaluation sample substrate, the terminals P1 and P2 are connected by the inner layer wiring including 40 vias, and similarly, the terminals N1 and N2 are connected by the inner layer wiring including 40 vias. Has been.
  • the CC sectional view shown adjacent to the plan view of the first wiring layer in FIG. 2 is perpendicular to the main surface of the evaluation sample substrate including the broken line CC shown in the plan view of the surface pad in FIG. It is sectional drawing by a simple plane.
  • the central portion of the evaluation sample substrate is a region including the in-plane conductor corresponding to the fine in-plane wiring described above. That is, the shape of the cross section perpendicular to the extending direction of the in-plane conductor included in the region is a trapezoid in which the upper base and the lower base are parallel to the main surface of the evaluation sample substrate. Further, as shown in FIG.
  • FIG. 2 is a cross-sectional view taken along the line BB adjacent to the plan view of the third wiring layer in FIG. 2.
  • the main surface of the sample substrate for evaluation including the broken line BB shown in the plan view of the surface pad in FIG. It is sectional drawing by a plane perpendicular
  • the broken line BB is a straight line along the fourth via row from the via row located at the right end in FIG.
  • five vias serving as through conductors penetrating the first wiring layer, the second wiring layer, and the third wiring layer are arranged.
  • ten vias are arranged.
  • the AA sectional view shown adjacent to the plan view of the fourth wiring layer in FIG. 2 is the main surface of the evaluation sample substrate including the broken line AA shown in the plan view of the surface pad in FIG. It is sectional drawing by a plane perpendicular
  • a broken line AA is a straight line along the second via row from the via row located at the upper end in FIG.
  • Four vias as penetrating conductors penetrating each other are disposed.
  • the height (a) of the trapezoidal cross section perpendicular to the extending direction of the in-plane conductor arranged at the center of the sample substrate for evaluation, the length of the lower base (C) and the length (d) of the upper base, and the distance (b) between the lower bases (b) of the trapezoidal cross sections of the adjacent in-plane conductors in a plane parallel to the main surface of the substrate were evaluated.
  • each of the combinations of base materials and conductor materials shown in Table 1 has a trapezoidal shape perpendicular to the extending direction of the in-plane conductor.
  • Table 1 For each different combination of the height (a) of the cross section, the length (c) of the lower base and the length (d) of the upper base, and the distance (b) between the lower bases of the trapezoidal cross sections of adjacent in-plane conductors 100 sample substrates for evaluation were prepared.
  • the conduction state and the insulation state of these evaluation sample substrates are inspected, and the ratio of the evaluation sample substrate in which the open defect and the short defect have occurred to the total number (100) of the evaluation sample substrates are the open defect rate and the short defect rate, respectively.
  • the evaluation criteria for the open failure rate and the short failure rate are “good ( ⁇ )” when the respective failure rates are 1% or less, and “good ( ⁇ )” when they are over 1% and 5% or less. And when it exceeded 5%, it was set as "impossible (x)".
  • each of the combinations of base materials and conductor materials shown in Table 1 has a trapezoidal cross section perpendicular to the extending direction of the in-plane conductor. 5 for each different combination of height (a), lower base length (c) and upper base length (d), and trapezoidal cross section lower base spacing (b) of adjacent in-plane conductors.
  • Individual sample substrates for evaluation were prepared. The insulation resistance between the terminals after these evaluation sample substrates were exposed to the environment under the above conditions was measured, and zero (0) of the evaluation sample substrates exhibiting an insulation resistance of less than 1 G ⁇ . In the case of “good ( ⁇ )”, one or two of the five pieces was “possible ( ⁇ )”, and in the case of three or more of the five pieces, “not acceptable ( ⁇ )”.
  • the above-described fine in-plane wirings are also formed in various evaluation sample substrates on which the highly miniaturized inner layer wirings are arranged as described above.
  • Height (a), lower bottom length (c) and upper base length (d) of the trapezoidal cross section of the in-plane conductor to be performed, and in-plane conductors adjacent in a plane parallel to the main surface of the substrate By configuring so that the distance (b) between the lower bases of the trapezoidal cross section satisfies a specific relationship, it is possible to remarkably reduce the open defect rate and the high temperature and high humidity reliability.
  • FIG. 3 shows the ratio (a / b) (horizontal axis) to the distance (b) of the height (a) in the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring, as described above. It is a graph which shows the relationship between the combination with ratio (d / c) (vertical axis
  • the plot corresponding to the sample substrate for evaluation from which an extremely good evaluation result with very few occurrences of various defects is indicated by a circle ( ⁇ ), and a good evaluation that the occurrence of various defects is acceptable
  • the plot corresponding to the evaluation sample substrate from which the result was obtained is a triangle mark ( ⁇ ), and the occurrence of various types of defects exceeds an allowable level, and corresponds to the evaluation sample substrate from which the defective evaluation result was obtained.
  • the plot is represented by a cross (x).
  • the ratio (d) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring to the length (c) of the bottom base (d) d / c) is ⁇ 3 / 10 ⁇ (a / b) +0.75 or more, more preferably ⁇ 1 / 2 ⁇ (a / b) +0.93 or more, and ⁇ 11 / 20 ⁇ (a / In the case of b) +1.20 or less, more preferably ⁇ 1 / 2 ⁇ (a / b) +1.10 or less, the open defect rate and the decrease in high temperature and high humidity reliability could be remarkably reduced.
  • the ratio (d / c) to the length (c) of the lower base (d) of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring is ⁇ 3 / 10 ⁇ ( a / b)
  • +0.75 corresponding to the region “L” in the graph shown in FIG. 3
  • the ratio (d / c) of the length (d) of the upper base of the trapezoidal cross section of the in-plane conductor constituting the fine in-plane wiring to the length (c) of the lower base is ⁇ 11 / 20 ⁇
  • the open defect and the high temperature and high humidity reliability decreased frequently.
  • this is, for example, to the corner portion formed by the side surface of the conductor pattern (particularly between adjacent conductor patterns) and the surface of the protective base material or the green sheet when the sample substrate for evaluation is manufactured.
  • the fine in-plane wiring breaks, or moisture enters the gap when exposed to a high temperature and high humidity environment, resulting in a high temperature and high humidity environment. It is considered that the insulation resistance after exposure was reduced (high temperature and high humidity reliability was reduced).
  • the fine line is formed as described above even though the in-plane conductor is formed into a fine line.
  • the cross-sectional shape of the in-plane conductor is trapezoidal, and is parallel to the trapezoidal cross-sectional height (a), lower base length (c) and upper base length (d), and the main surface of the substrate.
  • problems such as a decrease in reliability can be suppressed. That is, according to the present invention, it is possible to provide a multilayer ceramic wiring board having a low open defect rate and a short defect rate and having a high high temperature and high humidity reliability despite having a fine wiring layer. it can. In addition, by using such a wiring board, it is possible to provide a highly reliable semiconductor package that is speeded up, downsized, and reduced in height (thinned).

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Abstract

　本発明に係る積層焼結セラミック配線基板においては、面内導体の少なくとも一部がファインライン化されている。にもかかわらず、ファインライン化された面内導体の断面形状を台形とし、且つ当該台形状の断面の高さ（ａ）、下底の長さ（ｃ）及び上底の長さ（ｄ）、並びに基板の主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が特定の関係を満たすように構成することにより、配線のオープン（断線）が多発したり、高温高湿環境での信頼性が低下したりする等の問題を抑制することができる。即ち、本発明によれば、微細な配線層を有するにもかかわらず、低いオープン不良率及びショート不良率を有し、且つ高い高温高湿信頼性を有する、積層セラミック配線基板が提供される。また、かかる配線基板を使用することにより、高速化、小型化、及び低背化（薄型化）された信頼性の高い半導体パッケージが提供される。

Description

積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージ
　本発明は、積層焼結セラミック配線基板に関する。具体的には、本発明は、ファインライン化された内層配線を有する積層焼結セラミック配線基板に関する。更に、本発明は、当該積層焼結セラミック配線基板を含む半導体パッケージにも関する。
　従来、例えばＩＣチップ等の半導体素子を配線基板にフリップチップ実装する等して、例えば樹脂等のモールド剤で封止した、所謂フリップチップＢＧＡパッケージ等の半導体パッケージが多く用いられている。かかる半導体パッケージ用の樹脂配線基板は、配線層と絶縁層とが複数積層された多層基板からなるのが一般的であり、当該配線層と、絶縁層を貫通する貫通導体とによって、基板の一方の面に配設された半導体素子等を実装するための電気端子と、基板の他方の面に配設された当該パッケージを例えばマザーボード等の回路基板に実装するためのボールグリッドアレイ（ＢＧＡ）型の電気端子との間を電気的に接続している（例えば、特許文献１を参照）。
　また、半導体素子と樹脂配線基板との間に、例えばシリコンやセラミック等、半導体素子の熱膨張率に近い熱膨張率を有する材質を基材とする中間配線基板（インタポーザ）を用いたパッケージ構成も提案されている。かかる構成により、温度変化に伴って半導体素子と中間基板との間に作用する熱応力を低減することができる。その結果、半導体素子の接合部に作用する熱応力に起因して、半導体素子の接合部が破壊されたり、中間基板が反ったりする問題を軽減することができる。
　上記のような中間配線基板は、通常、絶縁層と配線層とを積層した多層基板からなるのが一般的であり、当該配線層と、絶縁層を貫通する貫通導体とによって、基板の一方の面に配設された半導体素子等を実装するための電気端子と、基板の他方の面に配設されたパッケージ基板（樹脂配線基板）に中間基板を実装する為の電気端子との間を電気的に接続している(例えば、特許文献２及び３を参照）。
　ところで、様々な電子機器等において使用される回路素子パッケージ（例えば、ＩＣパッケージ等の半導体パッケージ等）に対する市場からのニーズは、電子機器等の高性能化及び小型化の流れを受け、高速化、小型化、及び低背化（薄型化）の一途を辿っている。その結果、回路素子パッケージを構成する回路素子（例えば、ＩＣチップ等の半導体素子、抵抗素子、容量素子、インダクタ素子等）、特に半導体素子においては、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。具体的には、従来、上記のような半導体パッケージ用の配線基板や中間配線基板の配線層の線幅及び線間隔としては、２５～１５０μｍ程度のものが求められていたが、上記のような背景や、例えばＩＣチップ等の半導体素子の端子数の増加に伴い、５～１５μｍ程度の微細な線幅及び線間隔が要求されるようになってきている。
特開平５－２４３３３０号公報 特公平２－４５３５７号公報 特許２０１０－０３４４０３号公報
　前述のように、当該技術分野においては、半導体素子の配線ピッチ（間隔）の微細化に伴い、半導体パッケージ用の配線基板や中間基板の配線層に対しても５～１５μｍ程度の微細な線幅及び線間隔が要求されるようになってきている。そこで、本発明者らが、基板における絶縁層の材質としてセラミックを用いて、１５μｍ以下の配線層の線幅及び線間隔を有する配線基板を試作し、評価検討したところ、配線のオープン（断線）が多発したり、高温高湿環境での信頼性が低下したりする等の問題が発生した。
　本発明は、かかる問題に対処するために為されたものである。即ち、本発明は、微細な配線層を有するにもかかわらず、低いオープン不良率を有し、且つ高い高温高湿信頼性を有する、積層セラミック配線基板を提供することを１つの目的とする。更に、本発明は、かかる配線基板を使用することにより、高速化、小型化、及び低背化された信頼性の高い半導体パッケージを提供することをもう１つの目的とする。
　上記１つの目的は、
　セラミックを含んでなる複数の誘電体層からなる基材と、
　２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
　２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
　前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
　前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
　前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
　前記面内導体の少なくとも一部が、延在方向に垂直な断面の形状が、上底及び下底が前記主面に平行な台形であり、当該台形の下底の長さ（ｃ）が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が１５μｍ以下である、微細面内配線として構成されており、
　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）及び前記間隔（ｂ）が下式（１）の関係を満たし、
Figure JPOXMLDOC01-appb-M000007
　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が下式（２）の関係を満たす、
Figure JPOXMLDOC01-appb-M000008
積層焼結セラミック配線基板によって達成される。
　更に、上記もう１つの目的は、
　半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
　前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
　前記中間基板が、
　セラミックを含んでなる複数の誘電体層からなる基材と、
　２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
　２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
　前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
　前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
　前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
　前記面内導体の少なくとも一部が、延在方向に垂直な断面の形状が、上底及び下底が前記主面に平行な台形であり、当該台形の下底の長さ（ｃ）が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が１５μｍ以下である、微細面内配線として構成されており、
　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）及び前記間隔（ｂ）が下式（１）の関係を満たし、
Figure JPOXMLDOC01-appb-M000009
　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が下式（２）の関係を満たす、
Figure JPOXMLDOC01-appb-M000010
積層焼結セラミック配線基板である、
半導体パッケージによって達成される。
　上記のように、本発明に係る積層焼結セラミック配線基板が備える面内導体の少なくとも一部がファインライン化（微細配線化）されており、当該部分における当該面内導体の幅及び当該面内導体と隣り合う面内導体との間隔が所定の値より小さくなるように構成されている。具体的には、本発明に係る積層焼結セラミック配線基板が備える面内導体の少なくとも一部は、延在方向に垂直な断面の形状が、上底及び下底が前記主面に平行な台形であり、当該台形の下底の長さ（ｃ）が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が１５μｍ以下である、微細面内配線として構成されている。
　また、本発明に係る積層焼結セラミック配線基板においては、前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）及び隣り合う面内導体の間隔（ｂ）が上記式（１）によって規定される関係を満足する。具体的には、前記微細面内配線を構成する面内導体の高さ（ａ）の間隔（ｂ）に対する比（ａ／ｂ）が、０．４以上であり、且つ０．６以下である。
　更に、本発明に係る積層焼結セラミック配線基板においては、前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が上記式（２）によって規定される関係を満足する。具体的には、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）が、－３／１０×（ａ／ｂ）＋０．７５以上であり、且つ－１１／２０×（ａ／ｂ）＋１．２０以下である。
　本発明に係る積層焼結セラミック配線基板においては、面内導体の少なくとも一部がファインライン化されている。にもかかわらず、上記のようにファインライン化された面内導体の断面形状を台形とし、且つ当該台形状の断面の高さ（ａ）、下底の長さ（ｃ）及び上底の長さ（ｄ）、並びに基板の主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が特定の関係を満たすように構成することにより、配線のオープン（断線）が多発したり、高温高湿環境での信頼性が低下したりする等の問題を抑制することができる。即ち、本発明によれば、微細な配線層を有するにもかかわらず、低いオープン不良率及びショート不良率を有し、且つ高い高温高湿信頼性を有する、積層セラミック配線基板が提供される。また、かかる配線基板を使用することにより、高速化、小型化、及び低背化（薄型化）された信頼性の高い半導体パッケージが提供される。
本発明の１つの実施態様に係る積層焼結セラミック配線基板が備える微細面内配線を構成する面内導体の断面形状を、従来技術に係る面内導体の断面形状と比較しながら示す、模式図である。 本発明の幾つかの実施態様に係る積層焼結セラミック配線基板における内層配線のオープン不良及びショート不良の発生率と微細面内配線の構成との関係を調べるための検証用サンプル基板の構成を模式的に表す模式図である。 微細面内配線を構成する面内導体の台形状の断面における、高さ（ａ）の間隔（ｂ）に対する比（ａ／ｂ）と、上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）との組み合わせと、配線基板としての各種不良の発生状況との関係を示すグラフである。
　前述のように、本発明は、微細な配線層を有するにもかかわらず、低いオープン不良率及びショート不良率を有し、且つ高い高温高湿信頼性を有する、積層セラミック配線基板を提供することを１つの目的とする。
　本発明者は、上記目的を達成すべく鋭意研究の結果、前述のように、ファインライン化された面内導体の断面形状を台形とし、且つ当該台形状の断面の高さ（ａ）、下底の長さ（ｃ）及び上底の長さ（ｄ）、並びに基板の主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が特定の関係を満たすように構成することにより、配線のオープン（断線）が多発したり、高温高湿環境での信頼性が低下したりする等の問題を抑制することができることを見出すに至ったものである。
　即ち、本発明の第１の実施態様は、
　セラミックを含んでなる複数の誘電体層からなる基材と、
　２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
　２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
　前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
　前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
　前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
　前記面内導体の少なくとも一部が、延在方向に垂直な断面の形状が、上底及び下底が前記主面に平行な台形であり、当該台形の下底の長さ（ｃ）が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が１５μｍ以下である、微細面内配線として構成されており、
　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）及び前記間隔（ｂ）が下式（１）の関係を満たし、
Figure JPOXMLDOC01-appb-M000011
　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が下式（２）の関係を満たす、
Figure JPOXMLDOC01-appb-M000012
積層焼結セラミック配線基板である。
　上記のように、本実施態様に係る積層焼結セラミック配線基板は、セラミックを含んでなる複数の誘電体層からなる基材を備える。前述のように、セラミックは、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有する。従って、本実施態様に係る積層焼結セラミック配線基板においては、半導体素子が接合された状態において当該基板が前述のような温度変化に曝されても、半導体素子の寸法変化と当該基板の寸法変化との差が小さい。その結果、本実施態様に係る積層焼結セラミック配線基板においては、半導体素子と当該基板との間に作用する熱応力を抑制することができる。
　上記により、例えば、フリップチップ接合等によって半導体素子を当該基板にはんだ付けする際、ＢＧＡリフローによって当該基板を含む半導体パッケージを回路基板（例えば、マザーボード等）にはんだ付けする際等に、半導体素子及び当該基板が被る温度変化に伴って半導体素子と当該基板との間に作用する熱応力に起因して半導体素子と当該基板との間の接合部が破壊される等の問題が低減される。
　また、前述のように、セラミックは、従来の基板材料（例えば、樹脂等）と比較して、機械的強度が高い。従って、本実施態様に係る積層焼結セラミック配線基板においては、前述のような回路素子パッケージの低背化等を目的として、当該基板の厚みを薄くした場合においても、十分な剛性を維持することができる。これにより、半導体素子及び当該基板が被る温度変化に伴って半導体素子と当該基板との間に作用する熱応力に起因して当該基板が反る等の問題が低減される。
　前述のように、本実施態様に係る積層焼結セラミック配線基板においては、導体を含んでなる１つ以上の第１表面電極が、当該基板の２つの主面の一方の表面である第１主面に露出するように配設され、且つ、導体を含んでなる１つ以上の第２表面電極が、当該基板の２つの主面の他方の表面である第２主面に露出するように配設される。換言すれば、本実施態様に係る積層焼結セラミック配線基板の２つの主面（即ち、第１主面及び第２主面）の各々には、それぞれの主面に接合される対象物（例えば、半導体素子やパッケージ基板等）と接合して電気的接続を確立するための表面電極（即ち、それぞれ第１表面電極及び第２表面電極）がそれぞれ１つ以上設けられる。
　具体的には、本実施態様に係る積層焼結セラミック配線基板の第１主面には、第１主面側に接合される対象物（例えば、半導体素子等）が備える電気的接合のための端子又は電極（例えば、バンプ等）に対応する位置において、当該対象物と接合して電気的接続を確立するのに必要な大きさ及び形状を有する導体が露出するように、１つ以上の第１表面電極が設けられる。一方、本実施態様に係る積層焼結セラミック配線基板の第２主面には、第２主面側に接合される対象物（例えば、パッケージ基板等）が備える電気的接合のための端子又は電極（例えば、ランド等）に対応する位置において、当該対象物と接合して電気的接続を確立するのに必要な（バンプ等を設けることができる）大きさ及び形状を有する導体が露出するように、１つ以上の第２表面電極が設けられる。
　上記のように、本実施態様に係る積層焼結セラミック配線基板の第１主面に複数の第１表面電極が設けられる場合は、第１主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第１表面電極が第１主面に設けられる。同様に、本実施態様に係る積層焼結セラミック配線基板の第２主面に複数の第２表面電極が設けられる場合は、第２主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第２表面電極が第２主面に設けられる。
　尚、本実施態様に係る積層焼結セラミック配線基板の第１主面及び第２主面において露出している第１表面電極及び第２表面電極と、それぞれの主面側に接合される対象物との電気的接続は、例えば、はんだ付けによって達成することができるが、これらを電気的に接続する方法は特定の手法に限定されるものではなく、当該技術分野において知られている何れの手法を使用して達成してもよい。かかる手法の例としては、はんだ付けの他にも、例えば、Ｃｕ-Ｃｕ３Ｓｎ-Ｃｕ等の金属間化合物接合や、Ｃｕ－Ｃｕ、Ｗ－Ｗ等の拡散接合等を挙げることができる。積層焼結セラミック配線基板は、耐熱性と剛性が高いので、従来の樹脂配線基板には適用できなかったような３００℃以上の高温や或いは圧力の印加が必要な端子接合プロセスも適用することができ、端子接合方法の選択肢が広くなる。
　前述のように、本実施態様に係る積層焼結セラミック配線基板においては、導体を含んでなる内層配線が前記基材中に埋設される。また、前記内層配線は、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する。更に、前記内層配線は、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体（ビア）、及び前記主面に平行な複数の面内において延在する面内導体を含んでなる。
　尚、前述のように、前記内層配線は、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する。換言すれば、第１表面に設けられた第１表面電極の中には、第２表面に設けられた第２表面電極の何れにも電気的に接続されていないものがあってもよい。このように第２表面電極と電気的に接続されていない第１表面電極は、内層配線を介して他の第１表面電極と電気的に接続されていてもよい。あるいは、このように第２表面電極と電気的に接続されていない第１表面電極は、他の何れの表面電極にも電気的に接続されていない内層配線の導体にのみ電気的に接続されていてもよい（例えば、オープンスタブを形成させる場合）。また、同様のことが、第２表面に設けられた第２表面電極にも当てはまる。このように、本実施態様に係る積層焼結セラミック配線基板において、第１表面電極、第２表面電極、及び内層配線の間での電気的接続パターンは、当該基板が使用される回路素子パッケージの設計仕様等に従って、様々な構成とすることができる。
　ところで、前述のように、本実施態様に係る積層焼結セラミック配線基板においては、ファインライン化された面内導体の延在方向に垂直な断面の形状を上底及び下底が前記主面に平行な台形とし、且つ当該台形状の断面の高さ（ａ）、下底の長さ（ｃ）及び上底の長さ（ｄ）、並びに基板の主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が特定の関係を満たすように構成される。本発明に係る積層焼結セラミック配線基板が備える微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、下底の長さ（ｃ）及び上底の長さ（ｄ）、並びに基板の主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）のそれぞれが指す部分については、例えば、図１の（Ａ）を参照されたい。
　図１は、前述のように、本発明の１つの実施態様に係る積層焼結セラミック配線基板が備える微細面内配線を構成する面内導体の断面形状を、従来技術に係る面内導体の断面形状と比較しながら示す、模式図である。図１において、左右に延在する破線によって区画される複数の領域の各々は、本実施態様に係る積層焼結セラミック配線基板が備える、セラミックを含んでなる複数の誘電体層の各々を表す。
　図１に示すように、本発明に係る積層焼結セラミック配線基板が備える微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）とは、前記微細面内配線を構成する面内導体の厚みに対応する概念である。従って、当該面内導体の台形状の断面の高さ（ａ）は、当該面内導体の基板の厚み方向（前記複数の誘電体層の積層方向）における寸法であると言うこともできる。
　また、基板の主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）とは、前記微細面内配線を構成する隣り合う２つの面内導体の間の隔たり（間隔）に対応する概念である。前記主面に平行な面内とは、基板の厚み方向に対して垂直な面内であり、前記複数の誘電体層の積層方向に対して垂直な面内である。即ち、上記隣り合う２つの面内導体は、基板の厚み方向において同じ位置（深さ）に埋設されている。従って、下底の間隔（ｂ）は、前記微細面内配線を構成する隣り合う２つの面内導体の間に存在する基材（誘電体）の前記主面に平行な面内における寸法であると言うこともできる。
　更に、（面内導体の）延在方向に垂直な断面であって、上底及び下底が前記主面に平行な台形状の形状を有する断面の下底の長さ（ｃ）は、前記微細面内配線を構成する面内導体の太さ（幅）に対応する概念である。面内導体の延在方向とは、前記微細面内配線を構成する面内導体の長手方向（延びる方向）であり、当該面内導体中を流れる電流の方向であると言うこともできる。また、前記主面に平行な面内とは、上記と同様に、基板の厚み方向に対して垂直な面内であり、前記複数の誘電体層の積層方向に対して垂直な面内である。従って、下底の長さ（ｃ）は、前記微細面内配線を構成する面内導体の断面の前記主面に平行な面内における寸法であると言うこともできる。
　上記と同様に、（面内導体の）延在方向に垂直な断面であって、上底及び下底が前記主面に平行な台形状の形状を有する断面の上底の長さ（ｄ）は、前記微細面内配線を構成する面内導体の太さ（幅）に対応する概念である。面内導体の延在方向とは、上記と同様に、前記内層配線の少なくとも一部を構成する面内導体の長手方向（延びる方向）であり、当該面内導体中を流れる電流の方向であると言うこともできる。また、前記主面に平行な面内とは、上記と同様に、基板の厚み方向に対して垂直な面内であり、前記複数の誘電体層の積層方向に対して垂直な面内である。従って、上底の長さ（ｄ）は、下底の長さ（ｃ）と同様に、前記微細面内配線を構成する面内導体の断面の前記主面に平行な面内における寸法であると言うこともできる。
　前述のように、本実施態様に係る積層焼結セラミック配線基板が備える面内導体の少なくとも一部がファインライン化（微細配線化）されており、当該部分における当該面内導体の幅及び当該面内導体と隣り合う面内導体との間隔が所定の値より小さくなるように構成されている。具体的には、本実施態様に係る積層焼結セラミック配線基板が備える面内導体の少なくとも一部は、（面内導体の）延在方向に垂直な断面の形状が、上底及び下底が前記主面に平行な台形であり、当該台形の下底の長さ（ｃ）が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が１５μｍ以下である、微細面内配線として構成されている。
　冒頭で述べたように、様々な電子機器等において使用される回路素子パッケージ（例えば、ＩＣパッケージ等の半導体パッケージ等）に対する市場からのニーズは、電子機器等の高性能化及び小型化の流れを受け、高速化、小型化、及び低背化（薄型化）の一途を辿っている。その結果、回路素子パッケージを構成する回路素子（例えば、ＩＣチップ等の半導体素子、抵抗素子、容量素子、インダクタ素子等）、特に半導体素子においては、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。従って、かかる半導体素子が接合される基板においても、配線ピッチ（間隔）の微細化が求められている。
　かかる観点から、本実施態様に係る積層焼結セラミック配線基板が備える第１表面電極及び第２表面電極、並びに内層配線を構成する配線（導体）のピッチもまた、微細化されていることが望ましい。具体的には、本実施態様に係る積層焼結セラミック配線基板においては、前述のように、前記面内導体の少なくとも一部が、（面内導体の）延在方向に垂直な断面の形状が、上底及び下底が前記主面に平行な台形であり、当該台形の下底の長さ（ｃ）が１５μｍ以下、より好ましくは１０μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が１５μｍ以下、より好ましくは１０μｍ以下である、微細面内配線として構成されていることが望ましい。
　また、本実施態様に係る積層焼結セラミック配線基板においては、前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）及び隣り合う面内導体の間隔（ｂ）が上記式（１）によって規定される関係を満足することが望ましい。具体的には、前記微細面内配線を構成する面内導体の高さ（ａ）の間隔（ｂ）に対する比（ａ／ｂ）が、０．４以上、より好ましくは０．４５以上であり、且つ０．６以下、より好ましくは０．５５以下であることが望ましい。
　ところで、上記のように高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板を得ようとする場合、前述のように、内層配線のオープン不良率が高くなったり、高温高湿環境での信頼性が低下したりする等の問題点があった。
ここで、オープン不良とは、設計上は良好な導通が確保されるべき配線経路において導通を確保することができないという問題（例えば、導通不良、断線等の問題）を指す。従って、オープン不良率とは、かかるオープン不良（例えば、導通不良、断線等）の発生率を指す。また、ショート不良とは、設計上は電気的絶縁が確保されるべき異なる配線経路の間において絶縁を確保することができない（導通状態となる）という問題（例えば、絶縁不良、短絡等の問題）を指す。従って、ショート不良率とは、かかるショート不良（例えば、絶縁不良、短絡等）の発生率を指す。
　更に、高温高湿環境での信頼性とは、所定の温度及び湿度における環境下に所定の期間に亘って暴露された後の、設計上は電気的絶縁が確保されるべき異なる配線経路の間における絶縁抵抗が所定の値以上に維持されることを示す。具体的には、例えば、８５±２℃の温度及び８０～９０％の湿度を有する環境に５００時間に亘って暴露した後の上記端子間の絶縁抵抗が１ＧΩ（１０９Ω）以上あるか否かによって、高温高湿環境での信頼性を評価することができる。
　そこで、本発明者は、鋭意研究の結果、上記のように高度に微細化された内層配線（微細面内配線）を備える、本実施態様に係る積層焼結セラミック配線基板においても、前記微細面内配線を構成する面内導体の高さ（ａ）の間隔（ｂ）に対する比（ａ／ｂ）と、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）とが、所定の関係を満たすように、前記微細面内配線を構成する面内導体の断面の形状及び面内導体の間隔を調節することにより、上述のようなオープン不良、及び高温高湿環境での信頼性低下（絶縁抵抗の低下）を顕著に低減することができることを見出した。
　具体的には、本実施態様に係る積層焼結セラミック配線基板においては、前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が上記式（２）によって規定される関係を満足することが望ましい。より具体的には、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）が、－３／１０×（ａ／ｂ）＋０．７５以上であり、且つ－１１／２０×（ａ／ｂ）＋１．２０以下であることが望ましい。
　前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）が、－３／１０×（ａ／ｂ）＋０．７５未満である場合は、オープン不良率が高くなるので望ましくない。これは、例えば、積層焼結セラミック配線基板を製造する方法として、所謂「ゲルキャスト法」（詳細については後述する）を採用した場合に、面内導体となる導体パターンが埋設された誘電体材料のシート（誘電体層）から保護基材を剥離する際に、導体パターンの断面の上底が過度に短いために導体材料が保護基材側に残ってしまい、当該部分の導体の厚みが薄くなったり、導体が欠落したりするために、オープン不良（導通不良）が生ずるものと考えられる。
　一方、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）が、－１１／２０×（ａ／ｂ）＋１．２０を超える場合は、前記微細面内配線を構成する面内導体の断面の形状が、台形から矩形（長方形や正方形）に近付く。この場合、オープン不良率が高くなったり、高温高湿信頼性が低くなったりするので望ましくない。これは、例えば、積層焼結セラミック配線基板を製造する方法として、所謂「ゲルキャスト法」（詳細については後述する）を採用した場合に、例えば転写法等によって保護基材上に導体パターン（面内導体）を配設し、次いで導体パターンが配設されなかった部分にセラミックを含んでなる誘電体材料のスラリーを注入して、導体パターンが埋設された誘電体材料のシート（誘電体層）を製造する際に、（特に、隣り合う導体パターンの間における）導体パターンの側面と保護基材の表面とによって形成される角の部分へのスラリーの充填性が悪く、当該部分に空隙が発生し易くなるので、高温高湿環境への暴露時等に当該空隙に水分が入り込み、高温高湿環境への暴露後の絶縁抵抗を低下（高温高湿信頼性を低下）させるものと考えられる。
　また、積層焼結セラミック配線基板を製造する方法として、所謂「ドクターブレード法」を採用した場合も、例えば転写法等によって保護基材やセラミック材料のグリーンシートの上に配設された導体パターン（面内導体）の上に、テープ状に製造された別のセラミック材料のグリーンシートを積層する際に、導体パターンの側面と保護基材やグリーンシートの表面とによって形成される角の部分においてグリーンシートの浮き（積層不良）が生じて、当該部分に空隙が発生し易くなるので、高温高湿環境への暴露時等に当該空隙に水分が入り込み、高温高湿環境への暴露後の絶縁抵抗を低下（高温高湿信頼性を低下）させるものと考えられる。
　尚、かかるグリーンシートの浮き（積層不良）を抑制することを目的として、グリーンシートを積層する際の積層圧力を高めることも知られているが、積層圧力を過度に高めると、例えば、マイクロクラックが誘電体層に生じて、高温高湿環境への暴露時に当該マイクロクラックを介して水分が入り込み、高温高湿環境への暴露後の絶縁抵抗が低下したり、導体パターンが破壊・断線してオープン不良（導通不良）が生じたりするものと考えられる。
　更に、積層焼結セラミック配線基板を製造する方法として、あるいは上記のようにセラミック材料のグリーンシートを積層する方法におけるグリーンシートの浮き（積層不良）によって生ずる空隙をセラミック材料で埋めるための方法として、上述のように配設された導体パターン（面内導体）の上に、セラミック材料のペーストを例えばスクリーン印刷法等によって塗布することもできる（以降、「接着ペースト塗布法」と称する場合がある）。しかしながら、かかる方法を採用した場合も、セラミック材料のペーストを塗布する際に、（特に、隣り合う導体パターンの間における）導体パターンの側面と保護基材の表面とによって形成される角の部分へのペーストの充填性が悪く、当該部分に空隙が発生し易くなるので、高温高湿環境への暴露時等に当該空隙に水分が入り込み、高温高湿環境への暴露後の絶縁抵抗を低下（高温高湿信頼性を低下）させるものと考えられる。
　しかしながら、本実施態様に係る積層焼結セラミック配線基板においては、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）が、－３／１０×（ａ／ｂ）＋０．７５以上であり、且つ－１１／２０×（ａ／ｂ）＋１．２０以下であるように構成される、これにより、上述のような導体パターンの剥がれや欠落、導体パターンの側面と保護基材やグリーンシートの表面とによって形成される角の部分における空隙が生じ難い。その結果、本実施態様に係る積層焼結セラミック配線基板においては、オープン不良や高温高湿信頼性の低下等の問題を顕著に低減することができる。加えて、セラミック材料と面内導体との間の空隙や接合不良が少なくなるので、焼結後の基板の機械的強度（剛性）も高まる。
　以上のように、本実施態様に係る積層焼結セラミック配線基板においては、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有するセラミックを含んでなる複数の誘電体層からなる基材を採用することにより、半導体素子が接合された状態において当該基板が前述のような温度変化に曝されても、半導体素子と当該基板との間に作用する熱応力を抑制することができる。また、セラミックは、従来の基板材料（例えば、樹脂等）と比べて、機械的強度が高いことから、前述のような回路素子パッケージの低背化等を目的として当該基板の厚みを薄くしても、十分な剛性を維持することができる。
　上記に加えて、本実施態様に係る積層焼結セラミック配線基板においては、上述のように、前記微細面内配線を構成する面内導体の高さ（ａ）の間隔（ｂ）に対する比（ａ／ｂ）と、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）とが、所定の関係を満たすように、前記微細面内配線を構成する面内導体の断面の形状及び面内導体の間隔を調節することにより、上述のようなオープン不良、及び高温高湿環境下での信頼性低下（絶縁抵抗の低下）を顕著に低減することができる。
　即ち、本実施態様によれば、内層配線における導通不良や絶縁不良の発生率が低く、且つ高温高湿信頼性が高い、配線基板を提供することができる。具体的には、本実施態様によれば、微細な配線層を有するにもかかわらず、オープン不良率及びショート不良率が共に低く、且つ高温高湿への長期暴露に伴う絶縁抵抗の低下が抑制された、積層セラミック配線基板を提供することができる。
　尚、本発明のより好ましい実施態様に係る積層焼結セラミック配線基板においては、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）が、－１／２×（ａ／ｂ）＋０．９３以上であり、且つ－１／２×（ａ／ｂ）＋１．１０以下であることが望ましい。
　即ち、本発明の第２の実施態様は、
　本発明の前記第１の実施態様に係る積層焼結セラミック配線基板であって、
　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が下式（３）の関係を満たす、
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積層焼結セラミック配線基板である。
　上記のように、本実施態様に係る積層焼結セラミック配線基板においては、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）が、－１／２×（ａ／ｂ）＋０．９３以上であり、且つ－１／２×（ａ／ｂ）＋１．１０以下であるように構成される、これにより、前述のような導体パターンの剥がれや欠落、導体パターンの側面と保護基材やグリーンシートの表面とによって形成される角の部分における空隙が更に生じ難くなる。その結果、本実施態様に係る積層焼結セラミック配線基板においては、オープン不良や高温高湿信頼性の低下等の問題をより一層低減することができる。
　ところで、前述の各種実施態様に係る積層焼結セラミック配線基板を製造する方法は、当該方法によって製造される積層焼結セラミック配線基板が前述の要件を満たす限り、如何なる方法であってもよく、当該技術分野においてセラミック製の配線基板の製造に使用される種々の方法から適宜選択することができる。前述の各種実施態様に係る積層焼結セラミック配線基板を製造する方法の具体例としては、例えば、所謂「ゲルキャスト法」や「ドクターブレード法」等を挙げることができる。
　上記ゲルキャスト法を採用する場合は、例えば、フィルム状または薄板状の保護基材の表面に、例えばスクリーン印刷法等の印刷法やフィルム転写法等の転写法によって、導体パターンを配設し、導体パターンが配設されなかった部分にはセラミックを含んでなる誘電体材料のスラリーを注入し、当該スラリーを固化させた後に保護基材を剥離して、導体パターンが埋設された誘電体材料のシート（誘電体層）を製造し、斯くして製造された誘電体層を必要な枚数だけ積層して、導体パターンを表面電極や内層配線として構成し、これを焼成することによって、前述の各種実施態様に係る積層焼結セラミック配線基板を得ることができる。
　上記保護基材としては、ポリエチレンテレフタレート（ＰＥＴ）フィルム、ポリエチレンナフタレート（ＰＥＮ）フィルム等の樹脂フィルムを用いることが望ましく、また樹脂フィルム以外にも、ガラス板や紙、金属などのフィルム状または板状の種々の材料を用いることができる。但し、保護基材としては、剥離操作の容易性の観点から、可撓性を備えたものを用いることが好ましい。
　また、例えば、上記誘電体材料のシートを保護基材から容易に剥離することができるようにすること等を目的として、上記保護基材の表面には、例えば、剥離剤等が塗布されていてもよい。かかる剥離剤には、例えば、当該技術分野において離型剤として知られている各種薬剤が含まれる。より具体的には、かかる剥離剤としては、公知のシリコーン系剥離剤、フッ素系剥離剤等を使用することができる。
　上記導体パターンは、主成分として、例えば、金、銀、銅等から選ばれる少なくとも１種類以上の金属と熱硬化性樹脂前駆体を含んでなる導体ペーストを、例えば、スクリーン印刷法等の印刷法やフィルム転写法等の転写法により上記保護基材の表面上に形成することによって配設されることが望ましい。かかる熱硬化性樹脂前駆体としては、フェノール樹脂、レゾール樹脂、ウレタン樹脂、エポキシ樹脂、メラミン樹脂等を使用することができる。これらの中では、フェノール樹脂、レゾール樹脂であることが特に好ましい。かかる導体ペーストを上記保護基材の表面上に配設した後、この導体ペーストに含まれるバインダーを硬化させることによって、導体パターンを得ることができる。
　上記誘電体材料のスラリーとしては、例えば、樹脂、セラミック粉末、及び溶剤を含んでなるスラリーを挙げることができる。ここで、樹脂は所謂「バインダー」として機能するものであり、例えば、フェノール樹脂、レゾール樹脂、若しくはポリウレタン樹脂等の熱硬化性樹脂、又はポリオール及びポリイソシアネートを含んでなるポリウレタン前駆体等を使用することができる。これらの中では、ポリオール及びポリイソシアネートを含んでなる熱硬化性樹脂前駆体が特に好ましい。
　セラミック粉末として使用されるセラミック材料としては、酸化物系セラミック又は非酸化物系セラミックの何れを使用してもよい。例えば、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、チタン酸バリウム（ＢａＴｉＯ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）、炭化珪素（ＳｉＣ）、炭化珪素をシリコンと共に焼結した複合材料（Ｓｉ－ＳｉＣ）、酸化バリウム（ＢａＯ）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化亜鉛（ＺｎＯ２）、酸化ネオジム（Ｎｄ２Ｏ３）等を使用することができる。また、これらの材料は、１種類単独で、または２種以上を組み合わせて使用してもよい。更に、スラリーを調製可能な限りにおいて、セラミック材料の粒子径は特に限定されない。
　但し、前述の各種実施態様に係る積層焼結セラミック配線基板においては、上述のように高度に微細化された内層配線（微細面内配線）を備える。従って、セラミック材料の粒子径が過度に大きい場合、導体パターンの断線等の問題に繋がる虞がある。かかる観点から、セラミック材料の粒子径は、特定の値より小さくすることが望ましい。例えば、前述の各種実施態様に係る積層焼結セラミック配線基板においては、セラミック粉末として使用されるセラミック材料の平均粒径は、前記微細面内導体の延在方向に垂直な台形状の断面の下底の長さ（ｃ）が１５μｍ以下である場合には１．８μｍ未満、下底の長さ（ｃ）が１０μｍ以下である場合には１．５μｍ未満であることが望ましい
　また、上記溶剤としては、上記バインダーとしての樹脂（及び、使用する場合には分散剤）を溶解するものであれば特に限定されない。溶剤の具体例としては、例えば、多塩基酸エステル（例えば、グルタル酸ジメチル等）、多価アルコールの酸エステル（例えば、トリアセチン（グリセリルトリアセテート）等）等の、２以上のエステル結合を有する溶剤を挙げることができる。
　更に、上記誘電体材料のスラリーは、上述の樹脂、セラミック粉末、及び溶剤以外に、分散剤を含んでいてもよい。分散剤の具体例としては、例えば、ポリカルボン酸系共重合体、ポリカルボン酸塩等を挙げることができる。かかる分散剤を添加することにより、成形前のスラリーを低粘度とし、且つ高い流動性を有するものとすることができる。
　ところで、前述のように、本発明の各種実施態様に係る積層焼結セラミック配線基板を製造する方法としては、例えば、ゲルキャスト法、ドクターブレード法、及び接着ペースト塗布法等を挙げることができる。これらのうちの何れの方法を採用する場合であっても、オープン不良や高温高湿信頼性の低下等の問題を低減するためには、前述のような（特に、隣り合う導体パターンの間における）導体パターンの側面と保護基材やグリーンシートの表面とによって形成される角の部分（導体パターンの付け根の部分）における空隙の発生を抑制することが重要である。
　上記角の部分における空隙の発生を抑制するには、隣り合う導体パターンの対向する側面と、これらの導体パターンが配設される保護基材やグリーンシートの表面と、によって形成される空間の開口部が底部よりも広い形状をしている方が望ましい。当該空間がかかる形状を呈するためには、これらの導体パターンの断面が、これらの導体パターンが配設される保護基材やグリーンシートの表面と接する方の辺を下底とする台形の形状を有することが望ましい。換言すれば、前記微細面内配線を構成する面内導体の台形状の断面の下底が、当該面内導体が埋設されている基材を構成する誘電体層と、前記主面に垂直な方向において当該誘電体層と隣接する誘電体層との界面に相当する面内に存在することが望ましい。
　従って、本発明の第３の実施態様は、
　本発明の前記第１又は第２の実施態様に係る積層焼結セラミック配線基板であって、
　前記微細面内配線を構成する面内導体の台形状の断面の下底が、当該面内導体が埋設されている基材を構成する誘電体層と、前記主面に垂直な方向において当該誘電体層と隣接する誘電体層との界面に相当する面内に存在する、
積層焼結セラミック配線基板である。
　上記のように、本実施態様に係る積層焼結セラミック配線基板においては、前記微細面内配線を構成する面内導体の台形状の断面の下底が、当該面内導体が埋設されている基材を構成する誘電体層と、前記主面に垂直な方向において当該誘電体層と隣接する誘電体層との界面に相当する面内に存在するので、隣り合う導体パターンの対向する側面と、これらの導体パターンが配設される保護基材やグリーンシートの表面と、によって形成される空間の開口部が底部よりも広い形状を呈する。これにより、当該空間へのセラミック材料の充填性が高くなり、導体パターンの側面と保護基材やグリーンシートの表面とによって形成される角の部分（導体パターンの付け根の部分）における空隙の発生が抑制され、オープン不良や高温高湿信頼性の低下等の問題が低減される。加えて、セラミック材料と面内導体との間の空隙や接合不良が少なくなるので、焼結後の基板の機械的強度（剛性）も高まる。
　ところで、上記実施態様に係る積層焼結セラミック配線基板においては、上述のように高度に微細化された内層配線（微細面内配線）を備える。従って、例えば当該基板を使用する半導体パッケージにおける抵抗損失の低減という観点からは、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体の電気抵抗を可能な限り小さくして、配線抵抗を低くすることが望ましい。従って、上述の導体パターンの主成分としては、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を使用することが望ましい。
　即ち、本発明の第４の実施態様は、
　本発明の前記第１乃至第３の実施態様の何れかに係る積層焼結セラミック配線基板であって、
　前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
積層焼結セラミック配線基板である。
　本実施態様に係る積層焼結セラミック配線基板においては、上記のように、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる。これにより、本実施態様に係る積層焼結セラミック配線基板においては、前記微細面内導体の延在方向に垂直な台形状の断面の下底の長さ（ｃ）が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備えるにもかかわらず、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができる。
　ところで、上記のように配線抵抗を低減することを目的として使用される金、銀、銅、及びこれらの金属を含む合金等の低抵抗導体は、他の金属と比較して、相対的に低い融点を有する。このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を当該金属の融点以上の温度において焼成すると、当該金属が融解し、導体パターンの所望の形状を維持することが困難となる虞がある。従って、かかる低抵抗導体を前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体において使用する場合、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックを使用することが望ましい。
　尚、上記のように、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックとしては、所謂「低温焼成基板材料（ＬＴＣＣ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｃｏ－ｆｉｒｅｄ　Ｃｅｒａｍｉｃｓ）を使用することが望ましい。ＬＴＣＣを使用することにより、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を前記導体として使用することができる。これにより、前記微細面内導体の延在方向に垂直な台形状の断面の下底の長さ（ｃ）が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板においても、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができるのみならず、このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を焼成する際に、当該金属が融解して、導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
　具体的には、本発明の第５の実施態様は、
　本発明の前記第４の実施態様に係る積層焼結セラミック配線基板であって、
　前記導体が銅を含んでなり、
　前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
配線基板である。
　また、本発明の第６の実施態様は、
　本発明の前記第４の実施態様に係る積層焼結セラミック配線基板であって、
　前記導体が銀を含んでなり、
　前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
積層焼結セラミック配線基板である。
　上述のように、上記２つの実施態様に係る積層焼結セラミック配線基板の基材を構成するセラミックとしては、例えば、ＬＴＣＣを挙げることができる。かかるＬＴＣＣとしては、例えば、ガラス粉末と、例えばアルミナ、窒化アルミ、窒化珪素、シリカ、ムライト等の無機粉末とを混合したものを原料とするものや、例えば、ＢａＯ、Ａｌ２Ｏ３、ＳｉＯ２を主成分とする無機組成物等を挙げることができる。
　ガラス粉末と無機粉末の混合物を原料とするものの具体例としては、例えば、Ｂ２Ｏ３－ＳｉＯ２を主成分とする硼珪酸系ガラスや、当該硼珪酸系ガラスに、例えばＣａＯやＭｇＯ等のアルカリ土類金属元素酸化物、アルカリ金属酸化物を主成分とし、ＺｎＯ、ＺｒＯ２等を副成分として含むものや、ＳｉＯ２及びアルカリ金属酸化物を主成分とし、上記と同様に、ＺｎＯ、ＺｒＯ２等を副成分として含むガラス等を使用することができる。上記ガラスとしては、例えば、ディオプサイド組成系、コージェライト組成系、スポジュメン組成系等の結晶化ガラスを使用してもよい。また、結晶化ガラスについては、結晶化させることにより高い強度を得ることができるので、ガラス粉末を単体で使用する場合もある。
　上述のように、上記２つの実施態様に係る積層焼結セラミック配線基板においては、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体として低抵抗導体を選び、且つ当該低抵抗導体の融点未満の温度において焼成することができるセラミックを使用する。これにより、これらの実施態様に係る積層焼結セラミック配線基板においては、前記微細面内導体の延在方向に垂直な台形状の断面の下底の長さ（ｃ）が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備えるにもかかわらず、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができる。
　更に、これらの実施態様に係る積層焼結セラミック配線基板においては、当該基板の基材を構成するセラミックを低抵抗導体の融点未満の温度において焼成することができるので、当該セラミックを含んでなる誘電体層からなる基材を焼成する際に当該金属が融解して導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
　ところで、前述のように、本発明のもう１つの目的は、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板を使用することにより、高速化、小型化、及び低背化（薄型化）された信頼性の高い半導体パッケージを提供することである。
　上記もう１つの目的は、前述のような本発明の幾つかの実施態様及びその他の実施態様に係る積層焼結セラミック配線基板を介して、半導体素子とパッケージ基板とが電気的に接続されてなる半導体パッケージによって達成される。そこで、前述のような本発明の幾つかの実施態様に係る積層焼結セラミック配線基板を中間基板として使用する半導体パッケージとしての幾つかの実施態様につき、以下に列挙する。但し、前述のような本発明の幾つかの実施態様に係る積層焼結セラミック配線基板についての説明は、これまでの説明において既に述べたので、半導体パッケージとしての実施態様についての以下の説明においては、前述のような本発明の幾つかの実施態様に係る積層焼結セラミック配線基板についての説明を割愛する場合がある。
　即ち、本発明の第７の実施態様は、
　半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
　前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
　前記中間基板が、
　セラミックを含んでなる複数の誘電体層からなる基材と、
　２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
　２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
　前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
　前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
　前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
　前記面内導体の少なくとも一部が、延在方向に垂直な断面の形状が、上底及び下底が前記主面に平行な台形であり、当該台形の下底の長さ（ｃ）が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が１５μｍ以下である、微細面内配線として構成されており、
　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）及び前記間隔（ｂ）が下式（１）の関係を満たし、
Figure JPOXMLDOC01-appb-M000014
　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が下式（２）の関係を満たす、
Figure JPOXMLDOC01-appb-M000015
積層焼結セラミック配線基板である、
半導体パッケージである。
　また、より好ましい実施態様として、本発明の第８の実施態様は、
　本発明の前記第７の実施態様に係る半導体パッケージであって、
　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が下式（３）の関係を満たす、
Figure JPOXMLDOC01-appb-M000016
半導体パッケージである。
　更に、本発明の第９の実施態様は、
　本発明の前記第７又は第８の実施態様の何れかに係る半導体パッケージであって、
　前記微細面内配線を構成する面内導体の台形状の断面の下底が、当該面内導体が埋設されている基材を構成する誘電体層と、前記主面に垂直な方向において当該誘電体層と隣接する誘電体層との界面に相当する面内に存在する、
半導体パッケージである。
　本実施態様に係る半導体パッケージに含まれる半導体素子は、特に限定されるものではないが、具体例としては、例えば、集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）等の半導体チップを挙げることができる。尚、本明細書においては、集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）等の半導体チップを「半導体ＩＣチップ」と総称する。
　かかる半導体ＩＣチップは、冒頭で述べたように、電子機器等の高性能化及び小型化の流れを受け、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。従って、かかる半導体ＩＣチップを含む半導体パッケージにおける中間基板として、本発明に係る積層焼結セラミック配線基板を使用することが非常に望ましい。
　従って、本発明の第１０の実施態様は、
　本発明の前記第７乃至第９の実施態様の何れかに係る半導体パッケージであって、
　前記半導体素子が半導体ＩＣチップである、
半導体パッケージである。
　また、パッケージ基板の基材としては、ガラスエポキシ等の樹脂が使用されるのが一般的である。
　従って、本発明の第１１の実施態様は、
　本発明の前記第７乃至第１０の実施態様の何れかに係る半導体パッケージであって、
　前記パッケージ基板の基材が樹脂を含んでなる、
半導体パッケージである。
　更に、上記実施態様に係る積層焼結セラミック配線基板を中間基板として使用する半導体パッケージにおいては、当該中間基板が、上述のように高度に微細化された内層配線（微細面内配線）を備える。従って、例えば当該中間基板を使用する半導体パッケージにおける抵抗損失の低減という観点からは、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体の電気抵抗を可能な限り小さくして、配線抵抗を低くすることが望ましい。従って、上述の導体パターンの主成分としては、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を使用することが望ましい。
　従って、本発明の第１２の実施態様は、
　本発明の前記第７乃至第１１の実施態様の何れかに係る半導体パッケージであって、
　前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
半導体パッケージである。
　ところで、上記のように配線抵抗を低減することを目的として使用される金、銀、銅、及びこれらの金属を含む合金等の低抵抗導体は、他の金属と比較して、相対的に低い融点を有する。このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を当該金属の融点以上の温度において焼成すると、当該金属が融解し、導体パターンの所望の形状を維持することが困難となる虞がある。従って、かかる低抵抗導体を前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体において使用する場合、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックを使用することが望ましい。
　尚、上記のように、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックとしては、ＬＴＣＣを使用することが望ましい。ＬＴＣＣを使用することにより、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を前記導体として使用することができる。これにより、前記微細面内導体の延在方向に垂直な台形状の断面の下底の長さ（ｃ）が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板においても、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができるのみならず、このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を焼成する際に、当該金属が融解して、導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
　具体的には、本発明の第１３の実施態様は、
　本発明の前記第１２の実施態様に係る半導体パッケージであって、
　前記導体が銅を含んでなり、
　前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。
　また、本発明の第１４の実施態様は、
　本発明の前記第１２の実施態様に係る半導体パッケージであって、
　前記導体が銀を含んでなり、
　前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。
　上述のように、上記２つの実施態様に係る半導体パッケージにおいては、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体として低抵抗導体を選び、且つ当該低抵抗導体の融点未満の温度において焼成することができるセラミックを使用する。これにより、これらの実施態様に係る半導体パッケージにおいては、中間基板として使用される積層焼結セラミック配線基板が、前記微細面内導体の延在方向に垂直な台形状の断面の下底の長さ（ｃ）が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備えるにもかかわらず、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができる。
　更に、これらの実施態様に係る半導体パッケージにおいては、積層焼結セラミック配線基板の基材を構成するセラミックを低抵抗導体の融点未満の温度において焼成することができるので、当該セラミックを含んでなる誘電体層からなる基材を焼成する際に当該金属が融解して導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
　以下、本発明の幾つかの実施態様に係る積層焼結セラミック配線基板の構成や特性等につき、添付図面等を参照しつつ説明する。但し、以下に述べる説明はあくまでも例示を目的とするものであり、本発明の範囲が以下の説明に限定されるものと解釈されるべきではない。
（１）評価用サンプル基板の作成
　前述のように、図２は、本発明の幾つかの実施態様に係る積層焼結セラミック配線基板における内層配線のオープン不良及びショート不良の発生率と微細面内配線の構成との関係を調べるための評価用サンプル基板の構成を模式的に表す模式図である。本実施例に係る評価用サンプル基板は、前述のゲルキャスト法によって作成した。
　図２に示すように、上記評価用サンプル基板においては、一方の主面に設けられた表面パッド（表面電極）と、基板内部に設けられた４層の配線層（内層配線）を有する。即ち、個々の評価用サンプル基板は、図２に示す表面パッド、第１配線層、第２配線層、第３配線層、及び第４配線層が上から順に積層された構成を有する。
　尚、図２においては８列×５行のビア（貫通導体）と、それらのビアのうち幾つかを相互に接続する配線（面内導体）とが描かれているが、実際には同様のパターンを１０行繰り返して配置した。即ち、実際の評価用サンプル基板においては、８０個のビアを配置した。従って、実際の評価用サンプル基板においては、端子Ｐ１とＰ２とが４０個のビアを含む内層配線によって結線されており、同様に、端子Ｎ１とＮ２とが４０個のビアを含む内層配線によって結線されている。
　図２における第１配線層の平面図に隣接して示したＣ－Ｃ断面図は、図２における表面パッドの平面図に示した破線Ｃ－Ｃを含む当該評価用サンプル基板の主面に垂直な平面による断面図である。Ｃ－Ｃ断面図に示すように、評価用サンプル基板の中央部（図２における第１配線層の平面図の破線で囲まれている部分）の内層配線（第１配線層及び第２配線層）においては、それぞれの配線層の面内において面内導体が互いに近接して配置されている。
　上記のように、評価用サンプル基板の中央部においては、第１配線層及び第２配線層のそれぞれの面内において隣り合う面内導体が配置されている。従って、評価用サンプル基板の中央部は、前述の微細面内配線に対応する面内導体を含む領域であると言うことができる。即ち、当該領域に含まれる面内導体の延在方向に垂直な断面の形状は、上底及び下底が当該評価用サンプル基板の主面に平行な台形である。また、図１に示すように、当該台形の高さ、下底の長さ、上底の長さ、及び同じ配線層内で隣り合う面内導体の断面の下底の間隔を、それぞれａ、ｃ、ｄ、及びｂによって表す。
　また、図２における第３配線層の平面図に隣接して示したＢ－Ｂ断面図は、図２における表面パッドの平面図に示した破線Ｂ－Ｂを含む当該評価用サンプル基板の主面に垂直な平面による断面図である。破線Ｂ－Ｂは、図２において向かって右端に位置するビアの列から４つめのビアの列に沿った直線である。図２に示すように、評価用サンプル基板のＢ－Ｂ断面図においては、第１配線層、第２配線層、及び第３配線層を貫通する貫通導体としてのビアが５本配置されているが、上述のように、実際の評価用サンプル基板においては、当該ビアは１０本配置されている。
　更に、図２における第４配線層の平面図に隣接して示したＡ－Ａ断面図は、図２における表面パッドの平面図に示した破線Ａ－Ａを含む当該評価用サンプル基板の主面に垂直な平面による断面図である。破線Ａ－Ａは、図２において向かって上端に位置するビアの行から２つめのビアの行に沿った直線である。図２に示すように、評価用サンプル基板のＡ－Ａ断面図においては、第１配線層乃至第３配線層を貫通する貫通導体としてのビアが４本、第１配線層乃至第４配線層を貫通する貫通導体としてのビアが４本、それぞれ配置されている。
　上記設計通りの配線が良好に形成されている場合は、端子Ｐ１と端子Ｐ２との間、及び端子Ｎ１と端子Ｎ２との間は、それぞれ導通が確保され、一方、端子Ｐ１と端子Ｎ１との間、及び端子Ｐ２と端子Ｎ２との間は、それぞれ絶縁状態になる筈である。そこで、本実施例においては、以下の表１に示すように、評価用サンプル基板の基材として種々のセラミックを採用し、また、それぞれの基材において、配線に含まれる導体として、銀（Ａｇ）及び銅（Ｃｕ）を採用した。また、これら種々の基材と導体との組み合わせにおいて、評価用サンプル基板の中央部に配置される面内導体の延在方向に垂直な台形状の断面の高さ（ａ）、下底の長さ（ｃ）及び上底の長さ（ｄ）、並びに基板の主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）を種々に変更して、上述のオープン不良率及びショート不良率の評価を行った。
Figure JPOXMLDOC01-appb-T000017
（２）評価用サンプル基板のオープン不良率及びショート不良率
　評価用サンプル基板のオープン不良率の測定においては、個々の評価用サンプル基板において、端子Ｐ１と端子Ｐ２との間、及び端子Ｎ１と端子Ｎ２との間の導通状態を検査し、いずれかが導通しないものはオープン不良とした。また、評価用サンプル基板のショート不良率の測定においては、個々の評価用サンプル基板において、端子Ｐ１と端子Ｎ１との間、端子Ｐ２と端子Ｎ２との間の絶縁状態を検査し、いずれかが絶縁不良のものはショート不良とした。上記導通状態及び絶縁状態の検査は、例えば、検査対象となる端子間に所定の電圧を印加し、当該端子間における電流の検出の有無を調べることにより行うことができる。
　尚、オープン不良率及びショート不良率の評価に当たっては、表１に示す基材及び導体の材質の組み合わせ（実験例１乃至３）のそれぞれについて、面内導体の延在方向に垂直な台形状の断面の高さ（ａ）、下底の長さ（ｃ）及び上底の長さ（ｄ）、並びに隣り合う面内導体の台形状の断面の下底の間隔（ｂ）の異なる組み合わせ毎に、１００個の評価用サンプル基板を作成した。これらの評価用サンプル基板の導通状態及び絶縁状態を検査し、オープン不良及びショート不良が発生した評価用サンプル基板の評価用サンプル基板の全数（１００個）に対する比率をそれぞれオープン不良率及びショート不良率として求めた。オープン不良率及びショート不良率の評価基準としては、それぞれの不良率が１％以下である場合は「良（○）」、１％を超え且つ５％以下である場合は「可（△）」、そして５％を超える場合は「不可（×）」とした。
（３）評価用サンプル基板の高温高湿信頼性
　評価用サンプル基板の高温高湿信頼性の評価においては、８５±２℃の温度及び８０～９０％の湿度を有する環境に５００時間に亘って個々の評価用サンプル基板を暴露した後の端子Ｐ１と端子Ｎ１との間、端子Ｐ２と端子Ｎ２との間の絶縁状態を検査し、これらの端子間の絶縁抵抗が１ＧΩ（１０９Ω）以上あるか否かを調べた。上記絶縁抵抗の測定は、例えば、検査対象となる端子間に所定の電圧を印加し、当該端子間における電流の検出の有無を調べることにより行うことができる。
　尚、高温高湿信頼性の評価に当たっては、表１に示す基材及び導体の材質の組み合わせ（実験例１乃至３）のそれぞれについて、面内導体の延在方向に垂直な台形状の断面の高さ（ａ）、下底の長さ（ｃ）及び上底の長さ（ｄ）、並びに隣り合う面内導体の台形状の断面の下底の間隔（ｂ）の異なる組み合わせ毎に、５個の評価用サンプル基板を作成した。これらの評価用サンプル基板を上記条件における環境下に暴露した後の上記端子間の絶縁抵抗を測定し、１ＧΩ未満の絶縁抵抗を呈する評価用サンプル基板が５個のうちゼロ（０）個である場合は「良（○）」、５個のうち１個又は２個である場合は「可（△）」、そして５個のうち３個以上である場合は「不可（×）」とした。
（４）各種評価項目の評価結果
　以上のようにして得られた実験例１乃至３に係る評価用サンプル基板のそれぞれについてのオープン不良率及びショート不良率、並びに高温高湿信頼性についての評価結果を、以下の表２乃至４に列挙する。
Figure JPOXMLDOC01-appb-T000018
Figure JPOXMLDOC01-appb-T000019
Figure JPOXMLDOC01-appb-T000020
　上記表２乃至４に示すデータからも明らかであるように、本実験例に係る各種評価用サンプル基板の中央部（前述の微細面内配線に対応する面内導体を含む領域に相当）においては、第１配線層及び第２配線層のそれぞれの面内で延在する面内導体の幅（当該面内導体の延在方向に垂直な台形状の断面の下底の長さ）（ｃ）及び第１配線層及び第２配線層のそれぞれの面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）がそれぞれ１５μｍ以下、より好ましくは１０μｍ以下という、高度に微細化された内層配線（前述の微細面内配線に相当）が配設されている。
　上記表２乃至４に示す評価結果からも明らかであるように、上記のように高度に微細化された内層配線が配設された各種評価用サンプル基板においても、かかる微細な面内配線を構成する面内導体の台形状の断面の高さ（ａ）、下底の長さ（ｃ）及び上底の長さ（ｄ）、並びに基板の主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が特定の関係を満たすように構成することにより、オープン不良率及び高温高湿信頼性の低下を顕著に低減することができる。
　ここで、上記評価結果につき、図３に示すグラフを参照しながら改めて説明する。図３は、前述のように、微細面内配線を構成する面内導体の台形状の断面における、高さ（ａ）の間隔（ｂ）に対する比（ａ／ｂ）（横軸）と、上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）（縦軸）との組み合わせと、配線基板としての各種不良の発生状況との関係を示すグラフである。尚、図３に示すグラフにおいて、配線基板としての各種不良の発生状況は、グラフ中のプロットの記号によって表されている。具体的には、各種不良の発生が極めて少ない極めて良好な評価結果が得られた評価用サンプル基板に対応するプロットは丸印（○）、各種不良の発生が許容可能な程度である良好な評価結果が得られた評価用サンプル基板に対応するプロットは三角印（△）、そして各種不良の発生が許容可能な程度を超えており、不良な評価結果が得られた評価用サンプル基板に対応するプロットはバツ印（×）で表されている。
　図３に示すグラフからも明らかであるように、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）が、－３／１０×（ａ／ｂ）＋０．７５以上、より好ましくは－１／２×（ａ／ｂ）＋０．９３以上であり、且つ－１１／２０×（ａ／ｂ）＋１．２０以下、より好ましくは－１／２×（ａ／ｂ）＋１．１０以下である場合に、オープン不良率及び高温高湿信頼性の低下を顕著に低減することができた。
　一方、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）が－３／１０×（ａ／ｂ）＋０．７５未満である場合（図３に示すグラフにおける領域「Ｌ」に対応）はオープン不良が多発した。これは、前述のように、例えば、評価用サンプル基板の製造時に導体パターンの剥がれや欠落が発生し、オープン不良（導通不良）に繋がったものと考えられる。
　逆に、前記微細面内配線を構成する面内導体の台形状の断面の上底の長さ（ｄ）の下底の長さ（ｃ）に対する比（ｄ／ｃ）が－１１／２０×（ａ／ｂ）＋１．２０を超える場合（図３に示すグラフにおける領域「Ｕ」に対応）はオープン不良や高温高湿信頼性の低下が多発した。これは、前述のように、例えば、評価用サンプル基板の製造時に（特に、隣り合う導体パターンの間における）導体パターンの側面と保護基材やグリーンシートの表面とによって形成される角の部分へのペーストの充填性が悪く、当該部分に空隙が発生し易くなるので、微細面内配線が断線したり、高温高湿環境への暴露時等に当該空隙に水分が入り込み、高温高湿環境への暴露後の絶縁抵抗を低下（高温高湿信頼性を低下）させたりしたものと考えられる。
　以上より、上記実験例において説明した各種実施態様を含む本発明に係る積層焼結セラミック配線基板においては、ファインライン化された面内導体を含むにもかかわらず、上記のようにファインライン化された面内導体の断面形状を台形とし、且つ当該台形状の断面の高さ（ａ）、下底の長さ（ｃ）及び上底の長さ（ｄ）、並びに基板の主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が特定の関係を満たすように構成することにより、配線のオープン（断線）が多発したり、高温高湿環境での信頼性が低下したりする等の問題を抑制することができる。即ち、本発明によれば、微細な配線層を有するにもかかわらず、低いオープン不良率及びショート不良率を有し、且つ高い高温高湿信頼性を有する、積層セラミック配線基板を提供することができる。また、かかる配線基板を使用することにより、高速化、小型化、及び低背化（薄型化）された信頼性の高い半導体パッケージを提供することができる。
　以上、本発明を説明することを目的として、特定の構成有する幾つかの実施態様について説明してきたが、本発明の範囲は、これらの例示的な実施態様に限定されるものではなく、特許請求の範囲及び明細書に記載された事項の範囲内で、適宜修正を加えることができることは言うまでも無い。

Claims (14)

  1. 　セラミックを含んでなる複数の誘電体層からなる基材と、
    　２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
    　２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
    　前記基材中に埋設され、且つ導体を含んでなる内層配線と、
    を備える積層焼結セラミック配線基板であって、
    　前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
    　前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
    　前記面内導体の少なくとも一部が、延在方向に垂直な断面の形状が、上底及び下底が前記主面に平行な台形であり、当該台形の下底の長さ（ｃ）が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が１５μｍ以下である、微細面内配線として構成されており、
    　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）及び前記間隔（ｂ）が下式（１）の関係を満たし、
    Figure JPOXMLDOC01-appb-M000001
     　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が下式（２）の関係を満たす、
    Figure JPOXMLDOC01-appb-M000002
     積層焼結セラミック配線基板。
  2. 　請求項１に記載の積層焼結セラミック配線基板であって、
    　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が下式（３）の関係を満たす、
    Figure JPOXMLDOC01-appb-M000003
     積層焼結セラミック配線基板。
  3. 　請求項１又は２の何れか１項に記載の積層焼結セラミック配線基板であって、
    　前記微細面内配線を構成する面内導体の台形状の断面の下底が、当該面内導体が埋設されている基材を構成する誘電体層と、前記主面に垂直な方向において当該誘電体層と隣接する誘電体層との界面に相当する面内に存在する、
    積層焼結セラミック配線基板。
  4. 　請求項１乃至３の何れか１項に記載の積層焼結セラミック配線基板であって、
    　前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
    積層焼結セラミック配線基板。
  5. 　請求項４に記載の積層焼結セラミック配線基板であって、
    　前記導体が銅を含んでなり、
    　前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
    配線基板。
  6. 　請求項４に記載の積層焼結セラミック配線基板であって、
    　前記導体が銀を含んでなり、
    　前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
    積層焼結セラミック配線基板。
  7. 　半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
    　前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
    　前記中間基板が、
    　セラミックを含んでなる複数の誘電体層からなる基材と、
    　２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
    　２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
    　前記基材中に埋設され、且つ導体を含んでなる内層配線と、
    を備える積層焼結セラミック配線基板であって、
    　前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
    　前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
    　前記面内導体の少なくとも一部が、延在方向に垂直な断面の形状が、上底及び下底が前記主面に平行な台形であり、当該台形の下底の長さ（ｃ）が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の台形状の断面の下底の間隔（ｂ）が１５μｍ以下である、微細面内配線として構成されており、
    　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）及び前記間隔（ｂ）が下式（１）の関係を満たし、
    Figure JPOXMLDOC01-appb-M000004
     　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が下式（２）の関係を満たす、
    Figure JPOXMLDOC01-appb-M000005
     積層焼結セラミック配線基板である、
    半導体パッケージ。
  8. 　請求項７に記載の半導体パッケージであって、
    　前記微細面内配線を構成する面内導体の台形状の断面の高さ（ａ）、前記間隔（ｂ）、前記下底の長さ（ｃ）及び上底の長さ（ｄ）が下式（３）の関係を満たす、
    Figure JPOXMLDOC01-appb-M000006
     半導体パッケージ。
  9. 　請求項７又は８の何れか１項に記載の半導体パッケージであって、
    　前記微細面内配線を構成する面内導体の台形状の断面の下底が、当該面内導体が埋設されている基材を構成する誘電体層と、前記主面に垂直な方向において当該誘電体層と隣接する誘電体層との界面に相当する面内に存在する、
    半導体パッケージ。
  10. 　請求項７乃至９の何れか１項に記載の半導体パッケージであって、
    　前記半導体素子が半導体ＩＣチップである、
    半導体パッケージ。
  11. 　請求項７乃至１０の何れか１項に記載の半導体パッケージであって、
    　前記パッケージ基板の基材が樹脂を含んでなる、
    半導体パッケージ。
  12. 　請求項７乃至１１の何れか１項に記載の半導体パッケージであって、
    　前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
    半導体パッケージ。
  13. 　請求項１２に記載の半導体パッケージであって、
    　前記導体が銅を含んでなり、
    　前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
    半導体パッケージ。
  14. 　請求項１２に記載の半導体パッケージであって、
    　前記導体が銀を含んでなり、
    　前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
    半導体パッケージ。
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