CN108389889A - 一种FinFET器件结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种FinFET器件结构，包括衬底、鳍结构、隔离层、栅介质、栅电极，所述鳍结构的水平截面为多边形，且该多边形中含有相对的两个直角，两个直角的连线为其角平分线，所述鳍结构在不同高度上的水平截面均相同；所述栅介质覆盖在鳍结构表面及侧面上形成上表面沟道和侧面沟道，所述上表面沟道的中心为鳍结构上表面中两个直角的角平分线，且上表面晶面为(100)，上表面沟道方向的晶向为<110>，所述侧面沟道位于鳍结构水平沟道两端的垂直侧面上，所述侧面晶面为(100)，侧面沟道方向的晶向为<100>。本发明提供的一种FinFET器件结构，可进一步改善FinFET器件的短沟道效应，提升驱动电流；同时在保证最大驱动电流的前提下，可有效降低版图设计难度。

Description

一种FinFET器件结构及其制作方法
技术领域
本发明涉及半导体器件及其工艺领域，具体涉及一种FinFET器件结构及其制作方法。
背景技术
随着MOS器件尺寸不断缩减，平面MOS器件的栅极对沟道控制能力逐渐减弱，短沟道效应不断增强，导致器件关态漏电流增加，亚阈值特性退化等问题。通过采用FinFET三维结构，增加侧面的栅控沟道，可有效改善短沟道效应,提高驱动电流。
对于常规的半导体硅晶圆(包括体硅晶圆和SOI晶圆)，其制造器件的表面一般为(100)面，槽口notch对应晶向一般为<110>晶向。当FinFET器件的Fin为水平或垂直放置时(notch位于晶圆底部)，Fin侧面为(110)晶面，此时PMOS器件侧面沟道具有最高的空穴迁移率，NMOS器件侧面沟道的电子迁移率最低；当FinFET器件的Fin位置与水平或垂直方向成45度角时，Fin侧面为(100)晶面，此时NMOS器件侧面沟道具有最高的电子迁移率，PMOS器件侧面沟道的空穴迁移率最低。
为获得较大的驱动电流以提升电路性能，通常PMOS FinFET器件为水平或垂直放置，NMOS FinFET器件相对水平或垂直方向成45度角放置。这种摆放方式会增加版图设计难度和芯片面积。
发明内容
为了解决上述问题，本发明提供一种FinFET器件结构及其制作方法，可进一步改善FinFET器件的短沟道效应，提升驱动电流；同时在保证最大驱动电流的前提下，NMOSFinFET器件可以水平或垂直放置，有效降低版图设计难度。
为了实现上述目的，本发明采用如下技术方案：
一种FinFET器件结构，包括衬底、鳍结构、隔离层、栅介质、栅电极、源电极和漏电极，所述源电极和漏电极分别位于栅电极的两侧，且源电极到漏电极的方向为沟道方向；所述鳍结构的水平截面为多边形，且该多边形中含有相对的两个直角，两个直角的连线为其角平分线，所述鳍结构在不同高度上的水平截面均相同；所述栅介质覆盖在鳍结构表面及侧面上形成上表面沟道和侧面沟道，所述上表面沟道的中心为鳍结构上表面中两个直角的角平分线，且上表面晶面为(100)晶面，上表面沟道方向的晶向为<110>，所述侧面沟道位于鳍结构水平沟道两端的垂直侧面上，所述侧面晶面为(100)晶面，侧面沟道方向的晶向为<100>。
进一步地，所述FinFET器件为NMOS FinFET器件。
进一步地，所述鳍结构的水平截面为菱形或六边形。
进一步地，所述侧面沟道方向与水平方向成45度夹角，其中，定义晶圆槽口处的切线方向为水平方向。
进一步地，所述上表面沟道方向与水平方向成90度夹角，其中，定义晶圆槽口处的切线方向为水平方向。。
进一步地，所述侧面沟道位于所述鳍结构中相互垂直的两个相邻侧壁上，且位于相互垂直侧壁上的侧面沟道面积相同。
一种制作FinFET器件结构的方法，包括以下步骤：
S01：提供半导体衬底；
S02：在半导体衬底上制作鳍结构，所述鳍结构的水平截面为多边形，且该多边形中含有相对的两个直角，两个直角的连线为其角平分线，所述鳍结构在不同高度上的水平截面均相同；
S03：在上述鳍结构上依次覆盖栅介质和栅电极，形成上表面沟道和侧面沟道，其中，所述上表面沟道的中心为鳍结构上表面中两个直角的角平分线，上表面为(100)晶面，上表面沟道方向的晶向为<110>，所述侧面沟道位于鳍结构水平沟道两端的垂直侧面上，所述侧面为(100)晶面，侧面沟道方向的晶向为<100>；
S04：形成侧墙、源电极和漏电极。
进一步地，所述步骤S03中在覆盖栅介质和栅电极之前，对侧面沟道中的拐角处进行圆角化处理。
进一步地，所述侧面沟道拐角处为直角。
进一步地，当半导体衬底为体硅晶圆时，需要在两个鳍结构之间形成隔离层。
本发明的有益效果为：本发明中侧面沟道与水平方向成45度角，对应晶面/晶向为(100)/<100>，上表面沟道与水平方向成90度角，对应的晶面/晶向为(100)/<110>。对于NMOS FinFET器件，该侧面和上表面对应的晶面/晶向分别具有最大的电子迁移率，可有效提高器件的驱动电流。其中，侧面沟道电子迁移率提升为原来(水平或垂直方向放置的常规FinFET)的2倍左右，有效沟道长度增加为原来的倍，总体的侧面沟道驱动电流约增加40％。上表面沟道电子迁移率和沟道长度与原来一致。同时在电路设计中，NMOS FinFET器件的摆放可与PMOS FinFET器件平行或垂直，降低版图设计时的难度。Fin侧面沟道拐角处的圆角化处理可防止侧面电介质薄膜的击穿电压过低。在保证电介质薄膜可靠性的前提下，拐角处的栅极能提供更强的电场，进一步增强对侧面沟道的控制能力，改善短沟道效应，提高驱动电流。
附图说明
图1-4为本发明制备一种FinFET器件结构的流程图；
图5为鳍结构截面为六边形时对应FinFET器件的俯视图；
图6为鳍结构截面为菱形时对应FinFET器件的俯视图。
100半导体衬底，101鳍结构，102隔离层，103栅介质，104栅电极。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。
本发明提供的一种FinFET器件结构的制作方法，其中，FinFET器件结构一般为NMOS FinFET器件，对于PMOS FinFET器件，本发明的结构及制作方法也可试用。以下以NMOSFinFET器件为例进行说明：具体包括如下步骤：
S01：如附图1所示，提供半导体衬底。其中100为p型掺杂的衬底，其制造器件的表面为(100)面，槽口notch对应晶向为<110>晶向。在附图1中槽口notch为衬底表面的三角标注。
其中，半导体衬底可以为体硅晶圆和SOI晶圆，其制造器件的表面均为(100)面，对于SOI晶圆，绝缘埋层二氧化硅的典型厚度为15～250nm，顶层硅的典型厚度为10～200nm。p型掺杂的衬底可以为低阻，高阻或者trap rich。
S02：如附图2所示，在半导体衬底上制作鳍结构101，鳍结构的水平截面为多边形，且该多边形中含有相对的两个直角，两个直角的连线为其角平分线，鳍结构在不同高度上的水平截面均相同；其中，鳍结构上表面中两个直角的连线用于形成上表面沟道。在本发明中，源电极和漏电极位于上述直角连线的两侧，且源电极到漏电极的方向为上表面沟道和侧面沟道对应的沟道方向。
其中，在本步骤之后，形成隔离层102。对于体硅晶圆，该隔离层102用于两个鳍结构之间的电学隔离。对于SOI晶圆，该隔离层工艺步骤可以省略。附图中以体硅晶圆为例进行图示。
Fin结构的水平横截面可以为菱形，六边形或者其他形状。其基本特征为鳍结构的水平截面为多边形，且该多边形中含有相对的两个直角，两个直角的连线为其角平分线，鳍结构在不同高度上的水平截面均相同；其中，鳍结构上表面中两个直角的连线用于形成上表面沟道。也就是说侧面沟道方向与水平或垂直方向成45度角，上表面沟道方向为垂直方向。因此其侧面沟道方向对应的晶面/晶向为(100)/<100>，上表面沟道方向对应的晶面/晶向为(100)/<110>。对于NMOS FinFET器件，该侧面沟道和上表面沟道方向对应的晶面/晶向分别具有最大的电子迁移率，可有效提高器件的驱动电流。同时在电路设计中，NMOSFinFET器件的摆放可与PMOS FinFET器件平行或垂直，降低版图设计时的难度。
S03：在上述鳍结构上依次覆盖栅介质103和栅电极104，形成上表面沟道和侧面沟道，其中，上表面沟道的中心为鳍结构上表面中两个直角的角平分线，上表面沟道方向的晶向为<110>，侧面沟道位于鳍结构水平沟道两端的垂直侧面上，侧面沟道方向的晶向为<100>。
并且，如附图3所示，因为本发明中侧面沟道中含有直角拐角，需进行侧面沟道拐角处的圆角化处理。该圆角化处理用于适当降低侧面电介质薄膜上的电场，防止击穿电压过低。另一方面，在保证电介质薄膜可靠性的前提下，沟道拐角处的栅极能提供更强的电场，进一步增强对侧面沟道的控制能力，改善短沟道效应，提高驱动电流。
如附图4所示，形成栅介质103和栅电极104，覆盖侧面沟道和上表面沟道，其中栅介质由二氧化硅、氮化硅、二氧化铪等高介电常数材料中的一种或几种形成。栅电极由多晶硅或金属材料形成。本发明中，栅介质和栅电极所覆盖的鳍结构上表面形成上表面沟道，上表面沟道的中心线为鳍结构上表面中两个相对直角的对角线，即角平分线。因为本发明中侧壁均为垂直于上表面的侧壁，因此，多边形柱体中对应于水平截面上相互垂直的两条边所形成的侧壁也是相互垂直的，本发明中的侧面沟道正好位于这两个相互垂直的侧壁上，并且与上表面沟道一起形成完整的沟道。本发明中定义晶圆在槽口处的切线方向为水平方向，则位于侧壁上的侧面沟道与水平或垂直方向的夹角为45度角，如附图5所示。对应晶面/晶向为(100)/<100>，上表面沟道为垂直方向(也可为水平方向)，对应的晶面/晶向为(100)/<110>。对于NMOS FinFET器件，该侧面和上表面对应的晶面/晶向分别具有最大的电子迁移率，可有效提高器件的驱动电流。其中，侧面沟道电子迁移率提升为原来(水平或垂直方向放置的常规FinFET)的2倍左右，有效沟道长度增加为原来的倍，总体的侧面沟道驱动电流约增加40％。上表面沟道电子迁移率和沟道长度与原来一致。同时在电路设计中，NMOS FinFET器件的摆放可与PMOS FinFET器件平行或垂直，降低版图设计时的难度。
S04：如附图5所示，形成侧墙、源电极和漏电极。最后采用常规工艺步骤形成侧墙、源电极和漏电极。其中侧墙由二氧化硅、氮化硅等绝缘材料形成。源漏采用离子注入进行掺杂。对于NMOS器件，掺杂类型为n型，包括磷，砷等一种或多种掺杂的组合；对于PMOS器件，掺杂类型为p型，包括硼，二氟化硼等一种或多种掺杂的组合。离子注入后采用退火工艺激活源漏掺杂。
按照上述方法制备出来的FinFET器件结构，包括衬底100、鳍结构101、隔离层102、栅介质103、栅电极104、源电极和漏电极，源电极和漏电极分别位于栅电极的两侧，且源电极到漏电极的方向为沟道方向；本发明中定义晶圆在槽口处的切线方向为水平方向，则位于侧壁上的侧面沟道与水平或垂直方向的夹角为45度角，如附图5所示。鳍结构的水平截面为多边形，且该多边形中含有相对的两个直角，两个直角的连线为其角平分线，鳍结构在不同高度上的水平截面均相同；栅介质覆盖在鳍结构表面及侧面上形成上表面沟道和侧面沟道，上表面沟道的中心为鳍结构上表面中两个直角的角平分线，且上表面晶面为(100)，上表面沟道方向的晶向为<110>，侧面沟道位于鳍结构水平沟道两端的垂直侧面上，侧面晶面为(100)晶面，侧面沟道方向的晶向为<100>。
本发明中鳍结构的水平截面图除了附图5所示的六边形之外，还可以是菱形，如附图6所示；或者其他的多边形形状，只要满足有两个相对的直角，且直角的连线为其角平分线，确保侧面沟道与水平方向或者垂直方向呈45度角即可。
本发明中侧面沟道与水平或垂直方向成45度角，对应晶面/晶向为(100)/<100>，上表面沟道为垂直方向(也可为水平方向)，对应的晶面/晶向为(100)/<110>。对于NMOSFinFET器件，该侧面和上表面对应的晶面/晶向分别具有最大的电子迁移率，可有效提高器件的驱动电流。其中，侧面沟道电子迁移率提升为原来(水平或垂直方向放置的常规FinFET)的2倍左右，有效沟道长度增加为原来的倍，总体的侧面沟道驱动电流约增加40％。上表面沟道电子迁移率和沟道长度与原来一致。同时在电路设计中，NMOS FinFET器件的摆放可与PMOS FinFET器件平行或垂直，降低版图设计时的难度。图3中，Fin侧面沟道拐角处的圆角化处理可防止侧面电介质薄膜的击穿电压过低。在保证电介质薄膜可靠性的前提下，拐角处的栅极能提供更强的电场，进一步增强对侧面沟道的控制能力，改善短沟道效应，提高驱动电流。
以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。

Claims (10)

1.一种FinFET器件结构，包括衬底、鳍结构、隔离层、栅介质、栅电极、源电极和漏电极，所述源电极和漏电极分别位于栅电极的两侧，且源电极到漏电极的方向为沟道方向；其特征在于，所述鳍结构的水平截面为多边形，且该多边形中含有相对的两个直角，两个直角的连线为其角平分线，所述鳍结构在不同高度上的水平截面均相同；所述栅介质覆盖在鳍结构表面及侧面上形成上表面沟道和侧面沟道，所述上表面沟道的中心为鳍结构上表面中两个直角的角平分线，且上表面晶面为(100)晶面，上表面沟道方向的晶向为<110>，所述侧面沟道位于鳍结构水平沟道两端的垂直侧面上，所述侧面晶面为(100)晶面，侧面沟道方向的晶向为<100>。
2.根据权利要求1所述的一种FinFET器件结构，其特征在于，所述FinFET器件为NMOSFinFET器件。
3.根据权利要求1所述的一种FinFET器件结构，其特征在于，所述鳍结构的水平截面为菱形或六边形。
4.根据权利要求1所述的一种FinFET器件结构，其特征在于，所述侧面沟道方向与水平方向成45度夹角，其中，定义晶圆槽口处的切线方向为水平方向。
5.根据权利要求1所述的一种FinFET器件结构，其特征在于，所述上表面沟道方向与水平方向成90度夹角，其中，定义晶圆槽口处的切线方向为水平方向。。
6.根据权利要求1-5任一项所述的一种FinFET器件结构，其特征在于，所述侧面沟道位于所述鳍结构中相互垂直的两个相邻侧壁上，且位于相互垂直侧壁上的侧面沟道面积相同。
7.一种制作权利要求1所述的FinFET器件结构的方法，其特征在于，包括以下步骤：
S01：提供半导体衬底；
S02：在半导体衬底上制作鳍结构，所述鳍结构的水平截面为多边形，且该多边形中含有相对的两个直角，两个直角的连线为其角平分线，所述鳍结构在不同高度上的水平截面均相同；
S03：在上述鳍结构上依次覆盖栅介质和栅电极，形成上表面沟道和侧面沟道，其中，所述上表面沟道的中心为鳍结构上表面中两个直角的角平分线，上表面为(100)晶面，上表面沟道方向的晶向为<110>，所述侧面沟道位于鳍结构水平沟道两端的垂直侧面上，所述侧面为(100)晶面，侧面沟道方向的晶向为<100>；
S04：形成侧墙、源电极和漏电极。
8.根据权利要求7所述的一种制作FinFET器件结构的方法，其特征在于，所述步骤S03中在覆盖栅介质和栅电极之前，对侧面沟道中的拐角处进行圆角化处理。
9.根据权利要求7所述的一种制作FinFET器件结构的方法，其特征在于，所述侧面沟道拐角处为直角。
10.根据权利要求7所述的一种制作FinFET器件结构的方法，其特征在于，当半导体衬底为体硅晶圆时，在两个鳍结构之间形成隔离层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111697048A (zh) * 2019-03-13 2020-09-22 北京大学 一种提高FinFET器件抗总剂量辐照性能的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070164344A1 (en) * 2004-08-27 2007-07-19 Young-Sam Park Nonvolatile semiconductor device and method of fabricating the same
US20090194802A1 (en) * 2006-05-17 2009-08-06 Mark Fischer Semiconductor Constructions, and DRAM Arrays
CN103022100A (zh) * 2011-09-27 2013-04-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的结构及其形成方法
CN104701173A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 FinFET器件及其形成方法
CN106158831A (zh) * 2015-03-24 2016-11-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN107481937A (zh) * 2017-08-21 2017-12-15 扬州江新电子有限公司 双角度类梯形截面形状的鳍型场效应晶体管及其评价方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070164344A1 (en) * 2004-08-27 2007-07-19 Young-Sam Park Nonvolatile semiconductor device and method of fabricating the same
US20090194802A1 (en) * 2006-05-17 2009-08-06 Mark Fischer Semiconductor Constructions, and DRAM Arrays
CN103022100A (zh) * 2011-09-27 2013-04-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的结构及其形成方法
CN104701173A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 FinFET器件及其形成方法
CN106158831A (zh) * 2015-03-24 2016-11-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN107481937A (zh) * 2017-08-21 2017-12-15 扬州江新电子有限公司 双角度类梯形截面形状的鳍型场效应晶体管及其评价方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111697048A (zh) * 2019-03-13 2020-09-22 北京大学 一种提高FinFET器件抗总剂量辐照性能的方法

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