CN103545372B - 具有沟槽场板的FinFET - Google Patents

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Abstract

本发明提供了一种集成电路器件，该集成电路器件包括：具有横向紧邻的第一掺杂类型的主体部分和第二掺杂类型的漂移区部分的衬垫层；形成在衬垫层中的沟槽，该沟槽延伸穿过主体部分和漂移区部分的界面；沿着主体部分和漂移区部分的界面形成在沟槽中和衬垫层的顶面上方的栅极；形成在位于栅极的相对侧的沟槽中的氧化物；以及内嵌在位于栅极相对的每一侧的氧化物中的场板。本发明还提供了具有沟槽场板的FinFET。

Description

具有沟槽场板的FinFET
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及集成电路器件及其制造方法。
背景技术
半导体器件用于大量的电子器件中，诸如计算机、移动电话等。半导体器件包括通过在半导体晶圆上方沉积多种类型的材料薄膜并且图案化材料薄膜以形成集成电路在半导体晶圆上方形成的集成电路。集成电路包括场效应晶体管(FET)，诸如金属氧化物半导体(MOS)晶体管。
半导体工艺的一个目标是不断减小尺寸并且提高单个FET的速度。FinFET不仅提高面密度，而且改善沟道的栅极控制。
可以通过一些因素来限制传统的FinFET器件的导通阻抗。例如，这些因素包括沟道密度和漂移区的掺杂浓度。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路器件，包括：衬垫层，具有横向紧邻的第一掺杂类型的主体部分和第二掺杂类型的漂移区部分；沟槽，形成在所述衬垫层中，所述沟槽延伸穿过所述主体部分和所述漂移区部分的界面；栅极，沿着所述主体部分和所述漂移区部分的所述界面形成在所述沟槽中和所述衬垫层的顶面上方；介电材料，形成在所述栅极的相对侧的所述沟槽中；以及场板，内嵌在所述栅极的相对侧中的一侧的所述介电材料中。
在该集成电路器件中，源极至少部分形成在紧邻所述衬垫层的所述主体部分的所述沟槽中。
在该集成电路器件中，所述沟槽的最长边与所述栅极的最长边垂直。
在该集成电路器件中，所述沟槽的最长边与所述主体部分和所述漂移区部分的所述界面垂直。
在该集成电路器件中，形成在所述沟槽中的所述介电材料设置在沟槽侧壁和沟槽底面中的至少一个上。
在该集成电路器件中，形成在所述沟槽中的所述介电材料被设置在栅极侧壁上。
在该集成电路器件中，所述栅极和所述场板均由多晶硅材料形成。
在该集成电路器件中，所述沟槽的深度小于所述栅极的高度。
在该集成电路器件中，所述场板和所述介电材料的顶面共面。
在该集成电路器件中，紧邻所述主体部分的所述沟槽的底面和侧壁以高于所述漂移区部分的掺杂浓度的掺杂浓度来掺杂所述第二掺杂类型。
在该集成电路器件中，位于所述沟槽外部的所述衬垫层的所述漂移区部分限定漂移区。
在该集成电路器件中，所述第一掺杂类型是p型而所述第二掺杂类型是n型。
根据本发明的另一方面，提供了一种集成电路器件，包括：衬底；衬垫层，由所述衬底支撑，所述衬垫层具有横向紧邻的第一掺杂类型的主体部分和第二掺杂类型的漂移区部分；沟槽，形成在所述衬垫层中，所述沟槽延伸穿过所述主体部分和所述漂移区部分的界面；栅极，形成在所述沟槽中和所述衬垫层的顶面的一部分上方，所述栅极沿着所述主体部分和所述漂移区部分的所述界面延伸；介电材料，形成在所述栅极的相对侧的所述沟槽中；以及场板材料，内嵌在所述栅极的源极侧和漏极侧的所述介电材料中，位于所述栅极的所述漏极侧的所述场板材料被配置成用作场板。
在该集成电路器件中，绝缘层和具有所述第一掺杂类型的隐埋层中的一个介于所述衬底和所述衬垫层之间。
在该集成电路器件中，使用所述沟槽至少部分地形成源极。
在该集成电路器件中，所述沟槽的最长边与所述界面和所述栅极的最长边垂直。
在该集成电路器件中，形成在所述沟槽中的所述介电材料被设置在沟槽侧壁、沟槽底面和栅极侧壁上。
根据本发明的又一方面，提供了一种形成鳍式场效应晶体管(FinFET)器件的方法，包括：在具有横向紧接的第一掺杂类型的主体部分和第二掺杂类型的漂移区部分的衬垫层中形成沟槽，所述沟槽延伸穿过所述主体部分和所述漂移区部分的界面；沿着所述主体部分和所述漂移区部分的所述界面在所述沟槽中和所述衬垫层的顶面上方形成栅极；在所述栅极的相对侧的所述沟槽中沉积介电材料；以及将场板内嵌在所述栅极的相对侧中的一侧的所述介电材料中。
该方法进一步包括使用所述沟槽形成源极。
该方法进一步包括：垂直于所述栅极的最长边对所述沟槽的最长边进行定向。
附图说明
为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1是包含沟槽场板的FinFET器件的实施例的代表性部分的透视图；
图2是通常沿着线A-A’截取的图1的FinFET器件的横截面；
图3是通常沿着线B-B’截取的图1的FinFET器件的横截面；以及
图4至图9共同示意性地示出了形成图1的FinFET器件的方法实施例。
除非另有说明，否则不同附图中的相应数字和符号通常指的是对应部件。绘制附图以清楚地示出各个实施例的相关方面，并且没有必要按比例绘制。
具体实施方式
以下详细讨论了本实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅仅是说明性的，并且没有限定本发明的范围。
将关于具体上下文中的实施例，即，FinFET金属氧化物半导体(MOS)，描述本发明。然而，也可以将该概念应用于包括但不限于多栅极场效应晶体管(MuGFET)和纳米线器件的其他集成电路和电子结构。
现在参考图1至图3，示出了FinFET器件10的实施例。如下文更全面地说明的，FinFET器件10提供了减小的沟道和漂移区阻抗以及减小的整体器件的特定导通阻抗。此外，可以使用减少掩模总量的简化工艺来形成FinFET器件10。如图1至图3所示，FinFET器件10通常包括衬垫层(padlayer)12、沟槽14、栅极16、介电材料18和用于形成场板21的场板材料20。
如图1至图3所示，通过衬底22和隐埋层24支撑衬垫层12。在一个实施例中，衬底22由半导体材料形成而隐埋层24是绝缘体、p掺杂隐埋层或者其他合适的材料。在一个实施例中，衬垫层12由n型半导体材料形成或者注入有n型杂质。衬垫层12通常分为横向或者水平紧邻n掺杂漂移区部分28的p掺杂主体部分26。在不同的实施例中可以不同地掺杂主体部分26和漂移区部分28以及FinFET器件10的其他结构。
仍然参考图1至图3，沟槽14通常形成在衬垫层12中。在一个实施例中，沟槽14延伸穿过主体部分26和漂移区部分28的界面30。换句话说，沟槽14部分地形成在主体部分26和漂移区部分28中。在一个实施例中，沟槽14的最长边为图1中沟槽14的水平长度，并且沟槽14的最长表与主体部分26和漂移区部分28的界面30垂直。在一个实施例中，使用掩模和干蚀刻工艺形成沟槽14。
在一个实施例中，栅极16沿主体部分26和漂移区部分28的界面30形成在沟槽14中并且位于衬垫层12的顶面32上方。在一个实施例中，为图1中的沟槽14的水平长度沟槽14的最长边与栅极16的最长边垂直。在一个实施例中，栅极16由多晶硅和/或其他合适的栅极材料形成。如图所示，栅极的垂直高度大于沟槽14的深度。同样地，栅极16在衬垫层12的顶面32上方突出。通过使用三维栅极16(又称为折叠型栅极)，增加了FinFET器件10的沟道密度并且减小了沟道阻抗。
如图1至图3所示，在一个实施例中，邻近栅极16的衬垫层12的主体部分26的薄层34相对于n掺杂的漂移区部分28是重n掺杂。如图2所示，主体部分26的重n掺杂薄层34通常设置在沟槽底面面36下方、在沟槽侧壁38的后面以及在紧邻栅极16的衬垫层12的顶面32下方。在一个实施例中，通过注入工艺形成薄层34。
仍然参考图1至图3，介电材料18形成在位于栅极16的相对侧上的沟槽14中。例如，可以通过沉积或者热氧化工艺形成介电材料18。在一个实施例中，介电材料18包括氧化层。在一个实施例中，如图2所示，在沟槽的侧壁38上、沟槽底面36以及栅极侧壁40上形成介电材料18。在一个实施例中，介电材料18的厚度42在约100埃(100A)和约10微米(10μm)之间。
如图1和图2所示，场板材料20内嵌在位于栅极16的右侧(即，漏极侧)的介电材料中以形成场板21。在一个实施例中，相同的或者类似的场板材料20也内嵌在位于栅极16的左侧的介电材料18中。然而，在左侧/源极侧上不存在场板效应，因此没有场板21。在一个实施例中，场板材料20包括多晶硅和/或具有导电性的其他合适的材料。如图所示，在位于栅极16两侧的分离且不同部分的沟槽14中形成场板材料20。在一个实施例中，如图2所示，场板材料20和介电材料18的顶面共面。通过使用场板21，增加了用于相同的击穿电压的漂移区浓度并且减小了漂移区阻抗。通过减小沟道阻抗和漂移区阻抗，减小了FinFET器件10的整体导通阻抗。
仍然参考图1至图3，在FinFET器件10的一端形成轻p掺杂区44而在另一端形成轻n掺杂区46。轻p掺杂区44用作FinFET器件10的源极48或者用作源极48的一部分。轻n掺杂区46用作FinFET器件10的漏极50。
如图1至图3所示，同一沟槽14用于形成源极48、栅极16和场板21。实际上，沟槽14的大小和形状直接影响源极48的大小和位置。此外，在一个实施例中，沟槽14通常包含或者填充有场板材料20、介电材料18和栅极16的一部分。
现在参考图2和图3，在一个实施例中，沟槽14可以延伸到漏极50以提供流经FinFET器件10的均匀电流52。此外，在一个实施例中，可以通过调节场板21的长度和/或漂移区部分28的长度来改变FinFET器件10的击穿电压。
参考图4至图9，共同示出了形成FinFET器件10的方法实施例。从图4开始，衬垫层12形成在衬底22和隐埋层24上方，此后，采用第一掩模工艺限定有源区，该有源区是图4所示的衬垫层12的区域。换句话说，通过掩模覆盖在图4中示出的区域外部的区域。在限定有源区之后，衬垫层12被氧化并且衬垫层12的主体部分26经受p型注入工艺以将主体部分与n掺杂漂移区部分28区分开。在一个实施例中，衬垫层12由n型半导体材料形成。
接下来，如图5所示，形成沟槽14。在一个实施例中，通过第二掩模和干蚀刻工艺形成沟槽14。然而，在不同实施例中可以不同地形成沟槽14。如图所示，沟槽14穿过界面30并且延伸到主体部分26和漂移区部分28中。此后，如图6所示，实施栅极氧化和多晶硅沉积工艺使得可以形成栅极16。通过第三掩模和蚀刻工艺限定栅极16的大小和尺寸。此外，可以实施干蚀刻或者其他合适的蚀刻工艺以形成栅极16。
参考图7，实施第四掩模并且紧接栅极16的衬垫层12的主体部分26经受注入工艺以生成重n掺杂薄层34和重掺杂n+区46。此后，如图8所示，实施氧化沉积工艺和多晶硅沉积工艺以在整个结构上方沉积氧化物和然后沉积多晶硅(未示出)。一旦已经沉积氧化物和多晶硅，如图8所示，实施第五掩模工艺、多晶硅蚀刻工艺和氧化物蚀刻工艺以限定场板21，该场板内嵌在介电材料18中。
如图9所示，实施第六掩模工艺和p型注入工艺以完成位于栅极16与漏极50相对侧中的一侧的源极48。此后，可以进行第七掩模工艺和金属化。此外，可以实施第八掩模和钝化工艺(未示出)以完成FinFET器件10的形成的实施例。应该理解，为了简洁起见，本文中没有特别详细描述的其他传统的或者公知的半导体处理或者制造步骤可以结合到形成通过图4至图9示意性地共同示出的FinFET器件10的方法中或者形成该方法的一部分。
从上文中，应该理解，FinFET器件10提供减小的沟道和漂移区阻抗以及减小的整体器件的特定导通阻抗。通过使用同一沟槽形成源极、栅极(又称为折叠型栅极)和场板使用减少掩模总量的简化工艺也形成了FinFET器件10。此外，通过调节场板和/或漂移区的长度可以在同一硅上制造若干个均具有不同击穿电压的FinFET器件10。而且，FinFET器件10可以与其他器件集成在同一硅上。
在一个实施例中，集成电路器件包括：衬垫层，具有横向紧邻的第一掺杂类型的主体部分和第二掺杂类型的漂移区部分；沟槽，形成在衬垫层中，该沟槽延伸穿过主体部分和漂移区部分的界面；栅极，沿着主体部分和漂移区部分的界面形成在沟槽中和衬垫层的顶面上方；氧化物，形成在位于栅极的相对侧的沟槽中；以及场板，内嵌在位于栅极相对的每一侧的氧化物中。
在一个实施例中，集成电路器件包括衬底；衬垫层，通过衬底支撑，该衬垫层具有横向紧邻的第一掺杂类型的主体部分和第二掺杂类型的漂移区部分；沟槽，形成在衬垫层中，该沟槽延伸穿过主体部分和漂移区部分的界面；栅极，形成在沟槽中和衬垫层的顶面的一部分上方，栅极沿着主体部分和漂移区部分的界面延伸；氧化物，形成在位于栅极的相对侧的沟槽中；以及场板，内嵌在位于栅极相对的每一侧的氧化物中。
在一个实施例中，提供形成FinFET的方法。方法包括：在具有横向紧邻的第一掺杂类型的主体部分和第二掺杂类型的漂移区部分的衬垫层中形成沟槽；沟槽延伸穿过主体部分和漂移区部分的界面；沿主体部分和漂移区部分的界面在沟槽中和衬垫层的顶面上方形成栅极；在位于栅极的相对侧的沟槽中沉积氧化物；以及将场板内嵌在位于栅极相对的每一侧的氧化物中。
虽然本发明提供了说明性的实施例，但不是为了将该描述理解为限制意义。当参考该描述时，本领域的技术人员应该理解说明性实施例以及其他实施例的各种改进和组合。因此，目的是所附权利要求包括任何修改或实施例。

Claims (20)

1.一种集成电路器件，包括：
衬垫层，具有横向紧邻的第一掺杂类型的主体部分和第二掺杂类型的漂移区部分；
沟槽，形成在所述衬垫层中，所述沟槽延伸穿过所述主体部分和所述漂移区部分的界面；
栅极，沿着所述主体部分和所述漂移区部分的所述界面形成在所述沟槽中和所述衬垫层的顶面上方；
介电材料，形成在所述栅极的相对侧的所述沟槽中；以及
场板，内嵌在所述栅极的相对侧中的一侧的所述介电材料中。
2.根据权利要求1所述的集成电路器件，其中，源极至少部分形成在紧邻所述衬垫层的所述主体部分的所述沟槽中。
3.根据权利要求1所述的集成电路器件，其中，所述沟槽的最长边与所述栅极的最长边垂直。
4.根据权利要求1所述的集成电路器件，其中，所述沟槽的最长边与所述主体部分和所述漂移区部分的所述界面垂直。
5.根据权利要求1所述的集成电路器件，其中，形成在所述沟槽中的所述介电材料设置在沟槽侧壁和沟槽底面中的至少一个上。
6.根据权利要求1所述的集成电路器件，其中，形成在所述沟槽中的所述介电材料被设置在栅极侧壁上。
7.根据权利要求1所述的集成电路器件，其中，所述栅极和所述场板均由多晶硅材料形成。
8.根据权利要求1所述的集成电路器件，其中，所述沟槽的深度小于所述栅极的高度。
9.根据权利要求1所述的集成电路器件，其中，所述场板和所述介电材料的顶面共面。
10.根据权利要求1所述的集成电路器件，其中，紧邻所述主体部分的所述沟槽的底面和侧壁以高于所述漂移区部分的掺杂浓度的掺杂浓度来掺杂所述第二掺杂类型。
11.根据权利要求1所述的集成电路器件，其中，位于所述沟槽外部的所述衬垫层的所述漂移区部分限定漂移区。
12.根据权利要求1所述的集成电路器件，其中，所述第一掺杂类型是p型而所述第二掺杂类型是n型。
13.一种集成电路器件，包括：
衬底；
衬垫层，由所述衬底支撑，所述衬垫层具有横向紧邻的第一掺杂类型的主体部分和第二掺杂类型的漂移区部分；
沟槽，形成在所述衬垫层中，所述沟槽延伸穿过所述主体部分和所述漂移区部分的界面；
栅极，形成在所述沟槽中和所述衬垫层的顶面的一部分上方，所述栅极沿着所述主体部分和所述漂移区部分的所述界面延伸；
介电材料，形成在所述栅极的相对侧的所述沟槽中；以及
场板材料，内嵌在所述栅极的源极侧和漏极侧的所述介电材料中，位于所述栅极的所述漏极侧的所述场板材料被配置成用作场板。
14.根据权利要求13所述的集成电路器件，其中，绝缘层和具有所述第一掺杂类型的隐埋层中的一个介于所述衬底和所述衬垫层之间。
15.根据权利要求13所述的集成电路器件，其中，使用所述沟槽至少部分地形成源极。
16.根据权利要求13所述的集成电路器件，其中，所述沟槽的最长边与所述界面和所述栅极的最长边垂直。
17.根据权利要求13所述的集成电路器件，其中，形成在所述沟槽中的所述介电材料被设置在沟槽侧壁、沟槽底面和栅极侧壁上。
18.一种形成鳍式场效应晶体管(FinFET)器件的方法，包括：
在具有横向紧接的第一掺杂类型的主体部分和第二掺杂类型的漂移区部分的衬垫层中形成沟槽，所述沟槽延伸穿过所述主体部分和所述漂移区部分的界面；
沿着所述主体部分和所述漂移区部分的所述界面在所述沟槽中和所述衬垫层的顶面上方形成栅极；
在所述栅极的相对侧的所述沟槽中沉积介电材料；以及
将场板内嵌在所述栅极的相对侧中的一侧的所述介电材料中。
19.根据权利要求18所述的形成鳍式场效应晶体管器件的方法，进一步包括使用所述沟槽形成源极。
20.根据权利要求18所述的形成鳍式场效应晶体管器件的方法，进一步包括：垂直于所述栅极的最长边对所述沟槽的最长边进行定向。
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