CN104517857A - 包括鳍形场效应晶体管的集成电路器件及其形成方法 - Google Patents

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Abstract

本发明提供了包括鳍形场效应晶体管(finFET)的集成电路器件及其形成方法。该方法可以包括：在基板上形成包括锗的鳍形沟道区；以及在基板上形成邻近沟道区的源/漏区域。该方法还可以包括形成接触沟道区的侧壁和源/漏区域的侧壁的阻挡层，阻挡层可以包括SixGe1-x，并且x可以在约0.05至约0.2的范围内。

Description

包括鳍形场效应晶体管的集成电路器件及其形成方法
技术领域
本公开总地涉及电子领域，更具体地，涉及形成集成电路器件的方法。
背景技术
已经发展了包括纯锗沟道的FinFET(鳍形场效应晶体管)以提高载流子迁移率。然而，由于漏极区中较大的带间隧穿(band-to-band tunneling,BTBT)电流，纯锗沟道会具有比硅沟道更高的泄漏电流。由于锗中的直接带隙小于硅中的直接带隙，所以带间隧穿电流会在锗中比硅中更大。
发明内容
一种形成finFET的方法可以包括：在基板上形成包括锗的鳍形沟道区；以及在基板上形成邻近沟道区的源/漏区域。该方法还可以包括形成接触沟道区的侧壁和源/漏区域的侧壁的阻挡层。阻挡层可以包括SixGe1-x，x的值可以在约0.05至约0.2的范围内。
根据各个实施例，沟道区中的锗浓度可以大于阻挡层中的锗浓度。
在各个实施例中，形成沟道区可以包括形成包括Si1-yGey的沟道区，形成源/漏区域可以包括形成源/漏区域的包括基本上纯锗的部分。y的值可以在约0.8至约1的范围内。根据各个实施例，沟道区中的锗浓度可以大于阻挡层中的锗浓度，并且源/漏区域中的锗浓度可以基本上等于或大于阻挡层中的锗浓度。根据各个实施例，该方法还可以包括形成接触源/漏区域的上表面的接触区，源/漏区域的包括基本上纯锗的部分可以接触接触区。
在各个实施例中，形成沟道区可以包括形成包括Si1-yGey的沟道，形成源/漏区域可以包括形成源/漏区域的包括基本上纯硅的部分。y的值可以在约0.85至约1的范围内。根据各个实施例，沟道区中的锗浓度可以大于阻挡层中的锗浓度。根据各个实施例，该方法还可以包括形成接触源/漏区域的上表面的接触区，源/漏区域的包括基本上纯硅的部分可以接触接触区。
根据各个实施例，形成沟道区和阻挡层可以包括：在基板上形成初始沟道区；在初始沟道区上形成掩模图案；使用掩模图案作为蚀刻掩模蚀刻初始沟道区以形成沟道区；然后使用沟道区作为籽层外延生长阻挡层。
在各个实施例中，形成掩模图案可以包括在初始沟道区上形成第一掩模图案以及在第一掩模图案的相对侧壁上形成间隔物图案。
在各个实施例中，蚀刻初始沟道区可以包括蚀刻初始沟道区直到初始沟道区的被蚀刻部分的深度到达预定深度。
根据各个实施例，形成沟道区和阻挡层可以包括：在基板上形成初始沟道区；在初始沟道区的第一部分上形成第一掩模图案；使用第一掩模图案作为注入阻挡掩模注入硅离子到初始沟道区中；在注入硅离子之后在初始沟道区的第一部分上形成第二掩模图案；然后使用第二掩模图案作为蚀刻掩模蚀刻初始沟道区以形成沟道区和阻挡层。
在各个实施例中，形成第二掩模图案可以包括在第一掩模图案的相对侧壁上形成间隔物图案。
根据各个实施例，形成源/漏区域可以包括使用阻挡层作为籽层外延生长源/漏区域。
根据各个实施例，形成源/漏区域可以包括形成邻近沟道区的第一侧壁的第一源/漏区域使得阻挡层可以接触沟道区的第一侧壁和第一源/漏区域的侧壁。该方法还可以包括形成第二源/漏区域，第二源/漏区域接触沟道区的与该沟道区的第一侧壁相反的第二侧壁。
在各个实施例中，该方法还可以包括形成接触源/漏区域的上表面的接触区。
根据各个实施例，阻挡层在从沟道区到源/漏区域的方向上的宽度可以为约10nm。
根据各个实施例，该方法还可以包括在沟道区上形成栅电极，阻挡层的与沟道区的侧壁接触的侧壁可以基本上对准于栅电极的侧壁，使得结可以形成在阻挡层中。
形成finFET器件的方法可以包括：在基板上形成包括锗的鳍形沟道区；在基板上且在沟道区的侧壁上形成源/漏区域；以及在沟道区的侧壁和源/漏区域的侧壁之间形成阻挡层。阻挡层可以包括硅和锗，阻挡层中的锗浓度可以小于沟道区中的锗浓度。
根据各个实施例，形成阻挡层可以包括形成包括SixGe1-x的阻挡层，x的值可以在约0.05至约0.2的范围内。
根据各个实施例，形成沟道区和阻挡层可以包括：在基板上形成初始沟道区；在初始沟道区上形成掩模图案；使用掩模图案作为蚀刻掩模蚀刻初始沟道区以形成沟道区；然后使用沟道区作为籽层外延生长阻挡层。
在各个实施例中，形成掩模图案可以包括在初始沟道区上形成第一掩模图案以及在第一掩模图案的相对侧壁上形成间隔物图案。
根据各个实施例，形成沟道区和阻挡层可以包括：在基板上形成初始沟道区；在初始沟道区的第一部分上形成第一掩模图案；使用第一掩模图案作为注入阻挡掩模注入硅离子到初始沟道区中；在注入硅离子之后在初始沟道区上形成第二掩模图案；然后使用第二掩模图案作为蚀刻掩模蚀刻初始沟道区以形成沟道区和阻挡层。
在各个实施例中，形成第二掩模图案可以包括在第一掩模图案的相对侧壁上形成间隔物图案。
根据各个实施例，形成沟道区可以包括形成包括Si1-yGey的沟道区，形成源/漏区域可以包括形成源/漏区域的包括基本上纯锗的部分。y的值可以在约0.8至约1的范围内。在各个实施例中，该方法还可以包括形成接触源/漏区域的上表面的接触区，源/漏区域的包括基本上纯锗的部分可以接触接触区。在各个实施例中，沟道区中的锗浓度可以大于阻挡层中的锗浓度，并且源/漏区域中的锗浓度可以基本上等于或大于阻挡层中的锗浓度。finFET可以是P型finFET。
根据各个实施例，形成沟道区可以包括形成包括Si1-yGey的沟道区，形成源/漏区域可以包括形成源/漏区域的包括基本上纯硅的部分。y的值可以在约0.85至约1的范围内。在各个实施例中，该方法还可以包括形成接触源/漏区域的上表面的接触区，源/漏区域的包括基本上纯硅的部分可以接触接触区。在各个实施例中，沟道区中的锗浓度可以大于阻挡层中的锗浓度。finFET可以是N型finFET。
在各个实施例中，形成源/漏区域可以包括在沟道区的第一侧壁上形成第一源/漏区域使得阻挡层可以设置在沟道区的第一侧壁和第一源/漏区域的侧壁之间。该方法还可以包括形成接触沟道区的与沟道区的第一侧壁相反的第二侧壁的第二源/漏区域，使得阻挡层可以不设置在沟道区的第二侧壁和第二源/漏区域之间。
根据各个实施例，阻挡层在从沟道区到源/漏区域的方向上的宽度可以为约10nm。
在各个实施例中，该方法还可以包括在沟道区上形成栅电极，阻挡层的面对沟道区的侧壁的侧壁可以基本上对准于栅电极的侧壁，使得结可以形成在阻挡层中。
包括finFET的集成电路器件可以包括在基板上的包括锗的鳍形沟道区、在基板上邻近沟道区的源/漏区域以及接触沟道区的侧壁和源/漏区域的侧壁的阻挡层。阻挡层可以包括SixGe1-x，x的值可以在约0.05至约0.2的范围内。
根据各个实施例，沟道区中的锗浓度可以大于阻挡层中的锗浓度。
在各个实施例中，沟道区可以包括Si1-yGey，源/漏区域可以包括基本上包含纯锗的部分。y的值可以在约0.8至约1的范围内。沟道区中的锗浓度可以大于阻挡层中的锗浓度，源/漏区域中的锗浓度可以基本上等于或大于阻挡层中的锗浓度。根据各个实施例，该方法还可以包括形成接触源/漏区域的上表面的接触区，源/漏区域的包括基本上纯锗的部分可以接触接触区。
在各个实施例中，该沟道区可以包括Si1-yGey，并且y的值可以在约0.85至约1的范围内。源/漏区域可以包括基本上包含纯硅的部分。沟道区中的锗浓度可以大于阻挡层中的锗浓度。根据各个实施例，该方法还可以包括形成接触源/漏区域的上表面的接触区。源/漏区域的包含基本上纯硅的部分可以接触接触区。
在各个实施例中，沟道区的接触阻挡层的侧壁可以包括沟道区的第一侧壁。源/漏区域可以包括第一源/漏区域使得阻挡层可以接触沟道区的第一侧壁和第一源/漏区域的侧壁。该器件还可以包括第二源/漏区域，第二源/漏区域接触沟道区的与沟道区的第一侧壁相反的第二侧壁。
根据各个实施例，阻挡层在从沟道区到源/漏区域的方向上的宽度可以为约10nm。
在各个实施例中，该器件还可以包括在沟道区上的栅电极，阻挡层的与沟道区的侧壁接触的侧壁可以基本上对准于栅电极的侧壁，使得结可以形成在阻挡层中。
附图说明
图1是示出根据本发明构思的一些实施例的集成电路器件的透视图。
图2是沿图1的线A-A'截取的截面图，示出根据本发明构思的一些实施例的集成电路器件。
图3是沿图1的线A-A'截取的截面图，示出根据本发明构思的一些实施例的集成电路器件。
图4是示出根据本发明构思的一些实施例的集成电路器件的透视图。
图5至图6是示出提供作为根据本发明构思的一些实施例的集成电路器件的形成方法的部分的中间结构的透视图。
图7是沿图6的线B-B'截取的截面图，示出提供作为根据本发明构思的一些实施例的集成电路器件的形成方法的部分的中间结构。
图8至图10是沿图6的线B-B'截取的截面图，示出提供作为根据本发明构思的一些实施例的集成电路器件的形成方法的部分的中间结构。
图11至图13是沿图6的线B-B'截取的截面图，示出提供作为根据本发明构思的一些实施例的集成电路器件的形成方法的部分的中间结构。
具体实施方式
下面参照附图描述示例实施例。许多不同的形式和实施例是可存在的，而没有背离本公开的精神和教导，所以本公开不应被解释为限于这里阐述的示例实施例。而是，提供这些示例实施例使得本公开将透彻和完整，并将本公开的范围传达给本领域技术人员。在附图中，为了清晰，层和区域的尺寸和相对尺寸可以被夸大。相同的附图标记始终指代相同的元件。
这里参照截面图或透视图描述本发明构思的示例实施例，这些图为理想化实施例和示例实施例的中间结构的示意图。因而，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因此，本发明构思的示例实施例不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造引起的形状偏差在内。
除非另行定义，这里使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。还将理解的是，诸如通用词典中所定义的术语，除非这里加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
这里所用的术语仅是为了描述特定实施例的目的，并不旨在限制实施例。如这里所用的，除非上下文另有明确表述，否则单数形式“一”和“该”也旨在包括复数形式。还将理解的是，术语“包括”和/或“包含”，当在本说明书中使用时，指定了所述特征、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、步骤、操作、元件、组件和/或其组合的存在或增加。
将理解，当称一个元件“联接到”、“连接到”或“响应于”另一元件或在另一元件“上”、时，它可以直接联接到、连接到或响应于另一元件或者直接在另一元件上，或者还可以存在插入的元件。相反，当称一个元件“直接联接到”、“直接连接到”或“直接响应于”另一元件或者“直接”在另一元件“上”时，不存在插入的元件。如这里所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。
将理解，虽然这里可以使用术语第一、第二等描述各种元件，但这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，以下讨论的第一元件可以被称为第二元件而没有背离当前实施例的教导。
为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。将理解，空间关系术语是用来概括除附图所示取向之外器件在使用或操作中的不同取向的。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以另外地取向(旋转90度或在其他取向)，这里所用的空间关系描述符做相应解释。
由于漏极区中的较高泄漏电流，使用纯锗沟道不能如预期的那样改善器件性能。如本申请的发明人理解的，添加硅到锗中(例如，使锗与硅合金化)能够增大直接带隙并减小漏极区中的泄漏电流。根据本发明构思的各个实施例的形成包括鳍形场效应晶体管(FinFET)的集成电路器件的方法可以包括选择性地在设置于沟道区和漏极区之间的隧穿区中形成包括锗和硅的阻挡层。
图1是示出根据本发明构思的一些实施例的集成电路器件的透视图，图2是沿图1的线A-A'截取的截面图，示出根据本发明构思的一些实施例的集成电路器件。线A-A'在X方向上延伸。
参照图1和图2，集成电路器件可以包括基板100和设置在基板上的隔离层110。集成电路器件还可以包括具有鳍形的沟道区120，沟道区120可以在基板100上并部分地在隔离层110中。沟道区120可以包括锗(Ge)。将理解，沟道区120可以由Si1-yGey组成，并且y的值可以根据应力的合适水平来确定。
在一些实施例中，沟道区120可以由Si1-yGey组成，并且当沟道区120是N型晶体管的沟道区时，y的值可以为约0.85或更大。在一些替代的实施例，y的值可以为约0.9或更大。在一些替代的实施例中，当沟道区120是用于高载流子迁移率的N型晶体管的沟道区时，沟道区120可以由基本上纯锗(即，y的值为约1)组成。在一些实施例中，沟道区120可以由Si1-yGey组成，并且当沟道区120是P型晶体管的沟道区时，y的值可以为约0.8或更大。在一些替代的实施例中，y的值可以为约0.9或更大。
基板100可以包括一种或多种半导体材料，例如Si、Ge、SiGe、GaAs或SiGeC。在一些实施例中，基板100可以是体硅基板或绝缘体上半导体(SOI)基板。隔离层110可以例如包括绝缘材料诸如硅氧化物。
栅极240可以形成在沟道区120上。栅极240可以包括栅绝缘层236和栅电极238。在一些实施例中，栅绝缘层236可以包括具有比硅氧化物高的介电常数的高k材料，诸如例如铪氧化物(HfO2)、镧氧化物(La2O3)、锆氧化物(ZrO2)和钽氧化物(Ta2O5)。栅绝缘层236可以使用例如原子层沉积(ALD)工艺共形地形成在栅电极238的侧壁和底表面上。
在一些实施例中，栅电极238可以包括顺序地堆叠的第一栅电极和第二栅电极。例如，第一栅电极可以包括TiN、TaN、TiC和TaC中的一种，第二电极可以包括W或Al。
根据图2，阻挡层140可以设置在沟道区120的侧壁上。阻挡层140可以接触沟道区120的侧壁。阻挡层140可以包括设置在沟道区120的相应的相对侧壁上的两个阻挡层140。在一些实施例中，每个阻挡层140可以包括在基板100的上表面上延伸的水平部分，如图2所示。阻挡层140可以包括SixGe1-x，x可以在约0.05至约0.2的范围内。因此，阻挡层140中的锗浓度可以小于沟道区120中的锗浓度。
阻挡层140的宽度可以通常在10nm的数量级，在一些实施例中，阻挡层140的宽度可以为约10nm。将理解，阻挡层140的宽度指的是阻挡层140在图1中示出的X方向上的厚度。在一些实施例中，阻挡层140可以包括非掺杂的和/或掺杂的部分，该掺杂的部分可以包括例如用于P型finFET的硼(B)以及用于N型finFET的磷(P)或砷(As)作为掺杂剂。在一些实施例中，结(例如，PN结)可以形成在栅电极238的边缘外面使得结不会横向地交叠栅电极238。结可以形成在阻挡层140中。在一些替代的实施例中，结可以形成在栅电极238的边缘之内，使得栅电极238可以横向地交叠结。不管结的位置如何，减少带间隧穿电流的实施例可以包括阻挡层140，阻挡层140包括锗与硅的合金。尽管图2示出阻挡层140的侧壁被对准于图2中的栅绝缘层236的侧壁，但是在一些实施例中，阻挡层140的侧壁可以对准于栅电极238的侧壁。
在一些实施例中，沟道区120的水平部分可以在基板100的上表面和阻挡层140的水平部分之间延伸，如图2所示。然而，在一些实施例中，沟道区120可以不包括水平部分，因此阻挡层140可以接触基板100的上表面。
集成电路器件还可以包括设置在阻挡层140的侧壁上的源/漏区域160和设置在源/漏区域160上的接触区180。因此，阻挡层140可以设置在沟道区120和源/漏区域160之间的隧穿区域中。接触区180可以接触源/漏区域160的上表面。阻挡层140可以接触沟道区120的侧壁和源/漏区域160的侧壁。接触区180可以接触导电层，该导电层将源/漏区域160电连接到集成电路器件的各个部件，例如位线或电容器。导电层可以包括金属或金属合金。
将理解，当源/漏区域160在N型晶体管中时，源/漏区域160可以包括在接触区180附近的包括基本上纯硅的部分；当源/漏区域160在P型晶体管中时，源/漏区域160可以包括在接触区180附近的包括基本上纯锗的部分。因此，根据本发明构思的一些实施例的N型晶体管在沟道区120、阻挡层140和源/漏区域160中所具有的锗浓度可以沿从沟道区120到源/漏区域160的方向减小。根据本发明构思的一些实施例的P型晶体管可以具有比阻挡层中的锗浓度大的沟道区中的锗浓度并可以具有基本上等于或大于阻挡层中的锗浓度的源/漏区域中的锗浓度。在一些实施例中，在N型晶体管中，源/漏区域160的包括基本上纯硅的部分可以接触接触区180，而在P型晶体管中，源/漏区域160的包括基本上纯锗的部分可以接触接触区180。
图3是沿图1的线A-A'截取的截面图，示出根据本发明构思的一些实施例的集成电路器件。参照图3，集成电路器件可以包括设置在沟道区120的第一侧壁上的一个阻挡层140。因此，邻近沟道区120的第二侧壁的源/漏区域160可以接触沟道区120的第二侧壁，沟道区120的第二侧壁与沟道区120的第一侧壁相反。换句话说，在一些实施例中，阻挡层140可以仅在沟道区120的侧壁中的一个上，集成电路器件可以因此具有不对称的结构。
图4是示出根据本发明构思的一些实施例的集成电路器件的透视图。参照图4，掩埋隔离层112可以设置在基板100上，沟道区120可以设置在掩埋隔离层112的上表面上。掩埋隔离层112可以插设在基板100和沟道区120之间。将理解，沟道区120可以使用SOI制造工艺形成，例如晶片接合工艺。
图5和图6是示出提供作为根据本发明构思的一些实施例的集成电路器件的形成方法的部分的中间结构的透视图。图7是沿图6的线B-B'截取的截面图，示出提供作为根据本发明构思的一些实施例的集成电路器件的形成方法的部分的中间结构。参照图5，隔离层110和初始沟道区118可以形成在基板100上。初始沟道区118的下部可以在隔离层110中，初始沟道区118的相对侧壁可以接触隔离层110。初始沟道区118可以具有在X方向上延伸的线形。在一些实施例中，初始沟道区118可以利用基板100作为籽层使用外延生长工艺形成。
根据图6和图7，初始栅极220可以形成在初始沟道区118上。初始栅极220可以具有在基本上垂直于X方向的Y方向上延伸的线形。因此，初始栅极220可以跨过初始沟道区118。初始栅极220可以包括初始栅绝缘层214、初始栅电极216和掩模图案218。例如，初始栅绝缘层214可以包括氧化物，初始栅电极216可以包括多晶硅，掩模图案218可以包括相对于初始栅绝缘层214和初始栅电极216具有蚀刻选择性的材料。
图8至图10是沿图6的线B-B'截取的截面图，示出提供作为根据本发明构思的一些实施例的集成电路器件的形成方法的部分的中间结构。参照图8，初始沟道区118可以使用初始栅极220作为蚀刻掩模被蚀刻以形成沟道区120。初始栅极220的侧壁和沟道区120的侧壁可以基本上彼此垂直地对准。初始沟道区118可以被蚀刻直到沟道区120在基板100的上表面上延伸的水平部分到达预定厚度，如图8所示。换句话说，初始沟道区118可以被蚀刻直到初始沟道区118的被蚀刻部分的深度到达预定深度。在一些实施例中，初始沟道区118可以被蚀刻直到基板100的上表面被暴露。
将理解，在蚀刻初始沟道区118之前，偏移间隔物可以形成在初始栅极220的侧壁上，偏移间隔物可以在蚀刻初始沟道区118时与初始栅极220一起用作蚀刻掩模。因此，在一些实施例中，沟道区120的侧壁可以从初始栅极220的侧壁横向地突出。在一些实施例中，即使当偏移间隔物用作蚀刻掩模时，由于初始沟道区118在偏移间隔物下面的横向的凹陷，初始栅极220的侧壁和沟道区120的侧壁可以基本上彼此垂直地对准，如图8所示。偏移间隔物可以包括相对于初始沟道区118具有蚀刻选择性的材料，偏移间隔物可以包括例如硅氮化物。
参照图9，阻挡层140可以形成在沟道区120上。可以进行外延生长工艺以形成阻挡层140，沟道区120可以用作籽层。阻挡层140可以包括SixGe1-x，x可以在约0.05至约0.2的范围内。在一些实施例中，阻挡层140可以具有在整个阻挡层140基本上均匀的成分使得x可以在整个阻挡层140是不变的。然而，将理解，阻挡层140可以具有变化的成分。例如，硅浓度可以具有在阻挡层140中的梯度，x可以被理解为x在阻挡层140中的平均值。
当在形成阻挡层140之前初始栅极220的侧壁和沟道区120的侧壁被基本上彼此垂直地对准时，阻挡层140的侧壁可以基本上垂直地对准于初始栅极220的侧壁，如图9所示。如参照图8讨论的，在一些实施例中，沟道区120的侧壁可以在形成阻挡层140之前从初始栅极220的侧壁横向地突出，阻挡层140的侧壁可以因此从初始栅极220的侧壁横向地突出。阻挡层的宽度可以通常为大约10nm的数量级，在一些实施例中，阻挡层140的宽度可以为约10nm。在一些实施例中，阻挡层140可以包括非掺杂的和/或掺杂的部分。例如，掺杂的部分可以包括用于P型finFET的硼(B)以及用于N型finFET的磷(P)或砷(As)作为掺杂剂。
根据图10，源/漏区域160可以形成在阻挡层140上。源/漏区域160可以使用外延生长工艺形成，阻挡层140可以用作籽层。将理解，用于形成阻挡层140和源/漏区域160的外延生长工艺可以在相同的工艺腔室中进行。在一些实施例中，在N型晶体管中，源/漏区域160可以包括在接触区180附近的包括基本上纯硅的部分，而在P型晶体管中，源/漏区域160可以包括在接触区180附近的包括基本上纯锗的部分。接触区180可以形成在源/漏区域160上并可以接触源/漏区域160的上表面。
再次参照图2，栅极240可以形成在沟道区120上。在一些实施例中，初始栅极220可以使用例如置换栅极工艺而用栅极240代替。当使用置换栅极工艺时，该方法可以包括在沟道区120上以及在初始栅极220的侧壁上形成层间绝缘层。间隔物可以在形成层间绝缘层之前形成在初始栅极220的相对侧壁上。初始栅绝缘层214、初始栅电极216和掩模图案218可以使用蚀刻工艺、湿蚀刻工艺和/或干蚀刻工艺去除以在层间绝缘层中形成沟槽。然后栅绝缘层236和栅电极238可以形成在沟槽中。
图11至图13是沿图6的线B-B'截取的截面图，示出提供作为根据本发明构思的一些实施例的集成电路器件的形成方法的部分的中间结构。参照图11，在形成图7中示出的结构之后，可以进行离子注入工艺以使用初始栅极220作为注入掩模层而注入硅离子到初始沟道区118中。因此，初始沟道区118的被初始栅极220暴露的部分可以被转变为包括硅的初始阻挡层138。初始阻挡层138可以包括SixGe1-x，x可以在约0.05至约0.2的范围内。初始阻挡层138在进行离子注入工艺之后可以是非晶的，因此可以进行退火工艺以使初始阻挡层138结晶。
初始阻挡层138的厚度可以根据离子注入工艺的能量水平确定。例如，初始阻挡层138的厚度可以随着离子注入工艺的能量水平增大而增大。在一些实施例中，仅初始沟道区118的上部可以被转变为如图11所示的初始阻挡层138，使得沟道区120的水平部分可以在基板100的上表面和初始阻挡层138之间延伸。然而，将理解，初始沟道区118在垂直方向上的整个部分可以被转变为初始阻挡层138，初始阻挡层138可以接触基板100的上表面。
根据图12，偏移间隔物250可以形成在初始栅极220的相对侧壁上，然后初始阻挡层138可以使用偏移间隔物250和初始栅极220作为蚀刻掩模蚀刻以形成阻挡层140。初始阻挡层138可以被蚀刻直到初始阻挡层138在基板100的上表面上延伸的部分到达预定厚度，如图12所示。换句话说，初始阻挡层138可以被蚀刻，直到初始阻挡层138的蚀刻部分的深度到达预定深度。在一些实施例中，初始阻挡层138可以被蚀刻直到沟道区112的上表面被暴露。
源/漏极区域160可以形成在阻挡层140上(图13)。源/漏极区域160可以使用外延生长工艺形成，阻挡层140可以用作籽层。再次参照图2，栅极240可以形成在沟道区120上。初始栅极220可以使用例如置换栅极工艺用栅极240替换。
以上公开的主题应被认为是说明性的，而不是限制性的，权利要求书旨在涵盖落在本发明构思的实际精神和范围内的所有这样的修改、增强和其他的实施例。因此，至法律所允许的最大程度，本发明的范围由权利要求及其等同物的最宽可允许解释确定，而不应被以上的详细说明限制或限定。
本申请要求于2013年9月27日在美国专利商标局提交且名称为“HIGHPERFORMANCE GE FINFET WITH LOW BAND-TO-BAND TUNNELINGLEAKAGE CURRENT(具有低的带间隧穿泄漏电流的高性能Ge鳍形FET)”的美国临时专利申请No.61/883235的优先权，其公开内容通过引用整体结合于此。

Claims (20)

1.一种形成鳍形场效应晶体管的方法，该方法包括：
在基板上形成包括锗的鳍形沟道区；
在所述基板上形成邻近所述沟道区的源/漏区域；
形成接触所述沟道区的侧壁和所述源/漏区域的侧壁的阻挡层，其中所述阻挡层包括SixGe1-x，并且x在0.05至0.2的范围内。
2.如权利要求1所述的方法，其中所述沟道区中的锗浓度大于所述阻挡层中的锗浓度。
3.如权利要求1所述的方法，其中：
形成所述沟道区包括形成包含Si1-yGey的沟道区，并且y在0.8至1的范围内；
形成所述源/漏区域包括形成所述源/漏区域的包括基本上纯锗的部分。
4.如权利要求3所述的方法，其中：
所述沟道区中的锗浓度大于所述阻挡层中的锗浓度，并且
所述源/漏区域中的锗浓度基本上等于或大于所述阻挡层中的锗浓度。
5.如权利要求3所述的方法，还包括形成接触所述源/漏区域的上表面的接触区，其中所述源/漏区域的包括基本上纯锗的部分接触所述接触区。
6.如权利要求1所述的方法，其中：
形成所述沟道区包括形成包括Si1-yGey的所述沟道区，并且y在0.85至1的范围内；并且
形成所述源/漏区域包括形成所述源/漏区域的包括基本上纯硅的部分。
7.如权利要求6所述的方法，其中所述沟道区中的锗浓度大于所述阻挡层中的锗浓度。
8.如权利要求6所述的方法，还包括形成接触所述源/漏区域的上表面的接触区，其中所述源/漏区域的包括基本上纯硅的部分接触所述接触区。
9.如权利要求1所述的方法，其中形成所述沟道区和所述阻挡层包括：
在所述基板上形成初始沟道区；
在所述初始沟道区上形成掩模图案；
使用所述掩模图案作为蚀刻掩模来蚀刻所述初始沟道区以形成所述沟道区；以及
使用所述沟道区作为籽层外延生长所述阻挡层。
10.如权利要求9所述的方法，其中形成所述掩模图案包括：
在所述初始沟道区上形成第一掩模图案；以及
在所述第一掩模图案的相对侧壁上形成间隔物图案。
11.如权利要求9所述的方法，其中蚀刻所述初始沟道区包括蚀刻所述初始沟道区直到所述初始沟道区的被蚀刻部分的深度到达预定深度。
12.如权利要求1所述的方法，其中形成所述沟道区和所述阻挡层包括：
在所述基板上形成初始沟道区；
在所述初始沟道区的第一部分上形成第一掩模图案；
使用所述第一掩模图案作为注入阻挡掩模注入硅离子到所述初始沟道区中；
在注入所述硅离子之后在所述初始沟道区的所述第一部分上形成第二掩模图案；以及
使用所述第二掩模图案作为蚀刻掩模蚀刻所述初始沟道区以形成所述沟道区和所述阻挡层。
13.如权利要求12所述的方法，其中形成所述第二掩模图案包括在所述第一掩模图案的相对侧壁上形成间隔物图案。
14.如权利要求1所述的方法，其中形成所述源/漏区域包括使用所述阻挡层作为籽层外延生长所述源/漏区域。
15.如权利要求1所述的方法，其中：
形成所述源/漏区域包括形成邻近所述沟道区的第一侧壁的第一源/漏区域，使得所述阻挡层接触所述沟道区的所述第一侧壁和所述第一源/漏区域的侧壁；并且
该方法还包括形成第二源/漏区域，所述第二源/漏区域接触所述沟道区的与所述沟道区的所述第一侧壁相反的第二侧壁。
16.如权利要求1所述的方法，还包括形成接触所述源/漏区域的上表面的接触区。
17.如权利要求1所述的方法，其中所述阻挡层在从所述沟道区到所述源/漏区域的方向上的宽度为约10nm。
18.如权利要求1所述的方法，还包括形成覆盖所述沟道区的栅电极，其中所述阻挡层的与所述沟道区的侧壁接触的侧壁基本上对准于所述栅电极的侧壁使得结形成在所述阻挡层中。
19.一种形成鳍形场效应晶体管的方法，该方法包括：
在基板上形成包括锗的鳍形沟道区；
在所述基板上且在所述沟道区的侧壁上形成源/漏区域；以及
在所述沟道区的侧壁和所述源/漏区域的侧壁之间形成阻挡层，其中：
所述阻挡层包括硅和锗；并且
所述阻挡层中的锗浓度小于所述沟道区中的锗浓度。
20.一种包括鳍形场效应晶体管的集成电路器件，包括：
包括锗的鳍形沟道区，在基板上；
源/漏区域，在所述基板上邻近所述沟道区；以及
阻挡层，接触所述沟道区的侧壁和所述源/漏区域的侧壁，其中所述阻挡层包括SixGe1-x，并且x在0.05至0.2的范围内。
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