CN107636838B - 低损害自对准两性finfet尖端掺杂 - Google Patents

低损害自对准两性finfet尖端掺杂 Download PDF

Info

Publication number
CN107636838B
CN107636838B CN201580080418.0A CN201580080418A CN107636838B CN 107636838 B CN107636838 B CN 107636838B CN 201580080418 A CN201580080418 A CN 201580080418A CN 107636838 B CN107636838 B CN 107636838B
Authority
CN
China
Prior art keywords
fin
iii
dopant
sub
amphoteric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580080418.0A
Other languages
English (en)
Other versions
CN107636838A (zh
Inventor
J.T.卡瓦利罗斯
C.S.莫哈帕特拉
A.S.墨菲
W.拉克马迪
M.V.梅茨
G.德维
T.加尼
H.W.肯内尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN107636838A publication Critical patent/CN107636838A/zh
Application granted granted Critical
Publication of CN107636838B publication Critical patent/CN107636838B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2258—Diffusion into or out of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

单片的鳍式FET包含设置在第二Ⅲ‑Ⅴ化合物半导体上的第一Ⅲ‑Ⅴ化合物半导体材料中的多数载流子沟道。在诸如牺牲栅极叠层的掩模正覆盖沟道区域时，两性掺杂物的源被沉淀在暴露的鳍侧壁之上并被扩散到第一Ⅲ‑Ⅴ化合物半导体材料中。两性掺杂物作为第一Ⅲ‑Ⅴ材料内的供体和第二Ⅲ‑Ⅴ材料内的受体来优先活化，给晶体管尖端掺杂提供第一和第二Ⅲ‑Ⅴ材料之间的p‑n结。横向隔离物被沉淀以覆盖鳍的尖端部分。未由掩模或隔离物所覆盖的鳍的区域中的源极/漏极区域通过尖端区域来电耦合到沟道。沟道掩模采用栅极叠层来替换。

Description

低损害自对准两性FINFET尖端掺杂
技术领域
用来扩展用于集成电路（IC）的摩尔定律的努力已包含采用Ⅲ-Ⅴ化合物（compound）半导体材料（例如，InP、InGaAs、InAs）的晶体管的发展。虽然这些非硅材料系统已被采用以制作金属氧化物半导体场效应晶体管（MOSFET）和其它形式的高迁移率晶体管（HEMT），但装置常常遭受与掺杂Ⅲ-Ⅴ材料到活化（activation）的预期传导性类型和级别中的困难关联的性能限制。例如，通过硅基FET的制作中常规的离子注入过程的掺杂诱发Ⅲ-Ⅴ化合物半导体材料中不容易被退火出（be annealed out）的有害损害。
具有采用避免对Ⅲ-Ⅴ半导体材料的损害的技术相对于沟道区域被精确定位的活性掺杂物的Ⅲ-Ⅴ晶体管架构因此是有利的。
附图说明
本文中所描述的材料通过示例的方式而不是通过限制的方式来图示在附图中。为了说明的简单和清晰，图中所图示的元素不一定按比例绘制。例如，一些元素的尺寸可为了清晰相对于其它元素被放大。此外，在认为适当的情况下，参考标签已在图之中被重复以指示对应或相似元素。在图中：
图1是依照一些实施例的Ⅲ-Ⅴ鳍式FET的平面图，该Ⅲ-Ⅴ 鳍式FET在鳍结构的轻掺杂区域中包含活性掺杂物；
图2A图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ 鳍式FET的沟道区域和轻掺杂区域的长度的截面图；
图2B图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ 鳍式FET的轻掺杂区域内的鳍宽度的截面图；
图2C图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ 鳍式FET的沟道区域内的鳍宽度的截面图；
图2D图示依照一些实施例的通过图1A中所描绘的Ⅲ-Ⅴ 鳍式FET的沟道区域、轻掺杂区域和源极/漏极区域的长度的截面图；
图3图示依照一些备选实施例的通过Ⅲ-Ⅴ 鳍式FET的沟道区域、轻掺杂区域和源极/漏极区域的长度的截面图；
图4是流程图，其图示依照一些实施例的制作具有轻掺杂区域的Ⅲ-Ⅴ鳍式FET的方法；
图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J和5K图示依照一些实施例的随着图4中所图示的方法被执行而演进的通过Ⅲ-Ⅴ 鳍式FET的沟道区域、轻掺杂区域和源极/漏极区域的长度的截面图；
图6A、6B、6C、6D、6E、6F、6G、6H、6I、6J和6K图示依照一些实施例的随着图4中所图示的方法被执行而演进的通过Ⅲ-Ⅴ 鳍式FET的轻掺杂区域内的鳍结构的宽度的截面图；
图7图示依照本发明的实施例的采用包含多个Ⅲ-Ⅴ 鳍式FET的SoC的数据服务器机器和移动计算平台，该Ⅲ-Ⅴ 鳍式FET在鳍结构的轻掺杂区域中包含活性掺杂物；以及
图8是依照本发明的实施例的电子计算装置的功能框图。
具体实施方式
一个或更多实施例参考附图来描述。虽然特定配置和布置被详细描绘和讨论，但应理解的是，这仅为了说明性目的而进行。相关领域中的技术人员将认识到，其它配置和布置是可能的，而不背离本描述的精神和范围。对相关领域中的那些技术人员将显而易见的是，本文中所描述的技术和/或布置可在不同于本文中被详细描述的系统和应用的各种其它系统和应用中被采用。
在以下详细描述中参考附图，附图形成其一部分并图示示范性实施例。此外，将理解的是，其它实施例可被利用并且可进行结构和/或逻辑改变，而不背离所要求保护的主题的范围。还应注意的是，方向和参考（例如，上、下、顶部、底部等等）可只用来促进附图中特征的描述。因此，以下详细描述不要在限制的意义上进行，并且所要求保护的主题的范围由所附权利要求和它们的等同物来单独限定。
在以下描述中，众多细节被阐明。然而，对本领域技术人员将显而易见的是，本发明可在没有这些特定细节的情况下实践。在一些实例中，众所周知的方法和装置以框图形式而不是详细地示出，以避免使本发明模糊。贯穿此说明书的对“实施例”或“一个实施例”或“一些实施例”的引用意味着与实施例结合地描述的具体特征、结构、功能或特性被包含在本发明的至少一个实施例中。因此，在贯穿此说明书的各种地方中的短语“在实施例中”或“在一个实施例中”或“一些实施例”的出现不一定表示本发明的相同实施例。此外，具体特征、结构、功能或特性可在一个或更多实施例中以任何适合方式组合。例如，第一实施例可在与两个实施例关联的具体特征、结构、功能、或特性不相互排斥的任何地方与第二实施例组合。
如在描述和所附权利要求中所使用的，单数形式“一”、“一个”和“所述”意图还包含复数形式，除非上下文另有清楚地指示。还将理解的是，如本文中所使用的术语“和/或”表示并囊括关联列出的项目的一个或更多项目的任何及所有可能组合。
术语“耦合”或“连接”与它们的派生词一起可在本文中用来描述组件之间的功能或结构关系。应理解的是，这些术语未意图作为彼此的同义词。相反地，在具体实施例中，“连接”可用来指示两个或更多元件彼此直接物理、光或电接触。“耦合”可用来指示两个或更多元件彼此直接或间接（其中其它中介元件在它们之间）物理或电接触，和/或所述两个或更多元件彼此合作或相互作用（例如，如在因果关系中）。
如本文中所使用的术语“之上”、“之下”、“之间”和“上”表示一个组件或材料相对于其它组件或材料的相对位置，其中此类物理关系是值得注意的。例如在材料的上下文中，设置在另一材料之上或之下的一个材料或材料可直接在接触中或可具有一个或更多中介材料。此外，设置在两个材料或材料之间的一个材料可直接与两个层接触或可具有一个或更多中介层。相比之下，在第二材料或材料“上”的第一材料或材料与那个第二材料/材料直接接触。类似区别要在组件装配的上下文中被做出。
如贯穿此描述和在权利要求中所使用的，由术语“…的至少一个”或“…的一个或更多”所结合的项目列表能够意味着所列出术语的任何组合。例如，短语“A、B或C的至少一个”能够意味着A；B；C；A和B；A和C；B和C；或A、B和C。
发明人已发现对于采用Ⅲ-Ⅴ化合物半导体材料的FET，通常难以实现低装置电阻并避免显著短沟道效应（SCE）。对于最高载流子迁移率，晶体管沟道区域被有利地尽可能轻地掺杂（例如，理想地未被掺杂）。然而源极/漏极区域对于低外部电阻被有利地尽可能重地掺杂。即使当这些条件中的两种都被满足时，控制沟道区域和源极/漏极区域之间的Ⅲ-Ⅴ材料掺杂中的困难是有助于装置性能度量中所观察到的限制的一个因素。
在硅装置中，许多先进的离子植入（implant）已被实现以控制沟道区域和源极/漏极之间以及沟道区域之下的掺杂物分布。例如，高角度低能量（HALO）离子注入常常被采用以在n类型沟道之下引入p类型掺杂物，从而减少晶体管断开状态泄漏电流Ioff。良好控制的离子注入还常常被采用以轻掺杂所谓“欠重叠的（underlapped）”栅极架构中的尖端区域。采用欠重叠的栅极，重掺杂的源极/漏极区域通过轻掺杂到源极/漏极的传导性类型的半导体材料的中介横向间隔从栅极电极叠层分离，以便在改善断开状态泄漏电流Ioff的同时最小化关联于欠重叠的晶体管接通状态电阻（Ron）。然而这些注入技术不容易转移到Ⅲ-Ⅴ材料系统，出于至少离子的掺杂物种类的常规注入诱发Ⅲ-Ⅴ化合物半导体材料中的不容易被退火出的损害的原因。所植入的掺杂物还可不以硅装置架构所依赖于的方式来活化或扩散。
在一些实施例中，非硅鳍式FET包含设置在异质单晶Ⅲ-Ⅴ半导体材料（例如，副鳍区域）之上的非平坦单晶Ⅲ-Ⅴ半导体材料装置区域（例如，鳍沟道区域）。当诸如牺牲（sacrificial）栅极叠层的掩模（mask）保护沟道区域时，掺杂物的源被沉淀在暴露的鳍表面之上，并扩散到至少Ⅲ-Ⅴ化合物半导体鳍材料中。在一些实施例中，掺杂物是作为Ⅲ-Ⅴ鳍材料内电子供体来优先活化的两性掺杂物。与鳍沟道区域相邻的鳍的尖端区域内的此掺杂物的引入可从而提供与更加重掺杂的源极/漏极区域相同的传导性类型的轻掺杂。在另外的实施例中，引入到副鳍中的两性掺杂物作为此第二Ⅲ-Ⅴ材料内的电子受体来优先活化，从而提供或维持设置在n类型尖端区域之下的轻掺杂p类型副尖端区域。副尖端区域的此互补掺杂可减少断开状态泄漏Ioff和/或以类似于硅NMOS装置的p袖珍型植入的方式来改善晶体管SCE。鳍和副鳍的不同Ⅲ-Ⅴ材料之间的两性现象中的差异从而被利用（leverage）以控制尖端和副尖端区域的垂直定位。尖端和副尖端区域的横向定位的精确控制可在尖端和副尖端两者的低损害、基于表面的两性掺杂期间通过掩蔽沟道区域来进一步实现。尖端和副尖端区域的横向尺寸的精确控制可通过随后形成与沟道掩模相邻的自对准横向隔离物（spacer）以在源极/漏极形成期间覆盖尖端和/或副尖端区域两者来进一步实现。因此在一些实施例中，完整的Ⅲ-Ⅴ 鳍式FET的源极/漏极区域以至少部分经由互补掺杂副尖端区域所提供的副沟道泄漏控制电耦合到通过轻掺杂尖端区域的沟道。
图1A是设置在衬底105的第一区域之上并由隔离材料180所包围的非平坦Ⅲ-ⅤMOS晶体管101的平面图。在一些实施例中，衬底105是硅（Si），其对于晶体管101与常规硅沟道式（silicon-channeled）的MOSFET的单片集成是有利的。晶体管101然后可以是NMOS装置并且硅MOSFET可以是PMOS装置以实现更高执行的和/或更密集的单片CMOS集成电路系统。示范性实施例中的实质上单晶衬底105的晶体取向是（100）、（111）或（110）。然而，其它晶体取向也是可能的。例如，衬底工作表面可以例如朝向[110]斜切或偏切 2-10°，例如以促进晶体异质外延材料的成核。其它衬底实施例也是可能的。例如，衬底105可以是碳化硅（SiC）、蓝宝石、Ⅲ-Ⅴ化合物半导体（例如，GaAs）、绝缘体上硅（SOI）、锗（Ge）或硅锗（SiGe）的任何。
隔离材料180可以是适合于提供晶体管之间电隔离的任何材料。在一些示范性实施例中，隔离材料180是二氧化硅。也可利用已知适合于所述目的的其它材料，包含低k材料（例如，具有低于2.5的相对电介质常数）。尽管实施例在此方面上不受限，其它示范性隔离材料包含掺杂碳的氧化物（CDO）、硅氧烷衍生物和聚合物电介质（例如，苯并环丁烯、多孔甲基倍半硅氧烷）。
在示范性实施例中，晶体管101包含Ⅲ-Ⅴ化合物半导体异质结鳍（“异质鳍”）结构103,其进一步包含设置在第二Ⅲ-Ⅴ化合物半导体材料的“副鳍”上的第一Ⅲ-Ⅴ化合物半导体材料的“鳍”，如以下进一步描述的。设置在异质鳍结构103的沟道区域之上的是栅极叠层170。栅极叠层170关联于非零栅极长度Lg，其可随实现而变化，但在一些实施例中是50nm或更少（例如，20nm，10nm，等等）。与栅极叠层170横向间隔开的是源极/漏极接触金属化件150，从而电接触到基础的重掺杂的Ⅲ-Ⅴ化合物半导体源极/漏极区域。
设置在沟道区域和源极/漏极区域之间的轻掺杂的异质鳍区域130关联于非零横向间隔L1。横向间隔L1也可随实现而变化，但在一些实施例中是10nm或更少（例如，5nm）。异质鳍区域130采用掺杂物掺杂到低于相邻源极/漏极区域的级别的级别（例如，原子/cm3）。在一些示范性实施例中，异质鳍区域130具有1011-1015/cm3的掺杂物级别。在一些有利实施例中，异质鳍区域130采用实质上不在源极/漏极区域中的掺杂物来掺杂。在一些另外的实施例中，异质鳍区域130采用掺杂物掺杂到大于相邻沟道区域的级别的级别。在一些有利实施例中，异质鳍区域130采用实质上不在相邻沟道区域中的掺杂物来掺杂。
图2A图示通过沿图1中所标志的A-A'平面的Ⅲ-Ⅴ晶体管101的长度的截面图。沿A-A'平面的长度依照一些实施例包含轻掺杂的异质鳍区域130和设置在栅极叠层170之下的异质鳍103的一部分。如图2A中进一步图示的，异质鳍103包含设置在第二Ⅲ-Ⅴ化合物半导体的副鳍110上的第一Ⅲ-Ⅴ化合物半导体的鳍120。不同成分的两个Ⅲ-Ⅴ材料在它们的界面处形成异质结135，其与导致鳍120和副鳍110之间传导带偏移和价带偏移的一个或更多的某一带隙差异（bandgap differential）关联。
在一些实施例中，副鳍110和鳍120各自是单晶，其具有来自周期表的Ⅲ族的至少一个元素（例如，Al、Ga、In等等）的第一子晶格和周期表的Ⅴ族的至少一个元素（例如，N、P、As、Sb等等）的第二子晶格。副鳍110和鳍120可各自是包含分别来自周期表的Ⅲ和Ⅴ族的两个、三个或甚至四个元素的二元、三元或四元Ⅲ-Ⅴ化合物半导体。因为鳍120是晶体管101的装置层，所以它有利地是具有高载流子（例如，电子）迁移率的Ⅲ-Ⅴ材料（例如但不限于InGaAs、InP、InSb、GaAs和InAs）。对于一些示范性InGaAs鳍实施例，In的摩尔分数在0.2和0.8之间。在一些有利实施例中，与有效沟道长度Leff关联的鳍120的沟道区域是本征Ⅲ-Ⅴ材料，并未有意采用任何电活性杂质来掺杂。副鳍110有利地是具有对鳍材料显著（例如，传导）带偏移的Ⅲ-Ⅴ材料，例如但不限于GaAs、InP、GaSb、GaAsSb、GaP、InAlAs、GaAsSb、AlAs、AlP、AlSb和AlGaAs。在一些实施例中，鳍120和副鳍110是互补杂质类型。例如，在鳍120要提供电子多数载流子沟道的情况中，副鳍110可采用p类型杂质（例如Mg和Be）来掺杂。
在一些实施例中，异质结鳍内副鳍的副尖端区域和鳍尖端区域的至少一个采用电活性掺杂物来掺杂。由图2A中虚线来标志的异质鳍区域130包含副鳍110的副尖端区域133和鳍120的尖端区域134。尖端区域134设置在沟道区域的相对端处。尖端区域134进一步设置在横向隔离物171之下。在其中沟道区域是本征的（即，无意掺杂）并且源极/漏极是再生长（re-grown）材料的一些实施例中，尖端区域134是鳍120的仅非本征掺杂部分。如以上所注意的，鳍尖端区域（和/或副尖端区域）内的掺杂物级别显著低于源极/漏极杂质级别。鳍尖端区域的轻掺杂物级别可按照许多数量级来变化。在一些示范性实施例中，鳍尖端区域具有1011-1015/cm3的掺杂物级别。有效活化效率还可非常大地例如在10%和100%之间。
在示范性实施例中，尖端区域134采用一个或更多两性掺杂物136来非本征掺杂。两性掺杂物包括可占用Ⅲ族子晶格内的晶格格位或Ⅳ族子晶格内的晶格格位的原子。当两性掺杂物占用Ⅲ族子晶格时，它将担当致使（render）Ⅲ-Ⅴ材料成为N类型的供体。当两性掺杂物转而占用Ⅳ族子晶格时，它将担当受体，致使Ⅲ-Ⅴ材料成为更加P类型。在一些示范性实施例中，两性掺杂物136是Si。备选两性掺杂物实施例包含Ge、Sn、Te、Se、O和C。在一些另外的实施例中，两性掺杂物136包含多于一个两性掺杂物（例如，Si和Ge、Si和Sn、Si和Te、Si和Se、或两性掺杂物的两个或更多掺杂物的任何其它组合）。在其中鳍120的沟道区域是本征的一些示范性实施例中，存在于尖端区域134中的仅非本征掺杂物是两性掺杂物136。在其中鳍120的沟道区域被非本征掺杂（例如采用n类型掺杂物）的其它实施例中，尖端区域134可采用两性掺杂物136和沟道掺杂物两者来掺杂。
在一些实施例中，副鳍区域133采用一个或更多杂质元素来非本征掺杂。如图2A中所图示的，副鳍区域133设置在尖端区域134正下方。对于其中副鳍110与鳍120互补地掺杂的实施例，尖端区域134的掺杂优选地不反掺杂副尖端区域133。对于其中副鳍110不与鳍120互补地掺杂（例如，副鳍110是本征的）的实施例，尖端区域134的掺杂优选地也不致使副尖端区域133成为与尖端区域134相同的传导性类型。在有利实施例中，尖端区域134和副尖端区域133两者包含两性掺杂物136。在一些此类实施例中，尖端区域134和副尖端区域133两者掺杂到两性掺杂物136的相同级别或浓度。如以下进一步描述的，尖端区域134和副尖端区域133之间的相等两性掺杂级别指示被采用以引入两性掺杂物136的过程。
在一些实施例中，两性掺杂物136作为鳍120中的第一杂质类型来优先活化，并作为副鳍110中的互补杂质类型来优先活化。此不同的两性现象在晶体管101中被利用以精确控制尖端区域134和/或副尖端区域133的垂直（z）限制，以便与异质结135相符。因此，在图2A中，跨越z高度H1的虚线框内的整个异质结区域130的掺杂提供具有在异质结135之下的仅H2的z高度的副尖端区域133，且同时提供具有在异质结135之上的仅H1-H2的z高度的尖端区域134。两性掺杂物136可被进一步精确控制到横向尺寸L1，例如通过使用良好发展的自对准制作技术来引入两性掺杂物136。因此，不同的两性现象能够实现两性掺杂物到异质鳍103的相对无法选择的引入，所述引入的一些可有利地诱发很少（如果有的话）Ⅲ-Ⅴ晶格损害。
在其中鳍120包括具有高电子迁移率的Ⅲ-Ⅴ材料的一个有利实施例中，异质鳍区域130采用作为尖端区域134内的n类型供体（图示为实心点）来优先活化并作为副尖端区域133内的p类型受体（图示为空穴）来优先活化的两性掺杂物136来掺杂。副尖端区域133的p类型掺杂可以以类似于硅沟道式的装置中的袖珍式植入或HALO的方式（例如减少Ioff和SCE）来增强晶体管101的性能。同样地，尖端区域134的n类型掺杂可以以类似于硅沟道式的装置中的尖端植入的方式（例如减少Rext）来增强晶体管101的性能。
对于两性掺杂物总之将作为一个类型还是另一个类型来活化的控制可通过各种因素，例如但不限于，两性掺杂物浓度、本征晶格成分、晶格中其它（共同）杂质的存在和两性掺杂物活化条件。在一些实施例中，因此两性掺杂物浓度在鳍120和副鳍110之间是不同的（例如，在鳍120中更高浓度）以驱动（drive）互补活化。然而，即使对于其中尖端区域134和副尖端区域133中的两性掺杂级别相等的实施例，有效传导性类型的活化的掺杂物可仍然被驱动为互补的，例如通过副鳍110和鳍120的本征晶格成分中的差异。将三元和四元子晶格添加到鳍120和副鳍110中的一个或另一个可驱动所述两个之间的有利两性现象差异。例如，更大Ⅲ族元素的引入可热力学地促成将更小两性掺杂物合并到Ⅲ族位（site）中，并反之亦然。对于其中鳍120是例如InGaAs的实施例，硅杂质可总之占用比Ⅴ族位更多的Ⅲ族位，导致有效n类型掺杂。然而，引入到GaAs副鳍110中的硅杂质例如可优先占用更多Ⅴ族位，导致有效p类型掺杂。
图2B图示依照一些实施例的通过沿图1A中所标志的B-B'平面的异质鳍宽度的截面图。B-B'平面经过鳍式FET 101的异质鳍区域130。如所图示的，沿鳍z高度H1，两性掺杂物136通过整个异质鳍宽度W1而存在。宽度W1可随实现而变化，但在示范性实施例中小于20nm并有利地小于10nm。在一些实施例中，如图2B中进一步图示的，异质鳍103的两性掺杂的部分是在副鳍隔离115之上延伸的部分。换句话说，如从副鳍隔离115的顶部表面所测量的整个鳍z高度H1采用两性掺杂物136来掺杂。相比之下，在嵌入于副鳍隔离115内的副鳍110的部分内实质上不存在两性掺杂物136。副鳍隔离115可以是适合于提供相邻副鳍之间的电隔离的任何非晶体材料。在一些示范性实施例中，副鳍隔离115是二氧化硅。也可采用其它已知电介质材料，包含低k材料。尽管实施例在此方面上不受限，但其它示范性材料包含掺杂碳的氧化物（CDO）、硅氧烷衍生物和诸如此类。
图2C图示依照一些实施例的通过沿图1A中所标志的C-C'平面的异质鳍宽度的截面图。C-C'平面经过Ⅲ-Ⅴ鳍式FET 101的沟道区域。如所图示的，栅极叠层170包含栅极电介质材料172和栅极电极材料173。虽然任何已知栅极叠层材料可被利用，但在一个示范性实施例中，高k材料（例如，具有9或更多的体相对电介质常数）与具有适合于鳍120的成分的功函的栅极金属一起被采用。在由图2C所图示的示范性实施例中，两性掺杂物不在鳍120的沟道区域和鳍110的副沟道区域两者中。
图2D图示依照一些实施例的通过Ⅲ-Ⅴ 鳍式FET 101的沟道区域、尖端区域和源极/漏极区域的长度的截面图。图2D扩展视野超越图2A中所图示的视野以进一步图示相对于异质外延源极/漏极140的副鳍110和鳍120的轻掺杂部分。在一些实施例中，异质外延源极/漏极140包括具有截然不同晶格组分的Ⅲ-Ⅴ化合物半导体以向接触金属化件150提供促进低电阻的有利低带隙。异质外延凸起（raised）的源极/漏极140可以是适合于对鳍120的欧姆接触的任何材料，例如但不限于InAs。在一些实施例中，源极/漏极140是单个晶体的。异质外延凸起的源极/漏极140被有利地重掺杂（例如，InAs实施例中的n类型）。
在图2D中所图示的示范性实施例中，轻掺杂的异质鳍区域130与异质外延凸起的源极/漏极140对接，使得晶体管101的沟道区域通过尖端区域134（图2A）电耦合到源极/漏极140。如图2D中进一步图示的，异质外延凸起的源极/漏极140与鳍120形成第一异质结，并与副鳍110形成第二异质结。在一些示范性实施例中，异质外延源极/漏极140缺乏任何两性掺杂物，这指示源极/漏极140已在鳍120和/或副鳍110的两性掺杂后被形成。然而在沿第一源极/漏极异质结的轻掺杂异质鳍区域130的情况中，两性掺杂物被优先活化成与源极/漏极140的传导性类型相同的传导性类型（例如，n类型）。在沿第二异质结的副源极/漏极区域132内（由小虚线框在图2D中标志），两性掺杂物被优先活化成与源极/漏极140互补的传导性类型（例如，p类型）。在一些实施例中，副源极/漏极区域132内的两性掺杂物与异质鳍区域130内的两性掺杂物相同。在另外的实施例中，副源极/漏极区域132内的两性掺杂物浓度与异质鳍区域130内的两性掺杂物浓度相同。掺杂物浓度的此相等指示区域130和132两者已同时地被掺杂，如以下进一步对于一些实施例所描述的。
图3图示依照一些备选实施例的通过Ⅲ-Ⅴ 鳍式FET 301的沟道区域、尖端区域和源极/漏极区域的长度的截面图。在由图3所图示的实施例中，源极/漏极区域未如在鳍式FET 101中那样被完全再生长。相反，鳍120包含重掺杂源极/漏极端138。重掺杂源极/漏极端138包括与鳍120的其它区域（例如，沟道区域或轻掺杂的尖端区域等等）的材料相同的Ⅲ-Ⅴ材料，但采用更大杂质级别来掺杂。在一些示范性实施例中，掺杂源极/漏极端138缺乏任何两性掺杂物，这指示源极/漏极区域138已在鳍120和/或副鳍110的两性掺杂后被形成。如在图3中进一步图示的，掺杂源极/漏极端138与副鳍110一起形成一个异质结。在沿此异质结的副源极/漏极区域132内，两性掺杂物被优先活化成与源极/漏极端138互补的传导性类型（例如，p类型）。在一些实施例中，副源极/漏极区域132内的两性掺杂物与异质鳍区域130内的两性掺杂物相同。在另外的实施例中，副源极/漏极区域132内的两性掺杂物浓度与异质鳍区域130内的两性掺杂物浓度相同。掺杂物浓度的此相等指示区域130和132两者已同时被掺杂，如以下进一步对一些实施例所描述的。
依照以上架构的Ⅲ-Ⅴ 鳍式FET可通过应用各种技术和处理室（chamber）配置的各种方法来制作。图4是流程图，其图示依照一些实施例的用于制作具有轻掺杂异质鳍区域的鳍式FET的示范性方法401。图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J和5K图示依照一些实施例的随方法401被执行而演进的沿鳍式FET 101的D-D'平面的截面图。图6A、6B、6C、6D、6E、6F、6G、6H、6I、6J和6K图示依照一些实施例的随图4中所示出的方法被执行而演进的沿鳍式FET 101的B-B'平面的截面图。
首先参考图4，方法401在操作410处开始，其中Ⅲ-Ⅴ异质结鳍被制作。在一些实施例中，Ⅲ-Ⅴ材料的众多岛在具有多个引晶表面区域的衬底之上被外延生长。在一些此类实施例中，引晶表面区域由高纵横比侧壁所围绕以实践纵横比设陷（trapping）（ART）并实现异质外延鳍材料中的可接受的晶体质量。ART技术是局部附加异质外延鳍制作的一个示例，其可有利减少跨各种异质结的热失配的效应。在备选实施例中，常规减去技术可被采用，其中衬垫（blanket）Ⅲ-Ⅴ膜叠层在衬底的整个工作表面之上被生长，或被转移到衬垫。那个衬垫膜叠层然后服从方法401的随后操作类似地被蚀刻进鳍结构中。
在由图5A和6A所图示的示范性实施例中，在完成操作410时，异质鳍103设置在衬底105上，其中鳍120的至少一部分延伸以超越围绕的副鳍隔离115 H1的z高度。在一些实施例中，z高度H1通过从异质鳍103周围凹槽蚀刻（recess etch）副鳍隔离材料115的预确定量来定义。z高度H1可随凹槽蚀刻的程度而变化，潜在地暴露副鳍110的侧壁z高度H2，如图6A中进一步图示的。在备选实施例中，阻挡层可被利用以确保副鳍隔离115的顶部表面与异质结135齐平（未描绘）。
返回到图4，方法401在操作420处继续，其中沟道掩模被图案化以保护要变成FET沟道区域的异质鳍的一部分。虽然任何已知掩蔽技术和材料可在操作420处被采用，但在一些实施例中，沟道掩模是通过多个过程保持直到在“后栅极（gate-last）”鳍式FET制作流程中被替换为止的栅极芯轴。此类实施例有利地与硅沟道式的鳍式FET制作兼容，使得PMOS晶体管能够在衬底的其它区域中被并发制作（未描绘）。在图5B和6B中所图示的示范性实施例中，牺牲栅极570被形成在异质鳍103的一部分之上。任何已知牺牲栅极结构和制作技术可在操作420处被采用以在鳍120的至少两个相对的侧壁上形成牺牲栅极570，进一步覆盖副鳍110的任何暴露的侧壁部分，并落在副鳍隔离115上。牺牲栅极570被图案化成牺牲栅极570的条纹，其在鳍120的沟道区域以及在副鳍隔离115以上延伸的副鳍110的任何副沟道区域之上延伸。异质鳍103的其它部分被暴露。在一些实施例中，副鳍隔离115可被进一步凹陷以暴露牺牲栅极570之下的副鳍110的附加部分（未描绘）。此种凹陷可以是各向异性的以保持自对准于牺牲栅极570的基础副鳍隔离115，或可以是各向同性的以横向蚀刻副鳍隔离115并底切（undercut）牺牲栅极570。
返回到图4，方法401在操作430处继续，其中未由沟道掩模或副鳍隔离115所保护的异质鳍的表面被暴露于掺杂物媒体。如以上所描述的，一些实施例中的掺杂物是两性掺杂物，例如本文中在别处所列出的那些的任何（例如，Si）。暴露于掺杂物媒体的鳍表面因此被自对准于沟道掩模（例如，牺牲栅极）。在掺杂物暴露之后，掺杂物在操作440处被扩散到异质鳍中。所扩散的掺杂物位置可被控制到从与掺杂物媒体接触的表面起的扩散长度内的异质鳍区域。
在操作430处的对掺杂物媒体的暴露可以以各种形式，但有利地通过诱发异质鳍中小晶格损害的基于表面的技术。一个此种技术需要含有移动掺杂物的固体薄膜的沉淀。备选方案包含采用含有掺杂物部分（moieties）的液体试剂来润湿鳍表面，或将鳍表面暴露于包括掺杂物部分的气体试剂。超低能量等离子体表面处理可还被实践。例如，异质鳍表面可在衬底被维持在低等离子体偏压时被暴露于掺杂物的等离子体。用于将掺杂物应用于与本文中所描述的Ⅲ-Ⅴ异质鳍材料和两性掺杂物兼容的材料表面的这些已知技术中的任何可被采用而没有限制。对于液体和气体试剂，掺杂物部分可与异质鳍的侧壁（和顶部）表面起反应，例如与自由键和/或氢键耦合以在鳍表面上形成掺杂物单层。对于掺杂物的液体应用，杂质被溶解在溶剂中。作为一个示例，对于Se掺杂实施例，Ⅲ-Ⅴ异质鳍材料表面可被暴露于硒代蛋氨酸（C5H11NO2Se）的水溶液。
在一些实施例中，加帽材料层可先于掺杂物扩散而被沉淀在掺杂物媒体（例如，掺杂的薄膜）或表面接合的掺杂物部分之上，以促进掺杂物到异质鳍体积中的固态向内扩散和/或阻碍来自异质鳍表面的掺杂物出气或升华。掺杂物扩散可由任何已知技术（例如但不限于，快速热处理RTP）来驱动/控制。在掺杂物扩散/活化之后，任何加帽材料可被剥离以再次暴露未由沟道掩模所保护的表面来为随后处理作准备。
在图5C和6C中所图示的示范性实施例中，采用要被输送到异质鳍的表面的掺杂物来掺杂的薄膜520被沉淀到异质鳍103的暴露的表面上，进一步覆盖牺牲栅极570。在一些实施例中，有机金属源、氧源和硅氢化合物（例如，硅烷）通过等离子体放电来反应以形成掺杂的氧化层。涂有氧化物的衬底随后被加热以将杂质从氧化物驱动到半导体中。可被利用的示范性掺杂的薄膜包含：硒掺杂的氧化物、碲掺杂的氧化物或碳掺杂的氧化物。其它示范性实施例包含非化学计量的富硅氮化硅膜。如图6D中进一步图示的，掺杂物从薄膜520扩散到接近于接触掺杂的薄膜520的所有表面的异质鳍103的区域中。因为掺杂的薄膜520被沉淀在所有暴露的鳍表面上，掺杂物需要仅从每个鳍侧壁扩散大约1/2鳍宽度。例如，在鳍宽度W1少于10nm的情况下，掺杂物需要仅扩散少于5nm以占用贯穿整个鳍宽度的晶格格位。应用于鳍表面的掺杂物可因此在鳍体积内被扩散为实质上均衡的。一旦活化，两性现象中的差异则确保副鳍110的任何掺杂部分维持定位于异质结135处的p-n结。
返回到图4，操作430和440可按需要被迭代多次以实现预期掺杂物浓度，以作为至少掺杂物媒体中的掺杂物浓度、掺杂物迁移率、和掺杂物活化效率的函数。在轻掺杂Ⅲ-Ⅴ鳍之后，方法401在操作450处继续在沟道掩模周围制作横向隔离物。任何常规自对准横向隔离物过程可在操作450处被采用以形成轻掺杂尖端区域和/或副尖端区域之上的保护结构和从沟道掩模横向隔开（standoff）随后处理。例如，电介质（例如，二氧化硅和/或氮化硅）可以共形地是沉淀在异质鳍之上和沟道掩模之上的衬垫。各向异性蚀刻随后被采用以清除除沿外形的边缘（along edged of topography）之外的电介质。在图5E和6E中进一步图示的示范性实施例中，横向隔离物171相邻于牺牲栅极570而形成。因为鳍尖端区域接近牺牲栅极570（因为它被自对准），横向隔离物171在轻掺杂的鳍尖端区域之上延伸。横向隔离物171还相邻于鳍120的侧壁以及副鳍110的任何暴露的侧壁而形成。
在方法401（图4）的一些实施例中，鳍表面掺杂可在操作450之后被重复以进一步增加现在与横向隔离物171自对准的区域中的两性掺杂物质量。备选地，不同的（非两性）掺杂物可通过在操作450之后执行的表面掺杂操作430来引入。在仍有的其它实施例中，横向隔离物形成操作450可相对于表面掺杂操作430被重排序，使得操作430和440仅在横向隔离物被形成之后才被执行。对于此类实施例，两性掺杂物的横向扩散可被依赖以便以自对准于横向隔离物的方式来掺杂尖端和副尖端区域。
一旦异质鳍的轻掺杂被完成，方法401就进行操作460，其中源极/漏极区域被形成。在一些实施例中，操作460需要蚀刻至少鳍120的端并从鳍120和/或副鳍110的引晶表面外延再生长掺杂的Ⅲ-Ⅴ半导体。任何已知外延源极/漏极再生长技术可被采用。在图5F和6F中进一步图示的示范性实施例中，相对于副鳍110而对鳍120的选择性蚀刻被执行以移除未由牺牲栅极570或横向隔离物171所保护的鳍120的端。此源极/漏极凹槽蚀刻可按某一预确定量来底切横向隔离物171，然而保留至少一些轻掺杂的尖端部分134。也保留引入到副鳍110的掺杂物。如图5G和6G中进一步图示的，晶体异质外延源极/漏极140随后被生长，例如通过有机金属化学蒸汽沉淀（MOCVD）、分子束外延（MBE）或氢化物汽相外延（HVPE）中的任何。材料（例如，InAs或其它Ⅲ-Ⅴ材料）可被重原处掺杂（例如，n类型）。在示范性实施例中，源极/漏极再生长不采用两性掺杂物。
在备选实施例中，没有源极/漏极凹槽蚀刻在操作460处被执行，并且转而鳍120的源极/漏极端部分通过任何已知技术（包含离子注入）来重掺杂。对于这些实施例的一些，源极/漏极掺杂再次不采用两性掺杂物。凸起的源极/漏极可在鳍120的源极/漏极端部分之上被生长。例如以上描述的任何异质外延技术可被采用以形成窄带隙的凸起的源极/漏极材料。此外延材料可进一步充当被扩散到鳍120的源极/漏极端部分中的掺杂物的源。在示范性实施例中，凸起的源极/漏极不采用两性掺杂物。
返回到图4，方法401在操作470处继续，其中沟道掩模采用持久栅极叠层来替换。方法401随后采用在操作480处执行的任何适合接触金属化和后端处理来实质上完成。对于图5H和6H中进一步图示的示范性实施例，鳍式FET隔离180被沉淀并平面化以暴露牺牲栅极570的顶部。如图5I和6I进一步描绘的，牺牲栅极570相对于隔离180被选择性移除，从而暴露鳍120的沟道区域（并潜在地暴露鳍110的副沟道区域）。包含栅极电介质172和栅极电极173的持久栅极叠层被形成在鳍结构的至少两个侧壁之上，如图5J和6J中所描绘的。虽然任何已知栅极叠层材料可被利用，在一个示范性实施例中，高k电介质材料连同具有适合于鳍120的Ⅲ-Ⅴ成分的功函的金属栅极电极一起被采用。如图5K和6K中所图示的，源极/漏极接触金属化件150通过任何已知技术来形成，并且鳍式FET 101实质上如图1A-1D中所介绍的。
图7图示采用包含异质外延Ⅲ-Ⅴ n类型晶体管的SoC的数据服务器机器和移动计算平台，所述晶体管具有例如采用如本文中在别处所描绘的两性掺杂物来掺杂的轻掺杂尖端和/或副尖端区域。服务器机器706可以是任何商业服务器（例如包含设置在机架内并联网在一起以用于电子数据处理的任何数量的高性能计算平台），其在示范性实施例中包含封装的单片SoC 750。移动计算平台705可以是配置用于电子数据显示、电子数据处理、无线电子数据传送或诸如此类的每个的任何便携式装置。例如，移动计算平台705可以是平板、智能电话、膝上型计算机等等中的任何，并可包含显示屏（例如，电容性、电感性、电阻性或光触摸屏）、芯片级别或封装级别集成系统710、和电池715。
不论设置在展开图720中所图示的集成系统710内还是作为服务器机器706内的独立封装的芯片，封装的单片SoC 750包含存储器块（例如，RAM）、包含至少一个异质外延Ⅲ-Ⅴ n类型晶体管（其具有例如通过如本文中在别处所描绘的两性掺杂物来掺杂的轻掺杂尖端和/或副尖端区域）的处理器块（例如，微处理器、多核微处理器、图形处理器或诸如此类）。单片SoC 750可连同功率管理集成电路（PMIC）730、包含宽频带RF（无线）传送器和/或接收器（TX/RX）（例如，包含数字基带以及模拟前端模块进一步包括传送路径上的功率放大器和接收路径上的低噪声放大器）的RF（无线）集成电路（RFIC）725和控制器735的一个或更多一起进一步耦合到板、衬底或内插器760。
在功能上，PMIC 730可执行电池功率调节、DC到DC转换等等，并且因此具有耦合到电池715的输入并带有将电流供应提供到其它功能模块的输出。如进一步图示的，在示范性实施例中，RFIC 725具有耦合到天线（未示出）以实现多个无线标准或协议的任何的输出，所述无线标准或协议包含但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、4G及以上的任何其它无线协议。在备选实现中，这些板级别模块的每个可被集成到单独IC上或被集成到单片SoC 750中。
图8是依照本发明的实施例的电子计算装置的功能框图。计算装置800可例如被发现在平台705或服务器机器706内。装置800进一步包含托管多个组件的母板802，所述多个组件例如但不限于处理器804（例如，应用处理器），其可进一步合并至少一个异质外延Ⅲ-Ⅴ n类型晶体管（其具有例如通过如本文中在别处所描绘的两性掺杂物来掺杂的轻掺杂尖端和/或副尖端区域）。处理器804可被物理和/或电耦合到母板802。在一些示例中，处理器804包含封装在处理器804内的集成电路管芯。通常，术语“处理器”或“微处理器”可表示处理来自寄存器和/或存储器的电子数据以将那个电子数据变换成可被进一步存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的任何部分。
在各种示例中，一个或更多通信芯片806可也被物理和/或电耦合到母版802。在另外的实现中，通信芯片806可以是处理器804的部分。取决于它的应用，计算装置800可包含可或可不被物理和电耦合到母版802的其它组件。这些其它组件包含但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速计、陀螺仪、扬声器、照相装置和海量存储装置（例如硬盘驱动、固态驱动（SSD）、紧致盘（CD）、数字通用盘（DVD）等等）或诸如此类。
通信芯片806可实现用于将数据来往于计算装置800的传递的无线通信。术语“无线”和它的派生词可被用来描述可通过使用通过非固体媒介的调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等等。所述术语未暗示关联装置不含有任何导线，尽管在一些实施例中它们可能不含有导线。通信芯片806可实现多个无线标准或协议的任何，包含但不限于本文中在别处所描述的那些无线标准或协议。如所讨论的，计算装置800可包含多个通信芯片806。例如，第一通信芯片可被专用于诸如Wi-Fi和蓝牙的较短范围无线通信，而第二通信芯片可被专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它的较长范围无线通信。
虽然本文中所阐明的某些特征已参考各种实现来描述，此描述未意图在限制意义上解释。因此，本文中所描述的实现的各种修改以及其它实现（其对本公开属于的领域中的技术人员是显而易见的）被认为位于本公开的精神和范围内。
将认识到的是，本发明不限于如此所描述的实施例，但能够采用修改和变更来实践而不背离所附权利要求的范围。例如以上实施例可包含如以下进一步提供的特征的特定组合。
在一个或更多第一实施例中，一种单片晶体管包括设置在衬底上的Ⅲ-Ⅴ异质结构，异质结构包括设置在第二Ⅲ-Ⅴ化合物半导体材料上的第一Ⅲ-Ⅴ化合物半导体材料。晶体管进一步包括设置在第一Ⅲ-Ⅴ化合物半导体材料的沟道区域之上的栅极叠层。晶体管进一步包括通过第一Ⅲ-Ⅴ化合物半导体材料中的尖端区域来电耦合到沟道区域的相对端的一对源极/漏极区域，尖端区域包括两性掺杂物。
在第一实施例的至少一些中，沟道区域中的多数电荷载流子是电子，并且两性掺杂物作为第一Ⅲ-Ⅴ化合物半导体材料内的供体，并作为第二Ⅲ-Ⅴ化合物半导体材料内的受体来优先活化。
在第一实施例的至少一些中，第二Ⅲ-Ⅴ化合物半导体材料的副尖端区域包括与尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度，两性掺杂物在第一和第二Ⅲ-Ⅴ材料的异质结处增大p-n结。
在第一实施例的至少一些中，第一Ⅲ-Ⅴ材料从由InGaAs、InAs、GaAs、InP、和InSb组成的组中被选择。
在第一实施例的至少一些中，第二Ⅲ-Ⅴ材料从由InP、AlSb、GaSb、GaAlSb、GaAsSb、InAlAs、GaAs、和AlGaAs组成的组中被选择。
在第一实施例的至少一些中，两性掺杂物从由Ge、Si、C、Sn、Te、Se、O组成的组中被选择。
在第一实施例的至少一些中，第一Ⅲ-Ⅴ材料包括In、Ga、和As的两个或更多，并且两性掺杂物是Si。
在第一实施例的至少一些中，一对源极/漏极区域进一步包括与尖端区域和第二Ⅲ-Ⅴ化合物半导体材料接触并与第二Ⅲ-Ⅴ化合物半导体材料的副源极/漏极区域接触的第三Ⅲ-Ⅴ化合物半导体，以及副源极/漏极区域还包括两性掺杂物。
在紧接以上第一实施例的至少一些中，副源极/漏极区域包括与尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度，两性掺杂物在第三和第二Ⅲ-Ⅴ材料的异质结增大p-n结。
在一个或更多第二实施例中，一种CMOS集成电路（IC），包括硅衬底、设置在衬底的第一区域之上的n类型Ⅲ-Ⅴ沟道式的鳍式场效晶体管（FET）。Ⅲ-Ⅴ FET进一步包含设置在衬底上的Ⅲ-Ⅴ异质结构鳍。异质结构鳍包含设置在p类型Ⅲ-Ⅴ化合物半导体材料的副鳍上的第一n类型Ⅲ-Ⅴ化合物半导体材料的鳍。Ⅲ-Ⅴ FET进一步包含设置在鳍的沟道区域之上的栅极叠层、包括通过鳍的尖端区域来电耦合到沟道区域的相对端的第二n类型Ⅲ-Ⅴ化合物半导体材料的一对源极/漏极区域，尖端区域包括两性掺杂物，并且尖端区域设置在也包括两性掺杂物的副鳍的副尖端区域上。CMOS IC进一步包括设置在衬底的第二区域之上的p类型硅沟道式的FET。
在第二实施例的至少一些中，两性掺杂物是Si、C、Ge、Sn、Te、Se、和O的至少一个，并且作为尖端区域内的供体，并作为副尖端区域内的受体来优先活化，以及尖端区域和副尖端区域包括两性掺杂物的相同浓度。
在第二实施例的至少一些中，第二n类型Ⅲ-Ⅴ化合物半导体材料与第二Ⅲ-Ⅴ化合物半导体材料的副源极/漏极区域接触，副源极/漏极区域还包括与尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度。
在一个或更多第三实施例中，一种制作Ⅲ-Ⅴ沟道式的鳍式场效晶体管（FET）的方法包括形成设置在衬底上的Ⅲ-Ⅴ异质结构鳍，n类型Ⅲ-Ⅴ化合物半导体材料的异质结构鳍设置在p类型Ⅲ-Ⅴ化合物半导体材料的副鳍上。方法包括形成鳍的沟道区域之上的掩模。方法包括将鳍和副鳍的暴露的表面与包括两性掺杂物的掺杂物媒体接触。方法进一步包括将两性掺杂物从掺杂物媒体热扩散到鳍和副鳍中。方法进一步包括形成相邻于掩模的横向隔离物以覆盖鳍的尖端部分和副鳍的副尖端部分，两者都包括两性掺杂物。方法进一步包括形成在未由掩模或横向隔离物所覆盖的鳍的端处的源极和漏极区域。方法进一步包括采用栅极叠层来替换掩模。方法进一步包括形成到源极和漏极区域的接触金属化件。
在第三实施例的至少一些中，将鳍和副鳍的暴露的表面与掺杂物媒体接触进一步包括在鳍的侧壁表面之上沉淀含有移动形式的两性掺杂物的掺杂物源膜，并采用第二膜来加帽掺杂物源膜。方法进一步包括在热扩散两性掺杂物后对Ⅲ-Ⅴ异质结构鳍选择性剥落掺杂物源膜和加帽膜。
在第三实施例的至少一些中，将鳍和副鳍的暴露的表面与掺杂物媒体接触进一步包括在鳍和副鳍的侧壁表面之上沉淀含有移动形式的两性掺杂物的掺杂物源膜，并在掺杂物源膜之上沉淀加帽膜。方法进一步包括在热扩散两性掺杂物后对Ⅲ-Ⅴ异质结构鳍选择性剥落加帽膜。
在第三实施例的至少一些中，将鳍和副鳍的暴露的表面与掺杂物媒体接触进一步包括通过包括两性掺杂物部分的液体来润湿鳍和副鳍的侧壁表面，并在接合于侧壁表面的两性掺杂物部分之上沉淀加帽膜。方法进一步包括在热扩散两性掺杂物后从Ⅲ-Ⅴ异质结构鳍剥离加帽膜。
在第三实施例的至少一些中，形成Ⅲ-Ⅴ异质结构鳍进一步包括从异质结构鳍的周围侧壁来凹陷非晶体隔离材料，以暴露n类型Ⅲ-Ⅴ化合物半导体材料的侧壁和至少一部分的p类型Ⅲ-Ⅴ化合物半导体材料。
在第三实施例的至少一些中，形成源极和漏极区域进一步包括凹槽蚀刻未由掩模或横向隔离物所覆盖的n类型Ⅲ-Ⅴ化合物半导体材料，并且外延生长进一步包括除了两性掺杂物外的供体掺杂物的较窄带隙n类型Ⅲ-Ⅴ化合物半导体材料。
在第三实施例的至少一些中，n类型Ⅲ-Ⅴ材料包括In、Ga、和As的两个或更多，并且两性掺杂物是Si。
在第三实施例的至少一些中，方法进一步包括将未由掩模或横向隔离物所覆盖的鳍和副鳍的暴露的表面与包括两性掺杂物的掺杂物媒体接触，并在形成源极和漏极区域之前将两性掺杂物从掺杂物媒体热扩散到鳍和副鳍中。
然而，以上实施例在这点上不受限，并且在各种实现中，以上实施例可包含采取此类特征的仅有的子集合、采取此类特征的不同顺序、采取此类特征的不同组合、和/或采取相比明确列出的那些特征的附加特征。本发明的范围因此应该参考所附的权利要求连同此类权利要求权利所赋予的等同物的全部范围来确定。

Claims (20)

1.一种单片晶体管，包括：
Ⅲ-Ⅴ异质结构，其设置在衬底上，所述异质结构包括设置在第二Ⅲ-Ⅴ化合物半导体材料上的第一Ⅲ-Ⅴ化合物半导体材料；
栅极叠层，其设置在所述第一Ⅲ-Ⅴ化合物半导体材料的沟道区域之上；以及
一对源极/漏极区域，其通过所述第一Ⅲ-Ⅴ化合物半导体材料中的尖端区域来电耦合到所述沟道区域的相对端，所述尖端区域包括两性掺杂物。
2.如权利要求1所述的晶体管，其中：
所述沟道区域中的多数电荷载流子是电子；以及
所述两性掺杂物作为所述第一Ⅲ-Ⅴ化合物半导体材料内的供体并作为所述第二Ⅲ-Ⅴ化合物半导体材料内的受体来优先活化。
3.如权利要求1所述的晶体管，其中所述第二Ⅲ-Ⅴ化合物半导体材料的副尖端区域包括与所述尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度，所述两性掺杂物提高在所述第一和第二Ⅲ-Ⅴ材料的异质结处p-n结的性能。
4.如权利要求1所述的晶体管，其中所述第一Ⅲ-Ⅴ材料从由InGaAs、InAs、GaAs、InP和InSb组成的组中选择。
5.如权利要求4所述的晶体管，其中所述第二Ⅲ-Ⅴ材料从由AlSb、InP、GaSb、GaAlSb、GaAsSb、InAlAs、GaAs和AlGaAs组成的组中选择。
6.如权利要求1所述的晶体管，其中所述两性掺杂物从由Si、C、Ge、Sn、Te、Se和O组成的组中选择。
7.如权利要求1所述的晶体管，其中：
所述第一Ⅲ-Ⅴ材料包括以下材料的两个或更多：In、Ga和As；以及
所述两性掺杂物是Si或C。
8.如权利要求1所述的晶体管，其中：
所述一对源极/漏极区域进一步包括与所述尖端区域和所述第二Ⅲ-Ⅴ化合物半导体材料接触并与所述第二Ⅲ-Ⅴ化合物半导体材料的副源极/漏极区域接触的第三Ⅲ-Ⅴ化合物半导体；以及
所述副源极/漏极区域还包括所述两性掺杂物。
9.如权利要求8所述的晶体管，其中所述副源极/漏极区域包括与所述尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度，所述两性掺杂物提高在所述第三和第二Ⅲ-Ⅴ材料的异质结处p-n结的性能。
10.一种CMOS集成电路（IC），包括：
硅衬底；
n类型Ⅲ-Ⅴ沟道式的鳍式场效晶体管（FET），其设置在所述衬底的第一区域之上，所述Ⅲ-Ⅴ FET进一步包含：
Ⅲ-Ⅴ异质结构鳍，其设置在所述衬底上，所述异质结构鳍包含设置在p类型Ⅲ-Ⅴ化合物半导体材料的副鳍上的第一n类型Ⅲ-Ⅴ化合物半导体材料的鳍；
栅极叠层，其设置在所述鳍的沟道区域之上；
一对源极/漏极区域，包括通过所述鳍的尖端区域来电耦合到所述沟道区域的相对端的第二n类型Ⅲ-Ⅴ化合物半导体材料，所述尖端区域包括两性掺杂物，并且所述尖端区域设置在也包括所述两性掺杂物的所述副鳍的副尖端区域上；以及
p类型硅沟道式的FET，其设置在所述衬底的第二区域之上。
11.如权利要求10所述的CMOS IC，其中：
所述两性掺杂物是Si、C、Ge、Sn、Te、Se和O的至少一个，并且作为所述尖端区域内的供体并作为所述副尖端区域内的受体来优先活化；以及
所述尖端区域和副尖端区域包括所述两性掺杂物的相同浓度。
12.如权利要求10所述的CMOS IC，其中所述第二n类型Ⅲ-Ⅴ化合物半导体材料与所述p类型Ⅲ-Ⅴ化合物半导体材料的副源极/漏极区域接触；以及
所述副源极/漏极区域还包括与所述尖端区域的两性掺杂物的浓度相同的两性掺杂物的浓度。
13.一种制作Ⅲ-Ⅴ沟道式的鳍式场效晶体管（FET）的方法，所述方法包括：
形成设置在衬底上的Ⅲ-Ⅴ异质结构鳍，n类型Ⅲ-Ⅴ化合物半导体材料的所述异质结构鳍设置在p类型Ⅲ-Ⅴ化合物半导体材料的副鳍上；
在所述鳍的沟道区域之上形成掩模；
将未由所述掩模所覆盖的所述鳍和所述副鳍的暴露的表面与包括两性掺杂物的掺杂物媒体接触；
将所述两性掺杂物从所述掺杂物媒体热扩散到所述鳍和副鳍中；
自对准地形成相邻于所述掩模的横向隔离物以覆盖所述鳍的尖端部分和所述副鳍的副尖端部分，两者都包括所述两性掺杂物；
自对准地形成在未由所述掩模或横向隔离物所覆盖的所述鳍的端的源极和漏极区域；
采用栅极叠层来替换所述掩模；以及
形成到所述源极和漏极区域的接触金属化件。
14.如权利要求13所述的方法，其中将所述鳍和所述副鳍的暴露的表面与所述掺杂物媒介接触进一步包括：
在所述鳍的侧壁表面之上沉淀含有移动形式的所述两性掺杂物的掺杂物源膜；以及
采用第二膜来加帽所述掺杂物源膜；以及
所述方法进一步包括在热扩散所述两性掺杂物后对所述Ⅲ-Ⅴ异质结构鳍选择性剥落所述掺杂物源膜和加帽膜。
15.如权利要求13所述的方法，其中：
将所述鳍和所述副鳍的暴露的表面与所述掺杂物媒体接触进一步包括：
在所述鳍和所述副鳍的侧壁表面之上沉淀含有移动形式的所述两性掺杂物的掺杂物源膜；以及
在所述掺杂物源膜之上沉淀加帽膜；以及
所述方法进一步包括在热扩散所述两性掺杂物后对所述Ⅲ-Ⅴ异质结构鳍选择性剥落加帽膜。
16.如权利要求13所述的方法，其中：
将所述鳍和所述副鳍的暴露的表面与所述掺杂物媒体接触进一步包括：
采用包括两性掺杂物部分的液体来润湿所述鳍和副鳍的侧壁表面；以及
在接合于所述侧壁表面的两性掺杂物部分之上沉淀加帽膜；以及
所述方法进一步包括在热扩散所述两性掺杂物后从所述Ⅲ-Ⅴ异质结构鳍剥离加帽膜。
17.如权利要求13所述的方法，其中形成所述Ⅲ-Ⅴ异质结构鳍进一步包括：
从所述异质结构鳍的周围侧壁来凹陷非晶体隔离材料，以暴露至少一部分的所述p类型Ⅲ-Ⅴ化合物半导体材料和所述n类型Ⅲ-Ⅴ化合物半导体材料的侧壁。
18.如权利要求13所述的方法，其中自对准地形成源极和漏极区域进一步包括：
凹槽蚀刻未由所述掩模或横向隔离物所覆盖的所述n类型Ⅲ-Ⅴ化合物半导体材料；以及
外延生长进一步包括除了所述两性掺杂物外的供体掺杂物的较窄带隙n类型Ⅲ-Ⅴ化合物半导体材料。
19.如权利要求13所述的方法，其中
所述n类型Ⅲ-Ⅴ材料包括In、Ga和As的两个或更多；以及
所述两性掺杂物是Si或C。
20.如权利要求13所述的方法，进一步包括将未由所述掩模或所述横向隔离物所覆盖的所述鳍和所述副鳍的暴露的表面与包括所述两性掺杂物的掺杂物介质接触，并在形成所述源极和漏极区域之前将所述两性掺杂物从所述掺杂物介质热扩散到所述鳍和副鳍中。
CN201580080418.0A 2015-06-27 2015-06-27 低损害自对准两性finfet尖端掺杂 Active CN107636838B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/038197 WO2017003414A1 (en) 2015-06-27 2015-06-27 Low damage self-aligned amphoteric finfet tip doping

Publications (2)

Publication Number Publication Date
CN107636838A CN107636838A (zh) 2018-01-26
CN107636838B true CN107636838B (zh) 2022-01-14

Family

ID=57608917

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580080418.0A Active CN107636838B (zh) 2015-06-27 2015-06-27 低损害自对准两性finfet尖端掺杂

Country Status (5)

Country Link
EP (1) EP3314667A4 (zh)
KR (1) KR102352659B1 (zh)
CN (1) CN107636838B (zh)
TW (1) TWI706567B (zh)
WO (1) WO2017003414A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233148B2 (en) 2017-11-06 2022-01-25 Intel Corporation Reducing band-to-band tunneling in semiconductor devices
WO2019125361A1 (en) * 2017-12-18 2019-06-27 Intel Corporation Switching device with pocket having high mobility carriers
CN110970300B (zh) * 2018-09-29 2023-09-22 中芯国际集成电路制造(上海)有限公司 堆叠环栅鳍式场效应管及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005477A (zh) * 2009-09-01 2011-04-06 台湾积体电路制造股份有限公司 集成电路、鳍式场效应晶体管及其制造方法
CN103199019A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 具有垂直鳍状件的鳍式场效应晶体管及其形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2296264A1 (fr) * 1974-12-24 1976-07-23 Radiotechnique Compelec Procede de realisation de dispositif semi-conducteur a heterojonction
EP0565054A3 (en) * 1992-04-09 1994-07-27 Hughes Aircraft Co N-type antimony-based strained layer superlattice and fabrication method
US8120063B2 (en) * 2008-12-29 2012-02-21 Intel Corporation Modulation-doped multi-gate devices
US20120161105A1 (en) * 2010-12-22 2012-06-28 Willy Rachmady Uniaxially strained quantum well device and method of making same
US8900973B2 (en) * 2011-08-30 2014-12-02 International Business Machines Corporation Method to enable compressively strained pFET channel in a FinFET structure by implant and thermal diffusion
US8896066B2 (en) * 2011-12-20 2014-11-25 Intel Corporation Tin doped III-V material contacts
WO2013095375A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Iii-v layers for n-type and p-type mos source-drain contacts
US9224809B2 (en) * 2012-05-17 2015-12-29 The Board Of Trustees Of The University Of Illinois Field effect transistor structure comprising a stack of vertically separated channel nanowires
US20140264607A1 (en) * 2013-03-13 2014-09-18 International Business Machines Corporation Iii-v finfets on silicon substrate
US8889541B1 (en) * 2013-05-07 2014-11-18 International Business Machines Corporation Reduced short channel effect of III-V field effect transistor via oxidizing aluminum-rich underlayer
US8912609B2 (en) * 2013-05-08 2014-12-16 International Business Machines Corporation Low extension resistance III-V compound fin field effect transistor
RU2643931C2 (ru) * 2013-06-28 2018-02-06 Интел Корпорейшн Устройства, основанные на избирательно эпитаксиально выращенных материалах iii-v групп
US9178045B2 (en) * 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005477A (zh) * 2009-09-01 2011-04-06 台湾积体电路制造股份有限公司 集成电路、鳍式场效应晶体管及其制造方法
CN103199019A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 具有垂直鳍状件的鳍式场效应晶体管及其形成方法

Also Published As

Publication number Publication date
EP3314667A1 (en) 2018-05-02
KR102352659B1 (ko) 2022-01-18
WO2017003414A1 (en) 2017-01-05
KR20180021157A (ko) 2018-02-28
EP3314667A4 (en) 2019-02-27
TWI706567B (zh) 2020-10-01
CN107636838A (zh) 2018-01-26
TW201711204A (zh) 2017-03-16

Similar Documents

Publication Publication Date Title
US11417655B2 (en) High-mobility semiconductor source/drain spacer
US10431690B2 (en) High electron mobility transistors with localized sub-fin isolation
TWI706470B (zh) 具有帶偏移半導體源極／汲極間隔件的高遷移率場效電晶體
CN108028272B (zh) 具有反向掺杂的掺杂剂扩散屏障的高电子迁移率晶体管
US10734511B2 (en) High mobility asymmetric field effect transistors with a band-offset semiconductor drain spacer
US10340374B2 (en) High mobility field effect transistors with a retrograded semiconductor source/drain
TWI713119B (zh) 具異接面摻雜物擴散障壁的高電子移動率電晶體及包括積體電路之裝置
CN107636838B (zh) 低损害自对准两性finfet尖端掺杂
US10546858B2 (en) Low damage self-aligned amphoteric FINFET tip doping
WO2017218015A1 (en) High-mobility field effect transistors with wide bandgap fin cladding
KR20170095833A (ko) 확산 허용 iii-v족 반도체 헤테로구조물 및 이를 포함하는 디바이스
CN109478566B (zh) 一种场效应晶体管及其制作方法、cmos集成电路、移动计算机平台

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant