TWI713119B - 具異接面摻雜物擴散障壁的高電子移動率電晶體及包括積體電路之裝置 - Google Patents

具異接面摻雜物擴散障壁的高電子移動率電晶體及包括積體電路之裝置 Download PDF

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吉伯特 狄威
威利 瑞奇曼第
阿南德 穆爾蒂
傑克 卡瓦萊羅斯
塔何 甘尼
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Abstract

諸如電晶體之III-V複合物半導體裝置，可形成於配置於矽基板上之III-V半導體材料之作用區中。III-V半導體之作用區及基板間之異接面提供擴散障壁，阻滯矽從基板擴散進入III-V半導體材料，其中矽否則可能做為電活性兩性污染。在若干實施例中，異接面係提供於配置在基板及包含電晶體通道區之鰭部間之子鰭之基部內。異接面置於較作用鰭部區更接近基板，確保所包含矽原子之熱擴散遠離III-V finFET之作用區。

Description

具異接面摻雜物擴散障壁的高電子移動率電晶體及包括積體電路之裝置
本發明係有關具異接面摻雜物擴散障壁的高電子移動率電晶體。
對於可攜式電子應用中積體電路(IC)之需求，已激發更大程度之半導體裝置整合。許多發展中的先進半導體裝置利用不含矽半導體材料，包括複合半導體材料(例如GaAs、InP、InGaAs、InAs、及III-N材料)。該些不含矽材料系統可用於高電子移動率電晶體(HEMT)，其中若干可為金屬氧化物半導體場效電晶體(MOSFET)。
用於製造高電子移動率電晶體之一技術包括於結晶矽基板上形成不含矽結晶裝置區(例如電晶體通道區)。然而，一問題在於來自其下基板之矽原子可做為不含矽裝置區內之污染。因此，用於減輕矽污染問題之技術 及結構有利地用於在矽基板上製造HEMT。
101、102‧‧‧III-V材料堆疊
110‧‧‧矽原子堆積
111、112、113‧‧‧異接面
201‧‧‧方法
205、210、220、230、240、250、260、270、280‧‧‧作業
305‧‧‧矽基板
306‧‧‧矽鰭部
307、310‧‧‧第一III-V材料層
309、320‧‧‧第二III-V材料層
315‧‧‧電場介質材料
390‧‧‧凹槽
391‧‧‧III-V異質鰭部
401‧‧‧III-V鰭式場效電晶體
440‧‧‧重摻雜III-V半導體源極/汲極
450‧‧‧金屬源極/汲極接點
470‧‧‧閘極堆疊
472‧‧‧閘極介電
473‧‧‧閘電極
480‧‧‧層間介電
495‧‧‧矽原子
505‧‧‧行動運算平台
506‧‧‧伺服器機器
510‧‧‧集成系統
515‧‧‧電池
520‧‧‧放大圖
525‧‧‧RF(無線)積體電路
530‧‧‧電力管理積體電路
535‧‧‧控制器
550‧‧‧系統晶片
560‧‧‧轉接板
600‧‧‧運算裝置
602‧‧‧主機板
604‧‧‧處理器
606‧‧‧通訊晶片
H1、H4‧‧‧z厚度
H2‧‧‧子鰭高度
H3‧‧‧側壁Z高度
Ion‧‧‧開啟狀態電流
Ioff‧‧‧關閉狀態電流
文中所描述之材料藉由範例描繪，並不侷限於附圖。為求描繪簡單清楚，圖中所描繪之元件不必然按照比例繪製。例如，為求清楚，若干元件之尺寸可相對於其他元件而誇大。此外，在經考量適當處，各圖間參考標記被重複以表示相應或類似元件。在圖中：圖1依據若干實施例，為原子探針X線斷層圖，描繪將異接面插入III-V材料堆疊內如何影響堆疊內之矽污染；圖2為流程圖，依據若干實施例，描繪形成具基於子鰭異接面之摻雜物擴散障壁之III-V電晶體的方法；圖3A、3B、3C、3D、及3E為等距圖，依據若干實施例，描繪隨著實施圖2中所描繪方法中之作業時演進之鰭部對結構；圖4A依據若干實施例，描繪經由採用圖3E中所描繪之III-V結構之高移動率finFET之通道區及源極/汲極區之長度之截面圖；圖4B依據若干實施例，描繪經由圖4A中所描繪之高移動率finFET之通道區及閘電極之寬度之截面圖；圖5依據本發明之實施例，描繪採用SoC之行動運算平台及資料伺服器機器，SoC包括具局部子鰭隔離之電晶體；以及圖6依據本發明之實施例，為電子運算裝置之功能方 塊圖。
【發明內容與實施方式】
參照附圖描述一或更多個實施例。雖然詳細描繪及討論特定組態及配置，應理解的是其僅為描繪目的。熟悉相關技藝之人士將認同其他組態及配置為可能的，而未偏離描述之精神及範圍。對於熟悉相關技藝之人士將顯而易見的是文中所描述之技術及/或配置，可用於文中詳細描述以外之各式其他系統及應用中。
參照下列針對附圖之詳細描述，其形成示例實施例之一部分並予以描繪。此外，將理解的是可利用其他實施例，且可實施結構及/或邏輯改變而未偏離所主張技術主題之範圍。亦應注意的是，例如上、下、頂部、底部等之方向及參考可僅用以促進圖中特徵之描述。因此，下列詳細描述並未採取限制的意義，且所主張技術主題之範圍僅由申請項及其等效物件定義。
在下列描述中，提出許多細節。然而，對於熟悉本技藝之人士顯而易見的是，可無該些特定細節而實現本發明。在若干狀況下，係以方塊圖形式而非細節顯示熟知方法及裝置，以避免混淆本發明。本說明書通篇提及「實施例」或「一實施例」或「若干實施例」意指結合實施例所描述之特定部件、結構、功能、或特性係包括於本發明之至少一實施例中。因而，本說明書通篇各式地方出現之「在實施例中」或「在一實施例中」或「在若干實施 例中」之用語不一定指本發明之同一個實施例。此外，特定部件、結構、功能、或特性可以任何適當方式組合於一或更多個實施例中。例如，在與第二實施例相關聯之特定部件、結構、功能、或特性不互斥之情況下，第一實施例可與第二實施例組合。
如描述及申請項中所使用，除非上下文另外清楚表示，否則單一形式「一」及「該」亦係期望包括複數形式。亦將理解的是，如文中使用之「及/或」用詞係指及包含一或更多個相關所列項目之任何及所有可能組合。
「耦接」及「連接」用詞，連同其衍生字，文中可用以描述組件間之功能或結構關係。應理解的是，該些用詞不期望為彼此之同義詞。而是，在特定實施例中，「連接」可用以表示二或更多個元件係彼此直接實體、光學、或電氣接觸。「耦接」可用以表示二或更多個元件係彼此直接或間接(其間具其他中介元件)實體或電氣接觸，及/或二或更多個元件彼此協作或互動(例如因果之關係)。
如文中使用之「之上」、「之下」、「之間」及「在上」用詞，係指一組件或材料相對於其他組件或材料之相對位置，其中該等實體關係顯著。例如，在材料的情況下，一材料或置於另一者之上或之下之材料可直接接觸或可具有一或更多個中介材料。再者，置於二材料間之一材料可與二層直接接觸或可具有一或更多個中介 層。相反地，第二材料「上之」第一材料與第二材料直接接觸。類似區別係在組件總成之狀況下實施。
如本描述通篇及申請項中所使用，由「至少一」或「一或更多個」用詞結合之項目清單，可意指所列項目之任何組合。例如，「A、B或C之至少一者」用語可意指A；B；C；A及B；A及C；B及C；或A、B及C。
文中所描述為異質磊晶結構之示例實施例，包括高架結晶III-V結構，於結晶矽基板之上延伸。使用異質磊晶生長技術形成III-V結構，可以凸起結構形成不含矽裝置(例如III-V通道場效電晶體)，於矽基板之第一區之上延伸。可於矽基板之其他區中形成矽裝置(例如矽通道場效電晶體)。
尤其對矽基板上之III-V裝置而言，與半導體製造中各式程序相關聯之熱轉換傾向於將來自其下基板之Si原子驅動進入不含矽裝置區中。在大部分III-V材料中，矽原子為兩性摻雜物，且通常優先摻雜n型III-V材料。在若干狀況下，III-V材料之無意之固態擴散摻雜可為可接受的，或甚至為有利的。例如，在PMOS電晶體中可能期望具有作用區及基板間之n型摻雜III-V材料，例如改進作用區之電氣隔離。然而，對III-V NMOS電晶體而言，下層經由矽污染之無意摻雜n型可於源極/汲極之間製造電路，導致極高關閉狀態電流Ioff。隨著電晶體之關鍵尺寸持續縮減，甚至鄰近作用區(例如通道及/或源 極/汲極區)之III-V材料之輕微無意n型摻雜可大幅降低NMOS裝置效能。
儘管以受體雜質反摻雜作用裝置區及矽基板間之任何III-V材料促進p型導電性，可避免矽污染之存在指示III-V材料之導電性型(即將矽污染降低至背景值)，該努力造成熱擴散各式雜質進入通道區中之實質風險，最終減少通道移動率。接著該反摻雜策略僅成功用於長通道裝置。
發明者已發現，藉由將一或更多個異接面插入配置於作用電晶體區及基板間之III-V材料內，可阻止或至少顯著阻滯諸如矽施體之摻雜物原子之熱擴散。因此，在若干實施例中，組成地調變遠離作用區域之一部分III-V材料而形成摻雜物擴散障壁。在具I型能帶偏移之示例實施例中，較窄帶隙材料係配置於較寬帶隙III-V材料及矽摻雜物源(例如矽基板)之間。已發現較窄及較寬帶隙III-V材料間之異接面做為擴散障壁，阻滯矽原子從基板擴散進入配置於與基板相對之較寬帶隙III-V材料側面之III-V材料之實質上未摻雜區。從基板擴散之矽原子接著將在較窄帶隙材料內處於較高濃度。與基板相對之異接面側面之III-V材料具有顯著較低的摻雜物原子濃度，並可實質上係未摻雜(即低於檢測極限)。顯著地，基於III-V異接面之功能為擴散障壁，III-V異接面有利地接近基板，且理想地較作用區更接近基板，以包含矽雜質至III-V材料堆疊厚度之微小部分。因而，與其嘗試逆轉接 近作用區之矽擴散之電效應，反而採用異接面工程以阻滯遠離作用區之點的矽擴散，使III-V材料之剩餘部分保持更純淨。最終結果為具高移動率之作用區及具較低關閉狀態洩漏電流之裝置。
在若干實施例中，矽擴散障壁包含在與第一帶隙相關聯之第一III-V材料及與第二帶隙相關聯之第二III-V材料間之III-V異接面。在若干有利實施例中，帶隙中差異進一步招致至少250meV之傳導帶偏移(CBO)，且第二III-V材料具有傳導帶或較第一III-V材料更高的能量，並藉由第一III-V材料而與基板實體分離。較大之偏移亦係可能(例如350meV或更多)。
圖1為原子探針X線斷層圖，依據若干實施例，描繪藉由將異接面插入堆疊內而減少矽污染。在圖1中，點密度描繪矽濃度，其中較高點密度，與較高矽濃度相關聯。以大致匹配z高度(與材料厚度相關聯)並列描繪二III-V材料堆疊101及102，各依循相同熱處理。參考III-V材料堆疊101包括配置於矽基板305上之第一III-V材料層310。第二III-V材料層320具有與III-V材料層310不同III-V合金組成，並形成異接面111。在III-V材料堆疊101中，III-V材料層310為具有大於III-V材料層320之傳導帶能量之合金組成，在若干範例中，為較寬帶隙材料。III-V材料層310可具有來自III-V材料層320之幾百meV或更多之CBO。雖然該配置可造成某些與配置於III-V材料層320內之作用區域內包含電荷載子 (例如電子)相關聯之優點，但可見到顯著矽濃度(例如1-1.5e19矽原子/cm3)延伸遍及堆疊101中之材料層，且若干矽原子堆積110鄰近異接面111。因為III-V材料層320中的矽雜質可潛在地降低載子移動率，且若電啟動為n型施體，則III-V材料層310內之矽雜質可潛在地增加洩漏，採用III-V材料堆疊101之電晶體可顯示較不理想之特性(例如Ioff及Ion)。
比較上，依據若干實施例，示例III-V材料堆疊102包括基於異接面之摻雜物擴散障壁。堆疊102包括配置於矽基板305上之第一III-V材料層307。在若干實施例中，III-V材料層307為第一個：GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。第二III-V材料層309具有與III-V材料層307不同III-V合金組成，並形成異接面112。在若干實施例中，III-V材料層309為第二個：GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。在III-V材料堆疊102中，III-V材料層為具有較材料層307更高傳導帶能量之合金組成。在若干示例實施例中，基於I型能帶偏移，材料層309具有較III-V材料層307更寬帶隙。例如，AlAs或AlGaAs材料層309可配置於GaAs材料層307上。在另一範例中，InP材料層309係配置於InGaAs材料層307上。在示例實施例中，III-V材料層309為具有來自III-V材料層307之至少250meV CBO之 合金，有利地為350meV或更高。因此，相對於基板305，異接面112係從異接面111轉化。顯著地，矽濃度於異接面112陡然下降。例如，基於III-V材料層307內之矽雜質濃度為中e19矽原子/cm3，矽雜質濃度降至III-V材料層309內之低e18矽原子/cm3。
基於III-V材料層307之適當選擇，所欲傳導帶偏移可與其他異接面組合提供。例如，材料堆疊102進一步包括具有與III-V材料層309不同III-V合金組成之第三III-V材料層310。在若干實施例中，III-V材料層310為以下之一：GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。在若干有利實施例中，III-V材料層310為具有較III-V材料層309更低傳導帶能量之合金組成，並可進一步具有較III-V材料層309更窄帶隙。例如，AlGaAs或GaAs材料層310可配置於AlAs材料層309上，或InGaAs材料層310可配置於InP材料層309上。在示例實施例中，III-V材料層310具有來自III-V材料層309之幾百meV或更多之CBO。在若干實施例中，III-V材料層310具有與III-V材料層307相同III-V合金組成。例如，GaAs材料層310係配置於AlAs材料層309上，而AlAs材料層309係配置於GaAs材料層307上，AlGaAs材料層310係配置於AlAs材料層309上，AlAs材料層309進一步配置於AlGaAs材料層307上。關於另一範例，InGaAs材料層310可配置於InP材料層309 上，InP材料層309進一步配置於InGaAs材料層307上。
具有與III-V材料層310不同III-V合金組成之第四III-V材料層320形成異接面111。在若干實施例中，III-V材料層320為以下之一：GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。在示例實施例中，III-V材料層320為具有高電荷載子移動率及具相對於III-V材料層310之CBO之材料，此將封鎖電荷載子以使其免於朝基板傳輸。在若干實施例中，III-V材料層320為具有較III-V材料層310更低傳導帶能量之合金組成。III-V材料層可進一步具有較III-V材料層310更窄帶隙。例如，InGaAs鰭部(例如In0.53Ga0.47As)及適於InP/InGaAs子鰭，亦可適於GaAs/AlAs子鰭等。同樣地，III-V材料堆疊102可包括III-V材料堆疊101，III-V材料堆疊101係配置於插入材料堆疊101之下之其餘異接面112及113上。對III-V材料層310具有與III-V材料層307相同III-V合金組成之實施例而言，III-V材料堆疊102可描述為包括III-V材料堆疊101，並具插入III-V材料層310內之寬帶隙材料309。
如圖1中所示，III-V材料層310及320矽污染低於APT測量技術之檢測極限(例如小於1e18矽原子/cm3)。顯著地，甚至在異接面111，材料堆疊101中相關聯之矽堆積110具有材料堆疊102內之矽原子濃度仍低 於1e18原子/cm3。
圖1描繪帶隙工程矽擴散障壁之效力。技術或方法可進一步與其他技術組合，例如支撐擴散障壁及/或減少實施充分障壁所需之III-V材料堆疊總厚度。儘管不限於理論，目前理解的是，藉由負電荷空缺，矽施體原子可擴散通過III-V半導體材料，其量可經由反摻雜受體雜質(例如C、Zn、Be、或Mg)而減少。因此，在若干實施例中，僅遠離作用區域之III-V材料基部被反摻雜。此反摻雜區做為額外擴散障壁進一步阻滯矽從基板擴散進入接近作用區之III-V材料之實質上未摻雜區。在若干實施例中，與異接面擴散障壁(例如圖1中III-V材料層307)相關聯之第一III-V材料層被反摻雜至高於1e18原子/cm3之雜質濃度，且有利地為至少5e18原子/cm3。在若干示例NMOS finFET實施例中，反摻雜不大於1e19原子/cm3。若反摻雜物種類從擴散障壁熱擴散進入作用(通道)區，則該些反摻雜位準將避免妥協短通道電晶體效能。因此，反摻雜III-V材料厚度增加，或相對於通道之障壁位置增加，以便適應裝置縮放等。
實施基於異接面之擴散障壁之III-V材料層厚度可改變。在有利實施例中，實施擴散障壁(例如圖1中異接面112)之異接面較障壁之於作用區，更接近摻雜物雜質之來源(例如矽基板)。該位置中，擴散障壁可將大部分III-V材料堆疊維持在較低雜質摻雜物位準，其將偏向高載子移動率及低洩漏。
以上所描述之實施例可應用於以配置於矽基板上之III-V材料系統實施之廣泛裝置及積體電路。類似策略亦可用於在矽基板上異質磊晶生長之其他材料系統(例如矽上GaN等)。以下在利用半導體鰭部結構之示例場效電晶體(FET)實施例(即finFET)的背景下，進一步描繪以上介紹之原理及方法。然而，一般技術之人士可輕易將該些示教同樣地應用於其他電晶體設計(例如異接面雙極電晶體)、其他電晶體幾何(例如平面電晶體或奈米線電晶體)。以上介紹之原理及方法及文中解釋之finFET實施例亦可應用於其他微電子裝置，諸如但不侷限於電光裝置(例如III-V光檢測器)。
依據一或更多個實施例，各種方法及/或技術可用於以矽基板上之III-V材料製造finFET，包括基於異接面之矽擴散障壁。圖2為流程圖，依據若干實施例，描繪示例方法201，形成具子鰭矽擴散障壁之III-V電晶體。圖3A、3B、3C、3D、及3E為等距圖，依據若干實施例，描繪實施一對鰭部結構成為方法201中之作業。
在若干示例實施例中，利用高寬比捕獲(ART)達成可接受之異質磊晶III-V鰭部材料中之結晶品質。文中以方法201背景所描述之ART技術為附加異質磊晶鰭部製造之範例，可有利地減少跨越特定III-V材料堆疊內各式異接面之晶格錯位的影響。在替代實施例中，可採用傳統減法技術，其中包覆層磊晶膜堆疊生長於矽基板上，並於包覆層膜堆疊之生長中，在適當點引進異 接面做為矽擴散障壁。接著使用任何已知技術，將包覆層材料圖案化為電晶體結構(例如finFET)。
參照圖2，在作業210，凹槽形成在配置於矽基板上之介電材料中。經由介電材料之z厚度，暴露結晶矽基板表面以播種III-V材料之後續磊晶生長，可完全圖案化凹槽。在圖3A所描繪之示例實施例中，作業210進一步招致在結晶矽基板上形成鰭部。可採用任何矽鰭部圖案化程序以抵達從矽基板305延伸之複數個矽鰭部306。在若干有利實施例中，儘管未描繪，在任何已知矽通道MOSFET之製造中進一步採用矽基板305(例如做為PMOS裝置，用於單片整合III-V MOS電晶體以致能CMOS積體電路)。示例實施例中實質上單晶基板305之結晶方位為(100)、(111)、或(110)。然而，其他結晶方位亦可行。例如，基板工作表面可朝向[110]誤切或偏切2-10°，以促進異質磊晶子鰭材料110之晶核生成。其他基板實施例亦可行，且範例包括碳化矽(SiC)、絕緣體上矽(SOI)基板、或矽鍺(SiGe)。
如圖3B中進一步描繪，將電場介質材料315沉積於矽鰭部306上，並以鰭部306之頂表面平面化。介電材料315可為已知適合做為場隔離或淺凹槽隔離(STI)材料之任何介電材料，諸如二氧化矽。如圖3C中進一步描繪，矽鰭部306相對於介電材料315而選擇性蝕刻，形成暴露一部分基板305之凹槽390。在若干實施例中，基板305之暴露部分被蝕刻凹入。在描繪之範例中， 具正傾斜側壁之凹入被蝕刻進入基板305，其進一步提昇後續生長之結晶子鰭材料中，結晶缺陷(例如錯位)之捕獲。在若干實施例中，其中矽基板305為(100)矽，採用結晶溼式蝕刻以移除矽鰭部306及/或小平面基板305，暴露蝕刻之凹入內的(111)平面。(111)平面可提供與III-V材料之較佳晶格匹配，改進後續生長之結晶III-V材料的品質，及減少反相邊界引發之缺陷。但，其他小平面幾何亦為可行。
儘管凹槽390之尺寸可改變，高寬比(z深度：y尺寸)有利地為至少2：1，更有利地為3：1或更多。在若干實施例中，凹槽390具有10及200nm間之最小橫向關鍵尺寸(CD)。然而，凹槽材料z厚度及CD可視需要維持選擇用於所欲電晶體電流攜帶寬度等之預定鰭部高度的可工作高寬比。
返回圖2，方法201持續將包括異接面擴散障壁之III-V子鰭嵌入電場介質。在作業220，實質上單晶III-V半導體之第一厚度從作業210形成之凹槽底部暴露之矽基板表面(或從其上生長之晶種層)磊晶生長。「實質上」單晶用詞係用以確認可呈現任何數量結晶缺陷，但將傾向於在凹槽邊緣捕獲。在若干實施例中，作業220招致磊晶生長諸如GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP之III-V半導體材料之第一層。諸如但不侷限於金屬有機化學氣相沉積(MOCVD)、分子束磊晶 (MBE)、或氫化物氣相磊晶(HVPE)之任何磊晶生長技術可用於作業220。在示例實施例中，於基板/晶種表面上選擇性磊晶生長III-V材料，以部分回填凹槽390。在作業220，設定饋給氣體及可能地其他磊晶程序控制參數(例如溫度、分壓等)，而供應第一III-V合金組成。在示例實施例中，第一III-V半導體材料可快速調變為新組成，而將具有顯著較大帶隙及/或CBO。在一實施例中，於作業220生長二元合金，諸如但不侷限於GaAs、InGaAs、或AlGaAs。亦可生長第三及第四III-V合金。在若干進一步實施例中，提供包含C、Zn、Be、或Mg之一或更多個來源，以現場摻雜III-V磊晶材料p型至所欲雜質濃度(例如於作業220，減少生長之第一III-V材料層內之矽擴散性)。於作業220生長之第一子鰭III-V半導體材料可相對薄，而有利地將異接面擴散障壁置放盡可能接近矽來源(例如基板)。例如，在若干示例實施例中，第一子鰭III-V半導體材料生長至不大於100nm之厚度，且有利地為50nm或更小。
在作業230，改變饋給氣體及可能地其他磊晶程序控制參數(例如溫度、分壓等)，以組成地調變III-V材料組成，及生長與較III-V材料之第一層更寬帶隙及/或CBO相關聯之III-V材料之第二層。在若干有利實施例中，較寬帶隙與第一及第二子鰭層間之CBO偏移相關聯，為至少250meV。CBO偏移可較大(例如350meV或更大)。在若干有利實施例中，第一及第二子鰭層間之 III-V合金組成突然發生改變，例如超越不大於10nm之材料厚度。若在作業220生長之第一III-V材料層包括反摻雜物，亦於作業230排除反摻雜源以從凹槽內包含之第一子鰭III-V材料表面生長實質上未摻雜(即未刻意摻雜)III-V材料之第二厚度。基於生長參數現場改變，可以持續方式實施作業220及230。在若干實施例中，作業230招致磊晶生長III-V半導體材料之第二厚度，諸如GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP，決定為作業220生長之第一材料層的組成功能。在一示例實施例中，其中第一III-V材料層為GaAs、InGaAs、或AlGaAs，作業230招致生長AlGaAs或AlAs材料層。第二子鰭III-V半導體材料可生長至寬範圍厚度。厚度可限制為若干預定目標而抵達所欲最後異質鰭部高度。在若干示例實施例中，第二子鰭III-V半導體材料生長至不大於100nm之厚度，且有利地為50nm或更小。
在異接面擴散障壁到位之前提下，方法201持續至作業240，其中改變饋給氣體及可能地其他磊晶程序控制參數(例如溫度、分壓等)，以從凹槽內包含之第二III-V子鰭材料層表面磊晶生長第三III-V子鰭材料層。基於生長參數現場改變，可以持續方式實施作業230及240。在若干實施例中，作業240招致磊晶生長III-V半導體材料之第三厚度，諸如GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、 GaP、AlAs、或InGaP。在若干示例實施例中，於作業220生長之相同材料於作業240生長(例如GaAs、InGaAs、或AlGaAs)。同樣地，多個III-V材料形成具至少二異接面之子鰭結構。在有利實施例中，實施作業240而未刻意摻雜，以生長具最低可能雜質摻雜之III-V材料。第三子鰭III-V半導體材料可生長至寬範圍厚度，因為可採用材料以提供具後續生長之III-V鰭部材料的第三異接面，其中作用裝置區為常駐。第三子鰭III-V半導體材料之厚度可限制至若干預定目標，以抵達所欲最後異質鰭部高度。在若干示例實施例中，第三子鰭III-V半導體材料生長至不大於100nm之厚度，且有利地為50nm或更小。
在已生長子鰭之前提下，方法201持續至作業250，其中再次改變饋給氣體及可能地其他磊晶程序控制參數(例如溫度、分壓等)，以從凹槽內包含之第三III-V子鰭材料層表面磊晶生長III-V鰭部材料層。從III-V子鰭之未摻雜部表面形成之作用鰭部材料仍包含於凹槽內。基於生長參數現場改變，可以持續方式實施作業240及250。在若干實施例中，作業250招致磊晶生長III-V半導體材料之第四厚度，諸如GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。在若干示例實施例中，作業250生長之III-V材料與較作業240生長之III-V材料更大真空電子親和力相關聯，導致傳導帶偏移。在若干實施例 中，作業250生長之III-V材料具有較作業240生長之III-V材料更窄帶隙(即I型能帶偏移)。例如，其中GaAs、InGaAs、AlGaAs、或InP於作業240生長，InGaAs合金(例如In0.53Ga0.47As)於作業250生長。在有利實施例中，實施作業250而未刻意摻雜，以生長具最低可能雜質摻雜之III-V材料。該材料具有有利地高載子(電子)移動率及低洩漏電流(具封鎖來自子鰭III-V材料之CBO的電荷載子)。鰭部III-V半導體材料可生長至寬範圍厚度，因為可採用材料以提供鰭部體積，其中作用裝置區為常駐。鰭部III-V半導體材料之厚度可限制至若干預定目標，以抵達所欲最後異質鰭部高度。在若干示例實施例中，第三子鰭III-V半導體材料生長至不大於60nm之厚度，且有利地為50nm或更小。
圖3D進一步描繪磊晶鰭部生長作業220-250後之示例結構。如同所示，III-V異質鰭部391包括第一III-V子鰭層307，其可為反摻雜或未被反摻雜、靠近、鄰近、或接近基板305。異質鰭部391進一步包括配置於子鰭層307上之實質上未摻雜第二III-V子鰭層309。因此，如上述，子鰭層307及309間之異接面做為矽擴散障壁，維持第三子鰭III-V材料層310及/或鰭部III-V材料層320內之較低矽污染程度。
返回圖2，方法201持續，於作業260，其中使用任何已知技術而以周圍電場介質材料平面化III-V鰭部材料。電場介質材料接著凹入至所欲程度以暴露III-V 鰭部材料之側壁。在圖3E所描繪之示例實施例中，蝕刻凹入介電材料315以暴露更多或較少異質鰭部391。在描繪實施例中，介電材料315充分凹入以暴露至少大部分之鰭部III-V材料320，且更有利地實質上暴露全部鰭部材料320。在進一步實施例中，未暴露子鰭材料310。在示例實施例中，III-V異質鰭部391具有20-80nm之最大側壁z高度H3。如進一步描繪，包括由較寬帶隙III-V子鰭層309分離之較窄帶隙III-V子鰭層307及310的子鰭，從與基板305之介面延伸最大z高度H2。在若干示例實施例中，異質鰭部391之橫向CD介於10-50nm之間，子鰭高度H2介於200及250nm之間。在若干進一步實施例中，III-V子鰭層307具有z厚度H1，其不大於子鰭高度H2之10%。在示例實施例中，其中子鰭高度H2介於200及250nm之間，III-V子鰭層307具有20-50nm之最大z厚度H1。在若干進一步實施例，III-V子鰭層309具有z厚度H4，其不大於子鰭高度H2之50%。在示例實施例中，其中子鰭高度H2介於200及250nm之間，III-V子鰭層309具有50-100nm之最大z厚度H4。
返回圖2，基於從每一異質鰭部製造FET，方法201持續。可採用任何已知finFET程序，包括閘極優先及閘極最後技術兩者。對示例閘極最後實施例而言，於作業270實施犧牲閘極形成及置換程序。通常，閘極堆疊心軸係形成於暴露III-V鰭部之通道區上。可採用任何已知犧牲閘極結構及製造技術。例如，犧牲閘極材料可使用 任何傳統技術而形成於III-V鰭部材料上。犧牲閘極材料可形成於鰭部材料之至少二側壁上，並著陸於鄰近電場介質材料上。亦可使用任何傳統技術形成閘極間隔體介電。在形成閘極心軸後，於III-V半導體鰭部材料之源極/汲極端形成摻雜區。
藉由沉積任何適當組成之重摻雜半導體，可形成一對源極/汲極區。在若干實施例中，採用磊晶程序以形成單晶源極/汲極區。層間介電(ILD)可沉積於源極/汲極區上，並以閘極心軸平面化。接著相對於周圍介電材料而選擇性移除閘極心軸，暴露鰭部材料。閘極堆疊接著形成於III-V鰭部材料之至少二側壁上。接著以後端金屬化完成方法201，包括源極/汲極接點金屬互連複數個NMOS III-V finFET進入IC，例如CMOS IC進一步包括PMOS電晶體。在若干實施例中，PMOS電晶體(例如finFET)為矽通道裝置，並無與基板矽摻雜相關之相等顧慮。在若干替代實施例中，由於子鰭之基板矽摻雜將傾向於摻雜子鰭n型，PMOS電晶體(例如finFET)各包括p型源極/汲極區間之III-V半導體通道，並配置於實質上無不含矽雜質之III-V半導體材料之子鰭上，傾向於改進電氣隔離。
圖4A依據若干實施例，描繪經由III-V finFET 401之通道區及源極/汲極區之長度，沿圖3E中所描繪之A-A’線之截面圖。圖4B依據若干實施例，描繪經由III-V finFET 401之通道區及閘電極之寬度，沿圖3E 中所描繪之B-B'線之截面圖。電晶體401包括單晶III-V異質鰭部391，具有第一尺寸(例如x)之最小橫向CD，及第二尺寸(例如y)之較長橫向CD。包括通道區之作用裝置區係配置於鰭部材料320內。
電晶體401包括通道區，由包括閘極介電472及閘電極473之閘極堆疊470覆蓋。通道區係經由覆蓋閘電極473而施加之場效而予調變。雖然可利用任何已知閘極堆疊材料，在一示例實施例中，閘極介電472為高k材料具9或更多之單體相對介電常數(例如Al2O3、HfO2等)。閘電極473可包括具適於鰭部材料320之III-V合金之功函數的任何金屬。通道區進一步配置於一對重摻雜III-V半導體源極/汲極440之間。III-V半導體源極/汲極可為與通道不同之合金，並摻雜至例如至少1e19施體雜質原子/cm3。摻雜之源極/汲極材料440可為適於鰭部材料320之歐姆接點的任何材料，諸如但不侷限於InAs。在若干實施例中，源極/汲極材料440為單晶。金屬源極/汲極接點450與摻雜之源極/汲極材料440接觸，並藉由層間介電480及/或閘極介電472之橫向間隔體而與閘極堆疊470電氣隔離。
電晶體401包括配置於鰭部320及矽基板305間之三或更多III-V半導體材料之子鰭。在與製造電晶體401相關聯之各式熱程序後(包括後端互連金屬化)，因至少部分中介子鰭III-V材料層309具有CBO，故接近基板305及遠離作用區之子鰭III-V材料層307包含較接近 作用區及遠離基板305之子鰭III-V材料層310更高濃度矽雜質。如圖4B中進一步描繪，矽原子495從基板305熱擴散，並進入第一子鰭層307之III-V材料，子鰭III-V材料層309之存在形成限制。
在若干實施例中，在IC製造後，在與基板305之介面之矽雜質濃度(例如至少1e19原子/cm3)，為較鰭部320之介面之子鰭層310內之矽雜質濃度(例如小於1e18原子/cm3)高至少一個數量級。對該些示例實施例而言，鰭部材料320內之矽雜質濃度為低1e18原子/cm3。依據技術，鰭部材料320內之矽雜質濃度為無法探測(即低於技術之檢測極限)。例如，APT無法檢測鰭部材料320中之矽，而輔助離子質譜儀(SIMS)於若干e17原子/cm3濃度或更低，可檢測矽。
如上述，子鰭磊晶堆疊中異接面擴散障壁層之存在有益於許多裝置結構，超越示例實施例之上下文中所描述之finFET架構。例如，儘管子鰭於環繞式閘極(奈米線)電晶體中可至少部分犧牲，在處理從基板釋放鰭部之上游期間，控制矽熱擴散進入奈米線通道仍是重要的。因此，如上述異接面擴散障壁可實質上併入子鰭，但接著於後續處理期間至少部分移除。
圖5依據本發明之實施例，描繪行動運算平台及資料伺服器機器，採用包括具異接面摻雜物擴散障壁之III-V電晶體之SoC。伺服器機器506可為任何市售伺服器例如包括任何數量之高性能運算平台，其置於線架內 並以網路連接在一起，用於電子資料處理，在示例實施例中包括封裝單片SoC 550。行動運算平台505可為任何可攜式裝置，係組配用於電子資料顯示、電子資料處理、無線電子資料傳輸等之各者。例如，行動運算平台505可為平板電腦、智慧手機、膝上型電腦等任一項，並可包括顯示幕(例如電容式、電感式、電阻式、或光學觸控螢幕)、晶片型或封裝型集成系統510、及電池515。
不論係置於放大圖520中所描繪之集成系統510內，或做為伺服器機器506內之獨立封裝晶片，封裝單片SoC 550包括記憶體區塊(例如RAM)；處理器區塊(例如微處理器、多核心微處理器、圖形處理器等)，包括具子鰭異接面擴散障壁之至少一III-V通道finFET，如文中其他地方所描述。單片SoC 550可進一步耦接至線路板、基板、或轉接板560，連同下列一或更多項：電力管理積體電路(PMIC)530；RF(無線)積體電路(RFIC)525，其包括寬頻RF(無線)發送器及/或接收器(TX/RX)(例如包括數位基帶，且類比前端模組進一步包含傳輸路徑上之功率放大器，及接收路徑上之低雜訊放大器)；及控制器535。
功能上，PMIC 530可實施電池電力調節、DC至DC轉換等，並具有耦接至電池515之輸入，及具有提供電流供應至其他功能膜組織輸出。如示例實施例中進一步描繪，RFIC 525具有耦接至天線(未顯示)之輸出，以實施任何若干無線標準或協定，包括但不侷限於Wi-Fi (IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及指定用於3G、4G、5G及更先進之任何其他無線協定。在替代實施中，每一該些廣泛模組可整合至個別IC上或整合於單片SoC 550中。
圖6為依據本發明之實施例之電子運算裝置的功能方塊圖。可於例如平台505或伺服器機器506內發現運算裝置600。依據本發明之實施例，裝置600進一步包括主機板602，容納若干組件諸如但不侷限於處理器604(例如應用處理器)，其可進一步結合至少一III-V半導體通道finFET，包括子鰭異接面擴散障壁。處理器604可實體及/或電耦接至主機板602。在若干範例中，處理器604包括封裝於處理器604內之積體電路晶粒。通常而言，「處理器」或「微處理器」用詞可指處理來自暫存器及/或記憶體之電子資料，而將該電子資料轉換為可進一步儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之部分。
在各式範例中，一或更多個通訊晶片606亦可實體及/或電耦接至主機板602。在進一步實施中，通訊晶片606可為處理器604之一部分。依據其應用，運算裝置600可包括其他組件，可或可不實體及電耦接至主機板602。該些其他組件包括但不侷限於揮發性記憶體(例 如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、固態硬碟(SSD)、光碟(CD)、數位影音光碟(DVD)等)、或類似者。
通訊晶片606可致能無線通訊，用於將資料轉移至及自運算裝置600。「無線」用詞及其衍生字可用以描述電路、裝置、系統、方法、技術、通訊通道等，可經由使用調變電磁輻射而將資料傳遞通過非固態媒體。此用詞並非暗示相關裝置不包含任何線路，儘管在若干實施例中其可能不包含任何線路。通訊晶片606可實施任何若干無線標準或協定，包括但不侷限於文中其他地方所描述者。如所討論，運算裝置600可包括複數個通訊晶片606。例如，第一通訊晶片可專用於短距離無線通訊，諸如Wi-Fi及藍牙，及第二通訊晶片可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
雖然已參照各式實施描述文中提出某些特徵，但不希望以限制之意義解譯本描述。因此，對熟悉本技藝之人士顯而易見的是，文中所描述之實施以及本揭露相關之其他實施的各式修改，其視為在本揭露之精神及範圍內。
將認同的是本發明不侷限於所描述之實施例，但可以修改及替代實現而未偏離所附申請項之範圍。例如，以上實施例可包括以下進一步提供之部件的特定組合。
在一或更多個第一實施例中，電晶體包含作用區，配置於III-V半導體鰭部內；以及子鰭，配置於鰭部及基板之間。子鰭進一步包含III-V半導體材料之第一子鰭層，配置於基板上；III-V半導體材料之第二子鰭層，配置於第一子鰭層上；以及III-V半導體材料之第三子鰭層，配置於第一子鰭層及第二子鰭層之間，且相對於該第三子鰭層與該鰭部之間的距離，該第三子鰭層更接近基板，其中，第三層為與較第一子鰭層及第二子鰭層更寬帶隙相關聯之III-V合金組成。
在第一實施例之促進中，III-V半導體鰭部包含具有與第一子鰭層不同III-V合金組成之III-V半導體材料。較寬帶隙與第一子鰭層及第二子鰭層間之傳導帶偏移(CBO)相關聯，傳導帶偏移為至少250meV。
在第一實施例之促進中，第一子鰭層及第二子鰭層間之III-V合金組成之改變，發生於不大於10nm之材料厚度上。
在第一實施例之促進中，第三子鰭層材料具有來自第一子鰭層材料及第二子鰭層材料兩者之CBO。
在上方第一實施例之促進中，CBO為至少250meV。
在第一實施例之促進中，第一子鰭層材料及第二子鰭層材料具有實質上相同III-V合金組成。
在第一實施例之促進中，作用區包含III-V半導體材料之通道區，配置於摻雜至相同導電性型之一對半導體源極/汲極區之間。閘電極係配置於通道區上，且一對源極/汲極接點耦接至源極/汲極區對。
在第一實施例之促進中，子鰭從與基板之介面延伸一高度，第一子鰭層從介面延伸至不大於子鰭高度之10%。
在第一實施例之促進中，子鰭從與基板之介面延伸至200-250nm的z高度，且子鰭層具有20-100nm的z厚度。
在第一實施例之促進中，第一子鰭層摻雜較至少第二子鰭層中呈現之一或更多個受體雜質之更高濃度。
在第一實施例之促進中，第一子鰭層內之受體雜質之濃度超越1e18原子/cm3，及第二子鰭層內之受體雜質之濃度低於1e18原子/cm3。
在第一實施例之促進中，第一子鰭層及第二子鰭層之至少一者包含第一個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。第三子鰭層包含第二個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。鰭部包含第三個 GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。
在一或更多個第二實施例中，包括積體電路之裝置包含複數個n型電晶體，各包括III-V半導體鰭部中之通道區，配置於一對半導體源極/汲極區之間；閘電極，配置於通道區上；以及一對源極/汲極接點，耦接至對源極/汲極區。子鰭係配置於鰭部及矽基板之間。子鰭進一步包含III-V半導體材料之第一子鰭層，配置於基板上。III-V半導體材料之第二子鰭層，配置於第一子鰭層上。III-V半導體材料之第三子鰭層，配置於第一子鰭層及第二子鰭層之間，且相對於該第三子鰭層與該鰭部之間的距離，該第三子鰭層更接近基板，其中，第三層為與具有傳導帶偏移(CBO)之帶隙相關聯之III-V合金組成，基於CBO，第一子鰭層鰭部接近作用區及遠離基板。裝置進一步包含複數個p型電晶體，電耦接至複數個n型電晶體。
在第二實施例之促進中，複數個p型電晶體各包括包含IV族半導體材料之作用區。
在第二實施例之促進中，複數個p型電晶體各包括作用區，配置於III-V半導體鰭部內；以及包含少於三材料層之子鰭，配置於鰭部及基板之間。
在一或更多個第三實施例中，形成電晶體之方法包含接收矽基板；於基板之晶種表面上，磊晶生長III-V半導體材料之第一厚度；於第一厚度上，磊晶生長 III-V半導體材料之第二厚度；於第二厚度上，磊晶生長III-V半導體材料之第三厚度，其中，第三厚度為與較第一厚度更寬帶隙相關聯之III-V合金組成，且其中，第一厚度小於第三厚度；以及於藉由III-V半導體材料之第一厚度、第二厚度及第三厚度而從基板分離的III-V半導體材料之第四厚度中，形成電晶體之作用區。
在第三實施例之促進中，方法進一步包含於電場介質材料內嵌入第一厚度、第二厚度及第三厚度；將第四厚度圖案化為於電場介質材料之上延伸之鰭部；以及於鰭部中形成閘極堆疊及源極/汲極區對。
在上方第三實施例之促進中，嵌入第一厚度、第二厚度及第三厚度進一步包含於電場介質材料中形成凹槽，凹槽暴露基板之結晶表面。生長III-V半導體材料之第一厚度進一步包含於凹槽內生長第一III-V半導體材料。生長III-V半導體材料之第二厚度進一步包含於凹槽內生長第二III-V半導體材料，凹槽具有從第一III-V半導體材料之傳導帶偏移，且傳導帶偏移為至少250mV。生長III-V半導體材料之第三厚度進一步包含於凹槽內生長第一III-V半導體材料。
在第三實施例之促進中，生長III-V半導體材料之第一厚度進一步包含於凹槽內生長第一III-V半導體材料至小於50nm厚度。生長III-V半導體材料之第二厚度進一步包含於凹槽內生長第二III-V半導體材料至小於50nm厚度。生長III-V半導體材料之第三厚度進一步包 含於凹槽內生長第一III-V半導體材料至至少50nm厚度。
在第三實施例之促進中，生長III-V半導體材料之第一厚度及第二厚度進一步包含在不大於10nm之材料厚度上，從第一III-V半導體材料至第二III-V半導體材料之成分梯度。
在第三實施例之促進中，生長第一III-V半導體材料進一步包含生長第一個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。生長第二III-V半導體材料進一步包含生長第二個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。形成作用區進一步包含生長包含第三個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP之III-V半導體材料之第四厚度。
在第三實施例之促進中，形成電晶體進一步包含以III-V半導體材料之第四厚度之表面平面化電場介質材料；凹入電場介質材料，以暴露III-V半導體材料之第四厚度之側壁；於III-V半導體材料之第四厚度之通道區上形成閘極堆疊；以及形成一對源極/汲極區，電耦接至通道區之相對端。
然而，以上實施例不侷限於此方面，且在各式實施中，以上實施例可包括僅採用該等部件之子集、採 用不同級之該等部件、採用該等部件之不同組合、及/或採用清晰表列之部件以外之其餘部件。因此，本發明之範圍應參照申請項連同其相同論述之完整範圍而予判斷。
305‧‧‧矽基板
307、310‧‧‧第一III-V材料層
309、320‧‧‧第二III-V材料層
315‧‧‧電場介質材料
391‧‧‧III-V異質鰭部

Claims (18)

  1. 一種電晶體，包含：作用區，配置於III-V半導體鰭部內；以及子鰭，配置於該III-V半導體鰭部及基板之間，其中，該子鰭進一步包含：III-V半導體材料之第一子鰭層，配置於該基板上；III-V半導體材料之第二子鰭層，配置於該第一子鰭層上，其中，該第二子鰭層摻雜較至少該第一子鰭層中呈現之一或更多個受體雜質之更低濃度；以及III-V半導體材料之第三子鰭層，配置於該第一子鰭層及該第二子鰭層之間，且相對於該第三子鰭層與該III-V半導體鰭部之間的距離，該第三子鰭層更接近該基板，其中，該第三子鰭層為與較該第一子鰭層及該第二子鰭層更寬帶隙相關聯之III-V合金組成。
  2. 如申請專利範圍第1項之電晶體，其中：該III-V半導體鰭部包含具有與該第一子鰭層不同III-V合金組成之III-V半導體材料；以及較寬的該帶隙與該第一子鰭層及該第二子鰭層間之傳導帶偏移(CBO)相關聯，該傳導帶偏移為至少250meV。
  3. 如申請專利範圍第1項之電晶體，其中，該第一子鰭層及該第三子鰭層間之III-V合金組成之改變，發生於不大於10nm之材料厚度上。
  4. 如申請專利範圍第1項之電晶體，其中： 該第三子鰭層具有來自該第一子鰭層及該第二子鰭層兩者之CBO。
  5. 如申請專利範圍第4項之電晶體，其中，該CBO為至少250meV。
  6. 如申請專利範圍第5項之電晶體，其中：該第一子鰭層及該第二子鰭層具有實質上相同的III-V合金組成。
  7. 如申請專利範圍第1項之電晶體，其中，該作用區包含III-V半導體材料之通道區，配置於摻雜至相同導電性型之一對半導體源極/汲極區之間；且其中：閘電極，配置於該通道區上；以及一對源極/汲極接點，耦接至該對源極/汲極區。
  8. 如申請專利範圍第1項之電晶體，其中：該子鰭從與該基板之介面延伸一子鰭高度；以及該第一子鰭層從該介面延伸至不大於該子鰭高度之10%。
  9. 如申請專利範圍第1項之電晶體，其中：該第三子鰭從與該基板之介面延伸至200-250nm的子鰭高度；以及該第三子鰭層具有50-100nm的厚度。
  10. 如申請專利範圍第1項之電晶體，其中：該基板包含結晶矽；該第一和第二子鰭層包含至少Ga和As；該第三子鰭層包含III-V合金，該III-V合金至少包 含Al和As；以及該第一子鰭層比該第二子鰭層包含更多的矽。
  11. 如申請專利範圍第1項之電晶體，其中：在該第一子鰭層內之受體雜質之濃度超越1e18原子/cm3；以及在該第二子鰭層內之受體雜質之濃度低於1e18原子/cm3。
  12. 如申請專利範圍第1項之電晶體，其中：該第一子鰭層及該第二子鰭層之至少一者包含第一個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP；該第三子鰭層包含第二個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP；以及該III-V半導體鰭部包含第三個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。
  13. 一種包括積體電路之裝置，包含：複數個n型電晶體，各包括：III-V半導體鰭部中之通道區，配置於一對半導體源極/汲極區之間；閘電極，配置於該通道區上；以及一對源極/汲極接點，耦接至該對源極/汲極區，其中： 子鰭係配置於該III-V半導體鰭部及矽基板之間，該子鰭進一步包含：III-V半導體材料之第一子鰭層，配置於該矽基板上；III-V半導體材料之第二子鰭層，配置於該第一子鰭層上，其中，該第二子鰭層摻雜較至少該第一子鰭層中呈現之一或更多個受體雜質之更低濃度；以及III-V半導體材料之第三子鰭層，配置於該第一子鰭層及該第二子鰭層之間，且相較於該第三子鰭層與該III-V半導體鰭部之間的距離，該第三子鰭層更接近該矽基板，其中，該第三子鰭層為與具有傳導帶偏移(CBO)之帶隙相關聯之III-V合金組成，基於該CBO，該第一子鰭層接近該作用區及遠離該矽基板；以及複數個p型電晶體，電耦接至該複數個n型電晶體。
  14. 如申請專利範圍第13項之裝置，其中，該CBO為至少250meV。
  15. 如申請專利範圍第13項之裝置，其中，該第一子鰭層及該第二子鰭層具有實質上相同的III-V合金組成。
  16. 如申請專利範圍第13項之裝置，其中：該子鰭從與該矽基板之介面延伸一子鰭高度；以及該第一子鰭層從該介面延伸至不大於該子鰭高度之10%。
  17. 如申請專利範圍第13項之裝置，其中，該子鰭 高度為200-250nm；以及該第三子鰭層具有50-100nm的厚度。
  18. 如申請專利範圍第13項之裝置，其中：該矽基板包含結晶矽；該第一和第二子鰭層包含至少Ga和As；該第三子鰭層包含III-V合金，該III-V合金至少包含Al和As；以及該第一子鰭層比該第二子鰭層包含更多的矽。
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