TWI775648B

TWI775648B - 半導體裝置及其製造方法

Info

Publication number: TWI775648B
Application number: TW110138993A
Authority: TW
Inventors: 盧志竤; 林光鴻; 蔡博安; 陳欣峰
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2021-10-21
Filing date: 2021-10-21
Publication date: 2022-08-21
Also published as: CN116013955A; TW202318611A

Abstract

本揭露提供一種半導體裝置及其製造方法。半導體裝置包括多個主動鰭、阻障層以及多個閘極結構。主動鰭設置在基底上且在第一方向上彼此間隔開來。主動鰭中的每一者包括源極區域、汲極區域以及連接源極區域和汲極區域的通道區域。通道區域在不同於第一方向的第二方向上延伸。阻障層設置在主動鰭的頂面和側壁上。閘極結構各自設置在每個主動鰭的通道區域的頂面和側壁上方，且阻障層夾設於閘極結構和主動鰭之間。閘極結構中的每一者包括在阻障層上的疊層以及在疊層上的金屬層。金屬層包括在第二方向延伸的延伸部分。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於高電子遷移率電晶體(high electron mobility transistor，HEMT)的一種半導體裝置。

高電子遷移率電晶體(high electron mobility transistor，HEMT)是電晶體的一種。HEMT包括由兩種具有不同能隙的半導體材料所形成的異質接面(hetero junction)。異質接面可產生二維電子氣(two dimensional electron gas，2-DEG)或二維電洞氣(two dimension hole gas，2-DHG)，而可作為HEMT的導電通道。由於HEMT具有低阻值、高崩潰電壓以及快速開關切換頻率等優點，故在高功率電子元件之領域中受到廣泛的應用。

HEMT可依據通道的常開或常關而分別歸類為空乏型(depletion mode)或增強型(enhancement mode)HEMT。增強型電晶體元件因為其提供的附加安全性以及其更容易由簡單、低成本的驅動電路來控制，故在業界獲得相當大的關注。

然而，當HEMT應用於高功率元件時，HEMT的汲極通常會被施加一高電壓(例如大於120V)，如此需考量到HEMT的崩潰電壓(breakdown voltage)以及HEMT的通道於鄰近汲極處的電場與鄰近閘極處的電場差異較大而造成的一些限制，例如與通道電場分佈有關的失效時間(time to failure，TTF)。因此，包括HEMT的現有高功率元件並不完全令人滿意。

本發明提供一種半導體裝置，其藉由金屬層包括在第二方向上延伸的延伸部分來改善半導體裝置的崩潰電壓，使得半導體裝置的操作電壓能夠提升。

本發明一實施例提供一種半導體裝置，其包括多個主動鰭、阻障層以及多個閘極結構。主動鰭設置在基底上且在第一方向上彼此間隔開來。主動鰭中的每一者包括源極區域、汲極區域以及連接源極區域和汲極區域的通道區域。通道區域在不同於第一方向的第二方向上延伸。阻障層設置在主動鰭的頂面和側壁上。閘極結構各自設置在每個主動鰭的通道區域的頂面和側壁上方，且阻障層夾設於閘極結構和主動鰭之間。多個閘極結構中的每一者包括疊層和金屬層。疊層設置在阻障層上且包括接觸阻障層的第一層以及設置在第一層上的第二層。第一層的材料不同於第二層的材料。金屬層設置在疊層上且包括在第二方向延伸的延伸部分。

在一些實施例中，金屬層的延伸部分沿著第二方向延伸的距離大於金屬層的厚度。

在一些實施例中，金屬層的延伸部分設置在每個主動鰭的通道區域的頂面和側壁上方。

在一些實施例中，第二層的側壁與第一層的側壁在平行於基底的方向上間隔開第一距離。

在一些實施例中，半導體裝置更包括設置在阻障層上以及金屬層與疊層之間的鈍化層。鈍化層具有開口，以使金屬層通過開口與第二層接觸。

在一些實施例中，其中第一層包括第一部分和第二部分。第一部分在垂直於基底的方向上與第二層重疊。第二部分在垂直於基底的方向上不與第二層重疊。

在一些實施例中，半導體裝置更包括源極接觸件以及汲極接觸件。源極接觸件設置在每個主動鰭的源極區域上且穿過阻障層與主動鰭接觸。汲極接觸件設置在每個主動鰭的汲極區域上且穿過阻障層與主動鰭接觸。汲極接觸件在第二方向上與金屬層的延伸部分的最短距離小於汲極接觸件在第二方向上與第一層的最小距離。

本發明一實施例提供一種半導體裝置的製造方法，其包括以下步驟。於基底上形成多個主動鰭。主動鰭在第一方向上彼此間隔開來且各自包括源極區域、汲極區域以及連接源極區域和汲極區域的通道區域。通道區域在不同於第一方向的第二方向上延伸。於每個主動鰭的通道區域的頂面和側壁上的阻障層上形成閘極結構。閘極結構形成於每個主動鰭的源極區域和汲極區域之間且包括疊層和金屬層。疊層包括接觸阻障層的第一層以及形成在第一層上的第二層。第一層的材料不同於第二層的材料。金屬層形成在疊層上且包括在第二方向延伸的延伸部分。

在一些實施例中，形成疊層的步驟包括：在形成阻障層之後，依序於阻障層上形成初步第一材料層以及初步第二材料層；圖案化初步第一材料層以及初步第二材料層，以形成第一層以及在第一層上的第二材料層，其中第一層包括與主動鰭相距最遠的第一側壁，第二材料層包括與主動鰭相距最遠的第二側壁，第一側壁與第二側壁為共平面；以及自第二材料層的第二側壁朝主動鰭的方向移除第二材料層的一部分，使得所形成的第二層包括與主動鰭相距最遠的第三側壁，且第三側壁與第一側壁為非共平面。

在一些實施例中，半導體裝置的製造方法更包括在形成金屬層之前，於疊層的表面上形成鈍化層。鈍化層具有暴露出第二層的頂面的開口。形成金屬層的步驟包括：於鈍化層上形成金屬材料層，其中金屬材料層填入開口中並與第二層接觸；以及圖案化金屬材料層以形成金屬層。

基於上述，在上述半導體裝置及其製造方法中，由於金屬層包括在第一方向延伸的延伸部分，故金屬層的延伸部分可作為場板(field plate)來改善半導體裝置的崩潰電壓，使得半導體裝置的操作電壓能夠提升。另一方面，藉由金屬層包括在第一方向延伸的延伸部分的設計，可使得半導體裝置的通道電場分佈較為均勻而具有良好的失效時間(TTF)。

10:半導體裝置

100:基底

110:通道材料層

112:通道圖案

112a:鰭部分

112b:平坦部分

113:隔離結構

114:主動鰭

120:罩幕層

122:罩幕圖案

130:阻障材料層

132:阻障層

140:初步第一材料層

142:第一層

150:初步第二材料層

152:第二材料層

154:第二層

156:疊層

160:硬罩幕層

162:硬罩幕圖案

170:鈍化材料層

172、174:鈍化層

180:金屬材料層

182:金屬層

190、192:絕緣層

200:歐姆接觸層

202:源極接觸件

204:汲極接觸件

CH:通道區域

DR:汲極區域

D1:第一方向

D2:第二方向

d1:第一距離

FP:延伸部分

GS:閘極結構

IB:束線

OP1、OP2:開口

PR1、PR2、PR3、PR4、PR5、PR6:光阻圖案

SW1:第一側壁

SW2:第二側壁

SR:源極區域

圖1到圖15是本發明一實施例的半導體裝置的製造方法的剖面示意圖。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接(例如有線連接)及物理斷接(例如無線連接)。

本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1到圖15是本發明一實施例的半導體裝置的製造方法的剖面示意圖。圖1到圖15中的(a)圖為沿主動鰭的排列方向(例如第一方向D1)並橫跨閘極結構所截取的剖面圖。而圖1到圖15中的(b)圖為沿源極到汲極的方向(例如第二方向D2)並橫跨閘極結構所截取的剖面圖。

在一些實施例中，半導體裝置(例如圖15所示的半導體裝置10)的製造方法可包括以下步驟。

請參照圖1，於基底100上依序形成通道材料層110和罩幕層120。然後，於罩幕層120上形成光阻圖案PR1。基底100可包括半導體基底或半導體上覆絕緣體(semiconductor on insulator，SOI)基底。半導體基底或SOI基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiGeC等。化合物半導體可包括SiC、III-V族半導體材料或II-VI族半導體材料。III-V族半導體材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半導體材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。半導體材料可摻雜有第一導電型的摻雜物或與第一導電型互補的第二導電型的摻雜物。舉例而言，第一導電型可為N型，而第二導電型可為P型。

通道材料層110可包括III族氮化物或III-V族化合物半導體材料。舉例而言，通道材料層110的材料可包括GaN。通道材料層110的形成方法可包括磊晶製程(epitaxial process)。在一些實施例中，通道材料層110的頂面可為極性面。由此可知，通道材料層110與另一III族氮化物或III-V族化合物半導體材料所形成的異質接面(hetero junction)可產生自發性極化與壓電極化效應，而在此介面附近形成高濃度的二維電子氣(2-DEG)或二維電洞氣(2-DHG)。

罩幕層120可包括氧化物。舉例來說，罩幕層120可包括由四乙氧基矽烷(tetraethoxysilane，TEOS)源進行沉積所形成的氧化矽。

請參照圖1和圖2，以光阻圖案PR1為罩幕來移除罩幕層120的一部分，以形成暴露出通道材料層110的罩幕圖案122。在一些實施例中，可例如藉由感應耦合電漿(ICP)蝕刻、反應式離子蝕刻(RIE)或ICP-RIE等製程來移除光阻圖案PR1所暴露出的罩幕層120。然後，可例如藉由灰化製程(ashing process)來移除光阻圖案PR1。

接著，以罩幕圖案122為罩幕來移除通道材料層110的一部分，以形成通道圖案112。在一些實施例中，可例如藉由感應耦合電漿(ICP)蝕刻、反應式離子蝕刻(RIE)或ICP-RIE等製程來移除罩幕圖案122所暴露出的通道材料層110。在一些實施例中，由於被罩幕圖案122所暴露出的通道材料層110僅一部分被移除而未暴露出基底100，故所形成的通道圖案112可包括多個鰭部分112a以及連接多個鰭部分112a的平坦部分112b(如圖2所示)。

請參照圖2和圖3，在形成通道圖案112之後，移除罩幕圖案122。接著，於通道圖案112上形成阻障材料層130。

阻障材料層130的材料可包括III族氮化物或III-V族化合物半導體材料。舉例而言，阻障材料層130的材料包括 InAlGaN、AlGaN、AlInN、AlN或其組合。阻障材料層130與通道材料層110的具有極性表面的部分所形成的異質接面可藉由自發性極化效應與壓電性極化效應而產生二維電子氣。二維電子氣可位於通道材料層110中靠近通道材料層110與阻障材料層130之間的介面的區域。在一些實施例中，阻障材料層130可共形地形成於通道圖案112的鰭部分112a的頂面和側壁上以及通道圖案112的平坦部分112b的頂面上。在一些實施例中，可例如藉由金屬有機化學氣相沉積(metallorganic chemical vapor deposition，MOCVD)製程來形成阻障材料層130。

請參照圖3和圖4，於阻障材料層130上依序形成初步第一材料層140以及初步第二材料層150。在一些實施例中，初步第一材料層140以及初步第二材料層150可共形地形成於通道圖案112的鰭部分112a的頂面和側壁上以及通道圖案112的平坦部分112b的頂面上方。也就是說，阻障材料層130可安置在初步第一材料層140和通道圖案112之間，且初步第一材料層140可安置在阻障材料層130和初步第二材料層150之間。

初步第一材料層140可例如包括p型摻雜GaN(p-type doped GaN，p-GaN)。初步第一材料層140可例如藉由MOCVD製程形成於阻障材料層130上。初步第二材料層150可例如包括氮化鈦(TiN)。初步第二材料層150可例如藉由物理氣相沉積(physical vapor deposition，PVD)製程形成於初步第一材料層140上。在一些實施例中，初步第一材料層140(例如材料為p- GaN)可稱作極化調製層。所述極化調製層可調製阻障材料層130(例如AlGaN)中的偶極濃度(dipole concentration)以引起兩者介面通道(例如AlGaN/GaN介面)中2-DEG濃度的改變。

請參照圖5，於初步第二材料層150上形成硬罩幕層160，且接著在硬罩幕層160上形成光阻圖案PR2。硬罩幕層160可例如包括氮化矽(SiN)。在一些實施例中，硬罩幕層160可例如是藉由以下步驟形成。首先，於初步第二材料層150上形成硬罩幕材料層(未示出)。硬罩幕材料層可例如是藉由電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)製程形成於初步第二材料層150上。然後，對硬罩幕材料層進行平坦化製程(例如化學機械研磨製程)，以形成硬罩幕層160。

請參照圖5和圖6，以光阻圖案PR2為罩幕，移除光阻圖案PR2所暴露出的硬罩幕層160的一部分及位於硬罩幕層160的所述部分下方的初步第二材料層150以及初步第一材料層140，以在通道圖案112的鰭部分112a上的阻障材料層130上形成第一層142、第二材料層152以及硬罩幕圖案162。第二材料層152可夾置於第一層142和硬罩幕圖案162之間。在形成第一層142、第二材料層152以及硬罩幕圖案162之後，可例如藉由灰化製程將光阻圖案PR2移除。在一些實施例中，相鄰的兩個通道圖案112的鰭部分112a上的第一層142、第二材料層152以及硬罩幕圖案162可彼此間隔開來。

第一層142可包括與通道圖案112的鰭部分112a相距最遠的第一側壁(如圖6所示的第一側壁SW1)。第二材料層152可包括與通道圖案112的鰭部分112a相距最遠的第二側壁(如圖6所示的第二側壁SW2)。硬罩幕圖案162可暴露出第一層142的第一側壁SW1與第二材料層152的第二側壁SW2。在一些實施例中，第一側壁SW1與第二側壁SW2可為共平面。

請參照圖6和圖7，自第二材料層152的第二側壁SW2朝通道圖案112的鰭部分112a的方向移除第二材料層152的一部分，使得所形成的第二層154可包括與通道圖案112的鰭部分112a相距最遠的第三側壁(如圖6所示的第三側壁SW3)，且第三側壁SW3與第一側壁SW1為非共平面。舉例而言，第一層142可包括在垂直於基底100的方向上與第二層154重疊的一部分以及在垂直於基底100的方向上不與第二層154重疊的另一部分，如此可改善半導體裝置(如圖15所示的半導體裝置10)的閘極漏電流。在一些實施例中，可例如採用濕蝕刻的方式來對第二材料層152進行橫向蝕刻，以形成第二層154。在一些實施例中，第一層142的材料可與設置在其上的第二層154的材料不同。在一些實施例中，第二層154的側壁(例如第三側壁SW3)與第一層142的側壁(例如第一側壁SW1)在平行於基底100的方向上間隔開第一距離d1(d1>0)。

請參照圖7和圖8，在形成第二層154之後，將硬罩幕圖案162移除。在一些實施例中，可例如藉由濕蝕刻的方式移除硬罩幕圖案162。在一些實施例中，相鄰的兩個通道圖案112的鰭部分112a上的疊層156可彼此間隔開來。

請參照圖8和圖9，於阻障材料層130上以及由第一層142和第二層154所形成之疊層156上形成鈍化材料層170。鈍化材料層170可共形地形成於阻障材料層130和疊層156上。鈍化材料層170可包括氧化矽、氮化矽、氮氧化矽、碳摻雜氧化矽、碳摻雜氮化矽、碳摻雜氮氧化矽、氧化鋅、氧化鋯、氧化鉿、氧化鈦或其組合。鈍化材料層170可例如藉由PECVD製程形成於阻障材料層130和疊層156上。

請參照圖9和圖10，於鈍化材料層170上形成光阻圖案PR3。光阻圖案PR3可覆蓋位於疊層156的頂面和側壁上的鈍化材料層170(如圖10的(a)所示)以及位於通道圖案112的頂面和側壁上的鈍化材料層170(如圖10的(b)所示)，且光阻圖案PR3可暴露在第一方向D1上相鄰的兩個疊層156之間的鈍化材料層170(如圖10的(a)所示，後述稱為鈍化材料層170的第一部分)以及在第二方向D2上位於鰭部分112a的相對兩側的平坦部分112b上方的鈍化材料層170(如圖10的(b)所示，後述稱為鈍化材料層170的第二部分)。也就是說，通道圖案112的平坦部分112b可包括在垂直於基底100的方向上與鈍化材料層170的第一部分和第二部分重疊的第一區域(即未與光阻圖案PR3重疊的區域)以及在垂直於基底100的方向上與光阻圖案PR3重疊的第二區域。

接著，對通道圖案112的平坦部分112b的第一區域進行隔離製程，以形成隔離結構113和被隔離結構113間隔開來的多個主動鰭114。在通道圖案112為GaN的情況下，可藉由離子佈植製程，將N型摻雜物植入通道圖案112的平坦部分112b的第一區域中，如此可藉由破壞GaN的晶格結構來形成隔離結構113。如圖10所示，束線IB可經由未被光阻圖案PR3所覆蓋的鈍化材料層170的第一部分和第二部分植入於通道圖案112的平坦部分112b的第一區域中。

在一些實施例中，多個主動鰭114可設置在基底100上且在第一方向D1上彼此間隔開來。多個主動鰭114中的每一者可包括源極區域SR、汲極區域DR以及連接源極區域SR和汲極區域DR的通道區域CH。通道區域CH可在不同於第一方向D1的第二方向D2上延伸。在一些實施例中，阻障材料層130可設置在主動鰭114的頂面和側壁上。

請參照圖10和圖11，在形成隔離結構113和被隔離結構113間隔開來的多個主動鰭114之後，可例如藉由灰化製程將光阻圖案PR3移除。接著，在鈍化材料層170上形成光阻圖案PR4。光阻圖案PR4暴露出位於主動鰭114的頂面上的鈍化材料層170的一部分。然後，移除光阻圖案PR4所暴露出的鈍化材料層170的一部分，以形成鈍化層172。鈍化層172可具有暴露出第二層154的頂面的開口OP1。

請參照圖11和圖12，在形成鈍化層172之後，可例如藉由灰化製程將光阻圖案PR4移除。接著，在鈍化層172上以及開口OP1的頂面和側壁上形成金屬材料層180，使得金屬材料層180可通過開口OP1與第二層154接觸。然後，在金屬材料層180上形成光阻圖案PR5。光阻圖案PR5可覆位於疊層156的頂面和側壁上方的金屬材料層180以及自第一層142下方的通道區域CH朝汲極區域DR延伸的通道區域CH上方的金屬材料層180。

請參照圖12和圖13，移除光阻圖案PR5所暴露出的金屬材料層180以形成金屬層182，如此可形成包括疊層156和金屬層182的閘極結構GS。然後，在形成金屬層182之後，可例如藉由灰化製程將光阻圖案PR5移除。閘極結構GS可形成在每個主動鰭114的通道區域CH的頂面和側壁上方。阻障材料層130可夾設於閘極結構GS和主動鰭114之間。金屬層182可設置在疊層156上且包括在第二方向D2延伸的延伸部分FP。如此一來，金屬層182的延伸部分FP可作為場板以改善半導體裝置(如圖15所示的半導體裝置10)的崩潰電壓，使得半導體裝置的操作電壓能夠提升。另一方面，藉由金屬層182包括在第一方向D1延伸的延伸部分FP的設計，可使得半導體裝置(如圖15所示的半導體裝置10)的通道電場分佈較為均勻而具有良好的失效時間(TTF)。

在一些實施例中，金屬層182的延伸部分FP沿著第二方向D2延伸的距離可大於金屬層182的厚度。在一些實施例中，金屬層182的延伸部分FP可設置在每個主動鰭114的通道區域CH的頂面和側壁上，如此可形成三維的場板結構，以進一步改善半導體裝置的崩潰電壓，使得半導體裝置的操作電壓能夠進一步提升，並且半導體裝置(如圖15所示的半導體裝置10)的通道電場分佈更為均勻而具有更佳的失效時間(TTF)。在一些實施例中，鈍化層172可設置在阻障材料層130上以及金屬層182與疊層156之間，且金屬層182可藉由鈍化層172的開口OP1與第二層154接觸。

請參照圖13，在金屬層182以及鈍化層172上形成絕緣層190。接著，在絕緣層190上形成光阻圖案PR6。光阻圖案PR6暴露出位於主動鰭114的源極區域SR和汲極區域DR上方的絕緣層190的一部分。絕緣層190的材料可例如是氧化矽。

請參照圖13和圖14，移除光阻圖案PR6所暴露出的絕緣層190的一部分以及位於絕緣層190的所述部分下方的鈍化層172和阻障材料層130，以形成絕緣層192、鈍化層174、阻障層132以及暴露出主動鰭114的源極區域SR和汲極區域DR的開口OP2。開口OP2可由絕緣層192、鈍化層174以及阻障層132定義。然後，在形成開口OP2之後，可例如藉由灰化製程將光阻圖案PR6移除。

請參照圖14和圖15，於絕緣層192上以及開口OP2中形成歐姆接觸層200。歐姆接觸層200的材料可例如為金屬、金屬氮化物、金屬矽化物或其他適合的材料。接著，圖案化歐姆接觸層200，以形成多個源極接觸件202和多個汲極接觸件204。源極接觸件202可分別形成在主動鰭114的源極區域SR上且與主動鰭114的源極區域SR接觸。汲極接觸件204可分別形成在主動鰭114的汲極區域DR上且與主動鰭114的汲極區域DR接觸。在一些實施例中，汲極接觸件204在第二方向D2上與金屬層182的延伸部分FP的最短距離可小於汲極接觸件204在第二方向D2上與第一層142的最小距離。

基於上述，在上述半導體裝置及其製造方法中，由於金屬層包括在第一方向延伸的延伸部分，故金屬層的延伸部分可作為場板來改善半導體裝置的崩潰電壓，使得半導體裝置的操作電壓能夠提升。另一方面，藉由金屬層包括在第一方向延伸的延伸部分的設計，可使得半導體裝置的通道電場分佈較為均勻而具有良好的失效時間(TTF)。再一方面，半導體裝置因具有鰭型結構而具有改善的通道寬度和元件間距。

以下，將藉由圖15來說明半導體裝置10。半導體裝置10可藉由如上製程形成，但並不以此為限。在其他實施例中，半導體裝置10可藉由其他製程方法形成。

請參照圖15，半導體裝置10可包括多個主動鰭114、阻障層132以及多個閘極結構GS。主動鰭114可設置在基底100上且在第一方向D1上彼此間隔開來。主動鰭114中的每一者可包括源極區域SR、汲極區域DR以及連接源極區域SR和汲極區域DR的通道區域CH。通道區域CH可在不同於第一方向D1的第二方向D2上延伸。阻障層132可設置在主動鰭114的頂面和側壁上。閘極結構GS可各自設置在每個主動鰭114的通道區域CH的頂面和側壁上方，且阻障層132可夾設於閘極結構GS和主動鰭114之間。閘極結構GS中的每一者可包括疊層156和金屬層182。疊層156可設置在阻障層132上且包括接觸阻障層132的第一層142以及設置在第一層142上的第二層154。第一層142的材料不同於第二層154的材料。金屬層182可設置在疊層156上且包括在第二方向D2上延伸的延伸部分FP。

在一些實施例中，金屬層182的延伸部分FP沿著第二方向D2延伸的距離大於金屬層182的厚度。在一些實施例中，金屬層182的延伸部分FP可設置在每個主動鰭114的通道區域CH的頂面和側壁上方。在一些實施例中，第二層154的側壁(如圖6所示的第三側壁SW3)與第一層142的側壁(如圖6所示的第一側壁SW1)在平行於基底100的方向上間隔開第一距離(如圖6所示的第一距離d1)。在一些實施例中，半導體裝置10可更包括設置在阻障層132上以及金屬層182與疊層156之間的鈍化層174。鈍化層174可具有開口(如圖11所示的開口OP1)，以使金屬層182通過開口OP1與第二層154接觸。在一些實施例中，第一層142包括在垂直於基底100的方向上與第二層154重疊的第一部分以及在垂直於基底100的方向上不與第二層154重疊的第二部分。在一些實施例中，半導體裝置10可更包括源極接觸件202以及汲極接觸件204。源極接觸件202可設置在每個主動鰭114的源極區域SR上且穿過阻障層132與主動鰭114的源極區域SR接觸。汲極接觸件204可設置在每個主動鰭114的汲極區域DR上且穿過阻障層132與主動鰭114的汲極區域DR接觸。在一些實施例中，汲極接觸件204在第二方向D2上與金屬層182的延伸部FP分的最短距離小於汲極接觸204件在第二方向D2上與第一層142的最小距離。

綜上所述，在上述半導體裝置及其製造方法中，由於金屬層包括在第一方向延伸的延伸部分，故金屬層的延伸部分可作為場板來改善半導體裝置的崩潰電壓，使得半導體裝置的操作電壓能夠提升。另一方面，藉由金屬層包括在第一方向延伸的延伸部分的設計，可使得半導體裝置的通道電場分佈較為均勻而具有良好的失效時間(TTF)。再一方面，半導體裝置應具有鰭型結構而具有改善的通道寬度和元件間距。