TW202316671A - 高電子遷移率電晶體裝置 - Google Patents

Abstract

一種高電子遷移率電晶體裝置，包括基底、半導體堆疊層、閘極、源極、汲極以及第一肖特基電極。半導體堆疊層設置於基底上。閘極設置於半導體堆疊層上。源極與汲極分別電性連接半導體堆疊層。源極、閘極與汲極沿著第一方向依序排列。第一肖特基電極與半導體堆疊層之間具有肖特基接觸，且第一肖特基電極電性連接至源極。閘極與第一肖特基電極沿第二方向排列，且第二方向垂直於第一方向。

Description

高電子遷移率電晶體裝置

本發明是有關於一種高電子遷移率電晶體裝置，且特別是有關於一種包括肖特基電極的高電子遷移率電晶體裝置。

高電子遷移率電晶體（high electron mobility transistor，HEMT）是電晶體的一種。HEMT包括由兩種具有不同能隙的半導體材料所形成的異質接面（hetero junction）。異質接面可產生二維電子氣或二維電洞氣，而可作為HEMT的導電通道。由於HEMT具有低阻值、高崩潰電壓以及快速開關切換頻率等優點，故在高功率電子元件之領域中受到廣泛的應用。

HEMT可依據通道的常開或常關而分別歸類為空乏型（depletion mode）或增強型（enhancement mode）HEMT。增強型電晶體元件因為其提供的附加安全性以及其更容易由簡單、低成本的驅動電路來控制，故在業界獲得相當大的關注。

本發明提供一種高電子遷移率電晶體裝置，藉由將HEMT與肖特基二極體（Schottky Barrier Diode，SBD）整合在一起，可以提升高電子遷移率電晶體裝置的整體效能。

本發明的至少一實施例提供一種高電子遷移率電晶體裝置，包括基底、半導體堆疊層、閘極、源極、汲極以及第一肖特基電極。半導體堆疊層設置於基底上，半導體堆疊層中包括第一隔離結構。閘極設置於半導體堆疊層上。源極與汲極分別電性連接半導體堆疊層。源極、閘極與汲極沿著第一方向依序排列。第一肖特基電極與半導體堆疊層之間具有肖特基接觸，且第一肖特基電極電性連接至源極。閘極與第一肖特基電極沿第二方向排列，其中第一方向與第二方向平行於基底的表面，且第二方向垂直於第一方向。第一肖特基電極與半導體堆疊層構成第一肖特基二極體，第一肖特基二極體電性連接源極與汲極，且第一隔離結構橫向地位於第一肖特基電極與閘極之間以及第一肖特基電極與源極之間。

在一些實施例中，第一隔離結構將第一肖特基電極下方的半導體堆疊層與閘極下方的半導體堆疊層電性隔離，且第一隔離結構將第一肖特基電極下方的半導體堆疊層與源極下方的半導體堆疊層電性隔離。

在一些實施例中，高電子遷移率電晶體裝置更包括場效電板。場效電板電性連接閘極，且位於閘極以及第一肖特基電極上方。

在一些實施例中，在第一方向上，閘極與汲極之間的距離等於第一肖特基電極與汲極之間的距離。

在一些實施例中，高電子遷移率電晶體裝置更包括第一歐姆電極與第二肖特基電極。第一歐姆電極與半導體堆疊層之間具有歐姆接觸，且電性連接至閘極，其中閘極、第一肖特基電極以及第一歐姆電極沿第二方向排列。第二肖特基電極與半導體堆疊層之間具有肖特基接觸。源極與第二肖特基電極沿第二方向排列。源極與閘極之間包括第二肖特基電極與半導體堆疊層構成的第二肖特基二極體。

在一些實施例中，半導體堆疊層中包括第二隔離結構。第二隔離結構橫向地位於第一歐姆電極與閘極之間以及第一歐姆電極與汲極之間，且第二隔離結構橫向地位於第二肖特基電極與源極之間，其中第二隔離結構將第一歐姆電極下方的半導體堆疊層與閘極下方的半導體堆疊層電性隔離，且第二隔離結構將第一歐姆電極下方的半導體堆疊層與汲極下方的半導體堆疊層電性隔離，且其中第二隔離結構將第二肖特基電極下方的半導體堆疊層與源極下方的半導體堆疊層電性隔離。

在一些實施例中，第二肖特基二極體電性連接至源極與閘極。

在一些實施例中，源極與半導體堆疊層之間具有歐姆接觸，且汲極與半導體堆疊層之間具有歐姆接觸。

本發明的至少一實施例提供一種高電子遷移率電晶體裝置，包括基底、半導體堆疊層、閘極、源極、汲極、第一歐姆電極以及第一肖特基電極。半導體堆疊層設置於基底上，其中半導體堆疊層中包括第一隔離結構。閘極設置於半導體堆疊層上。源極與汲極分別電性連接半導體堆疊層。源極、閘極與汲極沿著第一方向依序排列。第一歐姆電極與半導體堆疊層之間具有歐姆接觸。第一歐姆電極電性連接至閘極。第一歐姆電極與閘極沿第二方向排列，其中第一方向與第二方向平行於基底的表面，且第二方向垂直於第一方向。第一隔離結構橫向地位於第一歐姆電極與閘極之間以及第一歐姆電極與汲極之間。第一肖特基電極與半導體堆疊層之間具有肖特基接觸。源極與第一肖特基電極沿第二方向排列。源極與閘極之間包括第一肖特基電極與半導體堆疊層構成的第一肖特基二極體。第一隔離結構橫向地位於第一肖特基電極與源極之間。

在一些實施例中，第一隔離結構將第一歐姆電極下方的半導體堆疊層與閘極下方的半導體堆疊層電性隔離，第一隔離結構將第一歐姆電極下方的半導體堆疊層與汲極下方的半導體堆疊層電性隔離，且第一隔離結構將第一肖特基電極下方的半導體堆疊層與源極下方的半導體堆疊層電性隔離。

在一些實施例中，第一肖特基二極體電性連接至源極與閘極。

在一些實施例中，源極與半導體堆疊層之間具有歐姆接觸，且汲極與半導體堆疊層之間具有歐姆接觸。

在一些實施例中，高電子遷移率電晶體裝置更包括場效電板。場效電板電性連接所述閘極，且位於閘極以及第一歐姆電極上方。

在一些實施例中，高電子遷移率電晶體裝置更包括第二歐姆電極以及第二肖特基電極。第二歐姆電極與半導體堆疊層之間具有歐姆接觸，且電性連接至第一肖特基電極。第二肖特基電極與半導體堆疊層之間具有肖特基接觸。第二肖特基電極與半導體堆疊層構成第二肖特基二極體。第一肖特基二極體與第二肖特基二極體串連於所述源極與所述閘極之間。

在一些實施例中，第二歐姆電極位於第一歐姆電極與閘極之間。

在一些實施例中，源極、第一肖特基電極與第二肖特基電極沿第二方向排列，且第一歐姆電極、第二歐姆電極與閘極沿第二方向排列。

基於上述，藉由將HEMT與SBD整合在一起，可以降低反向導通（Reverse conduction）模式的效率損失及/或靜電放電（Electrostatic Discharge，ESD）導致的元件失效。

圖1A是依照本發明的一實施例的一種高電子遷移率電晶體裝置的上視示意圖。圖1B是沿著圖1A線a-a’的剖面示意圖。圖1C是沿著圖1A線b-b’的剖面示意圖。圖1D是沿著圖1A線c-c’的剖面示意圖。

請參考圖1A至圖1E，高電子遷移率電晶體裝置10包括基底100、半導體堆疊層110、閘極210、源極220、汲極230以及肖特基電極320a。

在一些實施例中，基底100包括半導體基底或半導體上覆絕緣體（semiconductor on insulator，SOI）基底，其中半導體基底或SOI基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiGeC等。化合物半導體可包括SiC、III-V族半導體材料或II-VI族半導體材料。III-V族半導體材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半導體材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。此外，半導體材料可經摻雜為第一導電型或與第一導電型互補的第二導電型。舉例而言，第一導電型可為N型，而第二導電型可為P型。

半導體堆疊層110配置於基底100上，且包括成核層102、緩衝層104、通道層106以及阻障層108。

通道層106配置於基底100上方。在一實施例中，通道層106的材料包括III族氮化物，例如III-V族化合物半導體材料。在一些實施例中，通道層106的材料包括GaN。通道層106可以是經摻雜或未經摻雜的層。在一些實施例中，通道層106中具有二維電子氣（2DEG），其位於通道層106與上覆的阻障層108之間的界面下方。

成核層102以及緩衝層104可配置於基板100與通道層106之間，用以減少基板100和通道層106之間的晶格常數差異及/或熱膨脹係數差異所造成的應力。更具體地說，成核層102與基板100的上表面接觸，且緩衝層104配置於成核層102與通道層106之間。在一實施例中，成核層102的材料包括III族氮化物，例如III-V族化合物半導體材料。在一實施例中，成核層102的材料包括AlN、GaN、AlGaN或其組合。在一實施例中，緩衝層104的材料包括III族氮化物，例如III-V族化合物半導體材料，並可具有單層或多層結構。在一實施例中，緩衝層104的材料包括AlN、GaN、AlGaN、InGaN、AlInN、AlGaInN或其組合。

阻障層108配置於通道層106上。在一實施例中，阻障層108的材料包括III族氮化物，例如III-V族化合物半導體材料，並可具有單層或多層結構。在一實施例中，阻障層108包括AlGaN、AlInN、AlN或AlGaInN或其組合。阻障層108可以是經摻雜或未經摻雜的層。

閘極210設置於半導體堆疊層110上。在一實施例中，閘極210的材料包括金屬或金屬氮化物（例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合）、金屬矽化物（例如WSi _x）或其他可與III-V族化合物半導體形成肖特基接觸（Schottky contact）的材料。

在本實施例中，P型氮化鎵（GaN）層240設置於閘極210與阻障層108之間。P型氮化鎵層240是用以形成二維電子氣的斷開區或者具有相對低的電子密度的區域，因此P型氮化鎵層240的材料是摻雜有摻質（例如鎂）的氮化鎵。在一些實施例中，為了抑制P型氮化鎵層240中摻質的再分佈（redistribution），於P型氮化鎵層240底下設置低溫氮化鋁層（未繪出），文中的「低溫」氮化鋁層是指使用比通常用於HEMT元件磊晶製程的溫度（如攝氏一千多度）要低的磊晶溫度形成的氮化鋁層，譬如磊晶溫度在700°C~800°C之間形成的氮化鋁層。

源極220與汲極230分別電性連接半導體堆疊層110。源極220與汲極230配置在阻障層108上。然而，本發明並不以此為限。在一實施例中，源極220及/或汲極230中至少一者可延伸至通道層106中，並電性連接至二維電子氣。在一實施例中，源極220與汲極230的材料包括金屬（例如Al、Ti、Ni、Au或其合金），或其他可與III-V族化合物半導體形成歐姆接觸（Ohmic contact）的材料。換句話說，源極220與半導體堆疊層110之間具有歐姆接觸，且汲極230與半導體堆疊層110之間具有歐姆接觸，但本發明不以此為限。在其他實施例中，源極220與汲極230也可以選用可與III-V族化合物半導體形成肖特基接觸（Schottky contact）的材料。

肖特基電極320a配置在阻障層108上，且肖特基電極320a與半導體堆疊層110之間具有肖特基接觸。在一些實施例中，肖特基電極320a的材料包括金屬或金屬氮化物（例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合）、金屬矽化物（例如WSi _x）或其他可與III-V族化合物半導體形成肖特基接觸（Schottky contact）的材料。在一些實施例中，肖特基電極320a與閘極210包括相同的材料，但本發明不以此為限。

肖特基電極320a電性連接至源極220。在本實施例中，源極220透過導電結構310而電性連接至肖特基電極320a。在一些實施例中，導電結構310的材料包括金屬、金屬氮化物、金屬氧化物或其他合適的材料。

在本實施例中，肖特基電極320a與半導體堆疊層110構成肖特基二極體SBD1。源極220與汲極230之間具有肖特基二極體SBD1，且肖特基二極體SBD1電性連接至源極220與汲極230，其中HEMT包含源極220、閘極210與汲極230，如圖1E的電路示意圖所示。

場效電板FP電性連接閘極210。在一些實施例中，場效電板FP包括導電材料，例如金屬、金屬氮化物、金屬氧化物或其他合適的材料。在一些實施例中，場效電板FP、源極220與汲極230沿著第二方向D2延伸，且彼此互相分離。場效電板FP位於閘極210以及肖特基電極320a的上方，並從閘極210以及肖特基電極320a的上方朝向汲極230延伸，以覆蓋閘極210與汲極230之間的部分半導體堆疊層110以及肖特基電極320a與汲極230之間的部分半導體堆疊層110。

介電結構120位於半導體堆疊層110上。需注意的是，為了方便說明，圖1B至圖1C將介電結構120省略繪示成單層結構，然而實際上，介電結構120可以包括單層或多層的絕緣層。舉例來說，介電結構120包括氮化矽、氧化矽、氧化鋁、氧化鉿或其他絕緣材料或上述材料的堆疊層。在一些實施例中，閘極210、源極220、汲極230、導電結構310、肖特基電極320a以及場效電板FP各自包括單層或多層結構，且分布於介電結構120中或介電結構120上。

在本實施例中，半導體堆疊層110中包括隔離結構330a。隔離結構330a自半導體堆疊層110頂面向下延伸超過二維電子氣。

隔離結構330a橫向地位於肖特基電極320a與閘極210之間，藉此避免電流在肖特基電極320a下方的半導體堆疊層110與閘極210下方的半導體堆疊層110之間直接透過半導體堆疊層110傳遞。換句話說，隔離結構330a將肖特基電極320a下方的半導體堆疊層110與閘極210下方的半導體堆疊層110電性隔離。此外，隔離結構330a橫向地位於肖特基電極320a與源極220之間，藉此使電流可以透過肖特基電極320a而流進肖特基電極320a下方的半導體堆疊層110，而不會從源極220下方的半導體堆疊層110直接透過半導體堆疊層110流進肖特基電極320a下方的半導體堆疊層110。換句話說，隔離結構330a將肖特基電極320a下方的半導體堆疊層110與源極220下方的半導體堆疊層110電性隔離。

在本實施例中，隔離結構330a位於肖特基電極320a於半導體堆疊層110之垂直投影與閘極210於半導體堆疊層110之垂直投影之間，且隔離結構330a位於肖特基電極320a於半導體堆疊層110之垂直投影與源極220於半導體堆疊層110之垂直投影之間，且在第一方向D1上。隔離結構330a不位於肖特基電極320a於半導體堆疊層110之垂直投影與汲極230於半導體堆疊層110之垂直投影之間。

在一些實施例中，隔離結構330a包括絕緣材料。舉例來說，於半導體堆疊層110中形成凹槽，並於前述凹層中填入絕緣材料，以形成隔離結構330a。舉例來說，在形成介電結構120時，部分絕緣材料填入半導體堆疊層110中的凹槽以形成隔離結構330a。在其他實施例中，對半導體堆疊層110執行摻雜製程（例如藉由離子佈植製程），以於半導體堆疊層110中形成載子不易通過的隔離結構330a。

在本實施例中，源極220、閘極210與汲極230沿著第一方向D1依序排列，且在本實施例中，源極220、肖特基電極320a與汲極230沿著第一方向D1排列。

在高電子遷移率電晶體裝置10的正向導通模式時，對汲極230施加正電壓，電流沿著方向Id自汲極230流經閘極210下方的半導體堆疊層110，並抵達源極220。此時肖特基二極體SBD1處於逆向偏壓，電流較難通過肖特基二極體SBD1，而包含源極220、閘極210與汲極230的HEMT（如圖1E中的電晶體）則正常運作。

在高電子遷移率電晶體裝置10的反向導通模式時，對汲極230施加負電壓或是對源極220施加正電壓，此時肖特基二極體SBD1處於正向偏壓，且電流可以通過肖特基二極體SBD1。電流沿著方向Ir自肖特基電極320a流經肖特基電極320a下方的半導體堆疊層110，並抵達汲極230。因此，不論HEMT處於開啟狀態（on-state）或關閉狀態（off-state），電流都可以透過肖特基電極320a而自源極220流到汲極230。

基於上述，反向導通模式的電流可以藉由肖特基二極體SBD1而疏導，藉此增加高電子遷移率電晶體裝置10在反向導通模式時的效率。

在本實施例中，閘極210與肖特基電極320a沿第二方向D2排列，且第二方向D2垂直於第一方向D1。由於閘極210與肖特基電極320a沿第二方向D2排列，包含源極220、閘極210與汲極230的HEMT（如圖1E中的電晶體）的崩潰電壓與肖特基二極體SBD1的崩潰電壓彼此相近或彼此相等。在一些實施例中，閘極210與汲極230在第一方向D1上的距離V1等於肖特基電極320a與汲極230在第一方向D1上的距離V2，藉此更容易控制高電子遷移率電晶體裝置10的崩潰電壓。

此外，由於閘極210與肖特基電極320a沿第二方向D2排列，場效電板FP除了可以遮蔽HEMT的電場之外，還可以遮蔽肖特基二極體SBD1的電場，藉此使肖特基二極體SBD1獲得與HEMT相似的可靠性。在一些實施例中，場效電板FP靠近汲極230的一側與閘極210之間在第一方向D1上的距離V3等於場效電板FP靠近汲極230的一側與肖特基電極320a之間在第一方向D1上的距離V4。

另外，由於閘極210與肖特基電極320a在第二方向D2上，高電子遷移率電晶體裝置10在第一方向D1上的寬度可以被縮小。

圖2A是依照本發明的一實施例的一種高電子遷移率電晶體裝置的上視示意圖。圖2B是沿著圖2A線a-a’的剖面示意圖。圖2C是沿著圖2A線b-b’的剖面示意圖。圖2D是沿著圖2A線c-c’的剖面示意圖。圖2E是圖2A的高電子遷移率電晶體裝置的電路示意圖。

在此必須說明的是，圖2A至圖2E的實施例沿用圖1A至圖1E的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖2A至圖2E，在本實施例中，高電子遷移率電晶體裝置20的源極220與閘極210之間具有肖特基二極體SBD2，且肖特基二極體SBD2電性連接至源極220與閘極210。

高電子遷移率電晶體裝置20，包括基底100、半導體堆疊層110、閘極210、源極220、汲極230、歐姆電極340以及肖特基電極320b。

半導體堆疊層110設置於基底100上。閘極210設置於半導體堆疊層110上。源極220與汲極230分別電性連接半導體堆疊層110。

源極220、閘極210與汲極230設置於半導體堆疊層110上，且沿著第一方向D1依序排列，HEMT包括源極220、閘極210與汲極230。在一些實施例中，源極220與半導體堆疊層110之間具有歐姆接觸，且汲極230與半導體堆疊層110之間具有歐姆接觸，但本發明不以此為限。在其他實施例中，源極220與汲極230也可以選用可與III-V族化合物半導體形成肖特基接觸（Schottky contact）的材料。

歐姆電極340設置於半導體堆疊層110上，且與半導體堆疊層110之間具有歐姆接觸。歐姆電極340透過導電結構350而電性連接至閘極210。在一些實施例中，導電結構350的材料包括金屬。在一些實施例中，歐姆電極340、源極220與汲極230皆選用可以與半導體堆疊層110之間形成歐姆接觸的材料，因此，歐姆電極340、源極220與汲極230可以一起形成，藉此節省生產成本。

在一些實施例中，閘極210與汲極230在第一方向D1上的距離V1等於歐姆電極340與汲極230在第一方向D1上的距離V2a，但本發明不以此為限。

肖特基電極320b設置於半導體堆疊層110上，且與半導體堆疊層110之間具有肖特基接觸。肖特基電極320b透過導電結構310而電性連接至源極220。在本實施例中，導電結構310沿著第二方向D2延伸。肖特基電極320b、歐姆電極340與汲極230沿著第一方向D1依序排列。

在本實施例中，歐姆電極340與閘極210沿第二方向D2排列，且源極220與肖特基電極320b沿第二方向D2排列。藉此縮小高電子遷移率電晶體裝置20在第一方向D1上的寬度。

在本實施例中，肖特基電極320b與半導體堆疊層110構成肖特基二極體SBD2。肖特基二極體SBD2的其中一端電性連接至源極220，且肖特基二極體SBD2的另一端透過歐姆電極340以及導電結構350而電性連接閘極210，如圖2E的電路示意圖所示。

場效電板FP電性連接閘極210。在一些實施例中，場效電板FP包括導電材料，例如金屬、金屬氮化物、金屬氧化物或其他合適的材料。在一些實施例中，場效電板FP、導電結構310與汲極230沿著第二方向D2延伸，且彼此互相分離。場效電板FP位於閘極210以及歐姆電極340的上方，並從閘極210以及歐姆電極340的上方朝向汲極230延伸，以覆蓋閘極210與汲極230之間的部分半導體堆疊層110以及歐姆電極340與汲極230之間的部分半導體堆疊層110。在本實施例中，場效電板FP還覆蓋歐姆電極340與肖特基電極320b之間的部分半導體堆疊層110，藉此提升肖特基二極體SBD2的可靠性。

在一些實施例中，閘極210、源極220、汲極230、導電結構310、肖特基電極320b、歐姆電極340、導電結構350以及場效電板FP各自包括單層或多層結構，且分布於介電結構120中或介電結構120上。在本實施例中，場效電板FP與歐姆電極340之間選擇性地設置有部分介電結構120。舉例來說，歐姆電極340上方之導電結構350與場效電板FP之間夾有介電結構120。

在一些實施例中，場效電板FP靠近汲極230的一側與閘極210之間在第一方向D1上的距離V3等於場效電板FP靠近汲極的一側與歐姆電極340之間在第一方向D1上的距離V4a。

在本實施例中，半導體堆疊層110中包括隔離結構330b。隔離結構330b自半導體堆疊層110頂面向下延伸超過二維電子氣。

隔離結構330b橫向地位於歐姆電極340與閘極210之間，藉此避免電流在歐姆電極340下方的半導體堆疊層110與閘極210下方的半導體堆疊層110之間直接透過半導體堆疊層110傳遞。換句話說，隔離結構330b將歐姆電極340下方的半導體堆疊層110與閘極210下方的半導體堆疊層110電性隔離。此外，隔離結構330b橫向地位於歐姆電極340與汲極230之間，藉此避免肖特基二極體SBD2直接連接至汲極230。換句話說，隔離結構330b將歐姆電極340下方的半導體堆疊層110與汲極230下方的半導體堆疊層110電性隔離。另外，隔離結構330b橫向地位於肖特基電極320b與源極220之間，藉此避免電流在肖特基電極320b下方的半導體堆疊層110與源極220下方的半導體堆疊層110之間直接透過半導體堆疊層110傳遞。換句話說，隔離結構330b將肖特基電極320b下方的半導體堆疊層110與源極220下方的半導體堆疊層110電性隔離。

在本實施例中，隔離結構330b位於歐姆電極340於半導體堆疊層110之垂直投影與閘極210於半導體堆疊層110之垂直投影之間，且隔離結構330b位於歐姆電極340於半導體堆疊層110之垂直投影與汲極230於半導體堆疊層110之垂直投影之間。此外，在第二方向D2上，隔離結構330b位於肖特基電極320b於半導體堆疊層110之垂直投影與源極220於半導體堆疊層110之垂直投影之間。在一些實施例中，隔離結構330a不位於肖特基電極320b於半導體堆疊層110之垂直投影與歐姆電極340於半導體堆疊層110之垂直投影之間。

在一些實施例中，隔離結構330b包括絕緣材料。舉例來說，於半導體堆疊層110中形成凹槽，並於前述凹層中填入絕緣材料，以形成隔離結構330b。舉例來說，在形成介電結構120時，部分絕緣材料填入半導體堆疊層110中的凹槽以形成隔離結構330a。在其他實施例中，對半導體堆疊層110執行摻雜製程（例如藉由離子佈植製程），以於半導體堆疊層110中形成載子不易通過的隔離結構330b。

在本實施例中，肖特基二極體SBD2的陽極與源極220電性連接，且陰極與閘極210電性連接，藉此可以實現靜電的有效釋放，提高HEMT的閘極靜電防護能力，降低靜電放電導致的元件失效。

圖3A是依照本發明的一實施例的一種高電子遷移率電晶體裝置的上視示意圖。圖3B是沿著圖3A線d-d’與e-e’的剖面示意圖。圖3C是圖3A的高電子遷移率電晶體裝置的電路示意圖。

在此必須說明的是，圖3A至圖3C的實施例沿用圖2A至圖2E的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖3A至圖3C，在本實施例中，高電子遷移率電晶體裝置30的源極220與閘極210之間包括串連的多個肖特基二極體SBD2a、SBD2b、SBD2c。

歐姆電極340a、340b、340c設置於半導體堆疊層110上，且分別與半導體堆疊層110之間具有歐姆接觸。在本實施例中，歐姆電極340b、340c位於第一歐姆電極340a與閘極210之間。

肖特基電極320ba、320bb、320bc設置於半導體堆疊層110上，且分別與半導體堆疊層110之間具有肖特基接觸。

在本實施例中，源極220、肖特基電極320ba、320bb、320bc沿第二方向D2排列，且歐姆電極340a、340b、340c與閘極210沿第二方向D2排列，藉此縮小高電子遷移率電晶體裝置30在第一方向D1上的寬度。

在本實施例中，閘極210透過導電結構350(及其他圖中未繪出的訊號線)而電性連接至歐姆電極340a。在一些實施例中，閘極210透過導電結構350而電性連接至其他閘極（未繪出），且多個閘極電性連接至歐姆電極340a。換句話說，歐姆電極340a可以電性連接至多個HEMT的閘極，而HEMT的數量可以依照需求調整，意即本發明並不限制只有一個HEMT的閘極電性連接歐姆電極340a。

歐姆電極340a電性連接至肖特基電極320ba與半導體堆疊層110構成肖特基二極體SBD2a。肖特基電極320ba透過導電結構360a而電性連接至歐姆電極340b。歐姆電極340b電性連接至肖特基電極320bb與半導體堆疊層110構成肖特基二極體SBD2b。肖特基電極320bb透過導電結構360b而電性連接至歐姆電極340c。歐姆電極340c電性連接至肖特基電極320bc與半導體堆疊層110構成肖特基二極體SBD2c。肖特基電極320bc透過導電結構310而電性連接至源極220。

在本實施例中，肖特基二極體SBD2a、SBD2b、SBD2c串聯在一起。在本實施例中，閘極210與源極220之間包括三個串連在一起的肖特基二極體SBD2a、SBD2b、SBD2c，但本發明不以此為限。閘極210與源極220之間包括兩個或四個以上的串連在一起的肖特基二極體。換句話說，串聯在一起的肖特基二極體的數量可以依照需求而進行調整。藉由串連在一起的肖特基二極體，可以更好的調整高電子遷移率電晶體裝置30的靜電放電。

在本實施例中，場效電板FP重疊於閘極210與歐姆電極340a、340b、340c。場效電板FP重疊於閘極210與汲極230之間的半導體堆疊層110以及歐姆電極340a、340b、340c與肖特基電極320ba、320bb、320bc之間的半導體堆疊層110。場效電板FP例如透過導電孔C而電性連接至導電結構350，但本發明不以此為限。

在本實施例中，半導體堆疊層110中包括隔離結構330c。隔離結構330c自半導體堆疊層110頂面向下延伸超過二維電子氣。

隔離結構330c橫向地位於歐姆電極340a、340b、340c之間，藉此避免電流在歐姆電極340a下方的半導體堆疊層110、歐姆電極340b下方的半導體堆疊層110與歐姆電極340c下方的半導體堆疊層110之間直接透過半導體堆疊層110傳遞。此外，隔離結構330c橫向地位於肖特基電極320ba、320bb、320bc之間，藉此避免電流在肖特基電極320ba下方的半導體堆疊層110、肖特基電極320bb下方的半導體堆疊層110與肖特基電極320bc下方的半導體堆疊層110之間直接透過半導體堆疊層110傳遞。換句話說，隔離結構330c將歐姆電極340a、340b、340c下方的半導體堆疊層110彼此電性隔離。另外，隔離結構330c橫向地位於肖特基電極320bc與源極220之間，藉此避免電流在肖特基電極320bc下方的半導體堆疊層110與源極220下方的半導體堆疊層110之間直接透過半導體堆疊層110傳遞。換句話說，隔離結構330c將肖特基電極320bc下方的半導體堆疊層110與源極220下方的半導體堆疊層110電性隔離。

圖4A是依照本發明的一實施例的一種高電子遷移率電晶體裝置的上視示意圖。圖4B是圖4A的高電子遷移率電晶體裝置的電路示意圖。

在此必須說明的是，圖4A和圖4B的實施例沿用圖1A至圖1E的實施例和圖2A至圖2E的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖4A和圖4B，高電子遷移率電晶體裝置40包括基底100、半導體堆疊層110、閘極210、源極220、汲極230、肖特基電極320a、肖特基電極320b以及歐姆電極340。

歐姆電極340設置於半導體堆疊層110上，且與半導體堆疊層110之間具有歐姆接觸。歐姆電極340透過導電結構350而電性連接至閘極210。

肖特基電極320a、320b設置於半導體堆疊層110上，且分別與半導體堆疊層110之間具有肖特基接觸。肖特基電極320a、320b透過導電結構310而電性連接至源極220。

肖特基電極320a與半導體堆疊層110構成肖特基二極體SBD1。肖特基二極體SBD1電性連接至源極220與汲極230。肖特基電極320b與半導體堆疊層110構成肖特基二極體SBD2。肖特基二極體SBD2電性連接至源極220，並透過歐姆電極340以及導電結構350而電性連接與閘極210，如圖4B的電路示意圖所示。

在本實施例中，歐姆電極340、閘極210與肖特基電極320a沿第二方向D2排列，且源極220與肖特基電極320b沿第二方向D2排列。藉此縮小高電子遷移率電晶體裝置40在第一方向D1上的寬度。

在本實施例中，歐姆電極340與肖特基電極320a之間的閘極210的數量可以依照實際需求而進行調整，換句話說，多個HEMT可以共用肖特基二極體SBD1以及肖特基二極體SBD2，但本發明不以此為限。

在一些實施例中，閘極210與汲極230在第一方向D1上的距離V1等於肖特基電極320a與汲極230在第一方向D1上的距離V2，藉此更容易控制元件的崩潰電壓。在一些實施例中，歐姆電極340與汲極230在第一方向D1上的距離V2a亦等於閘極210與汲極230在第一方向D1上的距離V1，但本發明不以此為限。

在本實施例中，由於閘極210與肖特基電極320a沿第二方向D2排列，場效電板FP除了可以遮蔽HEMT的電場之外，還可以遮蔽肖特基二極體SBD1的電場，藉此使肖特基二極體SBD1獲得與HEMT相似的可靠性。此外，在本實施例中，場效電板FP亦重疊於歐姆電極340與肖特基電極320b之間的半導體堆疊層110，因此，亦可增加肖特基二極體SBD2的可靠性。

在一些實施例中，場效電板FP靠近汲極230的一側與閘極210之間在第一方向D1上的距離V3等於場效電板FP靠近汲極230的一側與肖特基電極320a之間在第一方向D1上的距離V4。在一些實施例中，場效電板FP靠近汲極的一側與歐姆電極340之間在第一方向D1上的距離V4a亦等於場效電板FP靠近汲極230的一側與閘極210之間在第一方向D1上的距離V3，但本發明不以此為限。

在本實施例中，半導體堆疊層110中包括隔離結構330a。隔離結構330a橫向地位於肖特基電極320a與閘極210之間，藉此避免電流在肖特基電極320a下方的半導體堆疊層110與閘極210下方的半導體堆疊層110之間直接透過半導體堆疊層110傳遞。此外，隔離結構330a橫向地位於肖特基電極320a與源極220之間，藉此使電流可以透過肖特基電極320a而流進肖特基電極320a下方的半導體堆疊層110，而不會從源極220下方的半導體堆疊層110直接透過半導體堆疊層110流進肖特基電極320a下方的半導體堆疊層110。

在本實施例中，半導體堆疊層110中還包括隔離結構330b。隔離結構330b橫向地位於歐姆電極340與閘極210之間，藉此避免電流在歐姆電極340下方的半導體堆疊層110與閘極210下方的半導體堆疊層110之間直接透過半導體堆疊層110傳遞。此外，隔離結構330b橫向地位於歐姆電極340與汲極230之間，藉此避免肖特基二極體SBD2直接連接至汲極230。另外，隔離結構330b橫向地位於肖特基電極320b與源極220之間，藉此避免電流直接在肖特基電極320b下方的半導體堆疊層110與源極220下方的半導體堆疊層110之間直接透過半導體堆疊層110傳遞。

圖5A是依照本發明的一實施例的一種高電子遷移率電晶體的剖面示意圖。圖5B是依照本發明的一實施例的一種肖特基二極體的剖面示意圖。

在此必須說明的是，圖5A和圖5B的實施例沿用圖1A至圖1E的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖5A，在本實施例中，源極220與汲極230分別電性連接半導體堆疊層110。源極220與汲極230延伸至通道層106中，並電性連接至二維電子氣。在一實施例中，源極220與汲極230的材料包括金屬（例如Al、Ti、Ni、Au或其合金），或其他可與III-V族化合物半導體形成歐姆接觸（Ohmic contact）的材料。換句話說，源極220與半導體堆疊層110之間具有歐姆接觸，且汲極230與半導體堆疊層110之間具有歐姆接觸。

在一些實施例中，源極220與汲極230中的至少一者包括多層結構。舉例來說，源極220包括多層結構，其中與半導體堆疊層110接觸的最下層與半導體堆疊層110之間具有歐姆接觸，而未與半導體堆疊層110接觸的其他層別則可以包括與前述最下層不一樣的材料。類似地，汲極230例如包括多層結構，其中與半導體堆疊層110接觸的最下層與半導體堆疊層110之間具有歐姆接觸，而未與半導體堆疊層110接觸的其他層別則可以包括與前述最下層不一樣的材料。

在本實施例中，源極220的底面220B及/或汲極230的底面230B與/皆與肖特基電極320a的底面320B位於不同水平面，但本發明不以此為限。

圖6是依照本發明的一實施例的一種高電子遷移率電晶體裝置的剖面示意圖。

在此必須說明的是，圖6的實施例沿用圖5A和圖5B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖6，在本實施例中，肖特基電極320a直接與源極220相接。換句話說，在本實施例中，可以節省導電結構310（請參考圖5B）的設置，藉此降低製造成本。

綜上所述，本發明藉由將HEMT與SBD整合在一起，可以降低反向導通模式的效率損失及/或靜電放電導致的元件失效。

10,20,30:高電子遷移率電晶體裝置 100:基底 102:成核層 104:緩衝層 106:通道層 108:阻障層 110:半導體堆疊層 120:介電結構 210:閘極 220:源極 220B,230B,320B:底面 230:汲極 240:P型氮化鎵層 310,350:導電結構 320a,320b,320ba,320bb,320bc:肖特基電極 330a,330b,330c:隔離結構 340,340a,340b,340c:歐姆電極 360a,360b:導電結構 a-a’,b-b’,c-c’,d-d’,e-e’:線 D1:第一方向 D2:第二方向 Id,Ir:方向 FP:場效電板 HEMT:高電子遷移率電晶體 SBD1,SBD2,SBD2a,SBD2b,SBD2c:肖特基二極體 V1,V2,V2a,V3,V4,V4a:距離

圖1A是依照本發明的一實施例的一種高電子遷移率電晶體裝置的上視示意圖。 圖1B是沿著圖1A線a-a’的剖面示意圖。 圖1C是沿著圖1A線b-b’的剖面示意圖。 圖1D是沿著圖1A線c-c’的剖面示意圖。 圖1E是圖1A的高電子遷移率電晶體裝置的電路示意圖。 圖2A是依照本發明的一實施例的一種高電子遷移率電晶體裝置的上視示意圖。 圖2B是沿著圖2A線a-a’的剖面示意圖。 圖2C是沿著圖2A線b-b’的剖面示意圖。 圖2D是沿著圖2A線c-c’的剖面示意圖。 圖2E是圖2A的高電子遷移率電晶體裝置的電路示意圖。 圖3A是依照本發明的一實施例的一種高電子遷移率電晶體裝置的上視示意圖。 圖3B是沿著圖3A線d-d’與e-e’的剖面示意圖。 圖3C是圖3A的高電子遷移率電晶體裝置的電路示意圖。 圖4A是依照本發明的一實施例的一種高電子遷移率電晶體裝置的上視示意圖。 圖4B是圖4A的高電子遷移率電晶體裝置的電路示意圖。 圖5A是依照本發明的一實施例的一種高電子遷移率電晶體的剖面示意圖。 圖5B是依照本發明的一實施例的一種肖特基二極體的剖面示意圖。 圖6是依照本發明的一實施例的一種肖特基二極體的剖面示意圖。

210:閘極

220:源極

230:汲極

HEMT:高電子遷移率電晶體

SBD1,SBD2:肖特基二極體

Claims (16)

1. 一種高電子遷移率電晶體裝置，包括： 基底； 半導體堆疊層，設置於所述基底上，其中所述半導體堆疊層中包括第一隔離結構； 閘極，設置於所述半導體堆疊層上； 源極與汲極，分別電性連接所述半導體堆疊層，且所述源極、所述閘極與所述汲極沿著第一方向依序排列；以及 第一肖特基電極，與所述半導體堆疊層之間具有肖特基接觸，且電性連接至所述源極，其中所述閘極與所述第一肖特基電極沿第二方向排列，其中所述第一方向與所述第二方向平行於所述基底的表面，且所述第二方向垂直於所述第一方向，其中所述第一肖特基電極與所述半導體堆疊層構成第一肖特基二極體，所述第一肖特基二極體電性連接所述源極與所述汲極，且所述第一隔離結構橫向地位於所述第一肖特基電極與所述閘極之間以及所述第一肖特基電極與所述源極之間。
2. 如請求項1所述的高電子遷移率電晶體裝置，其中所述第一隔離結構將所述第一肖特基電極下方的所述半導體堆疊層與所述閘極下方的所述半導體堆疊層電性隔離，且所述第一隔離結構將所述第一肖特基電極下方的所述半導體堆疊層與所述源極下方的所述半導體堆疊層電性隔離。
3. 如請求項1所述的高電子遷移率電晶體裝置，更包括： 場效電板，電性連接所述閘極，且位於所述閘極以及所述第一肖特基電極上方。
4. 如請求項1所述的高電子遷移率電晶體裝置，其中所述閘極與所述汲極之間在所述第一方向上的距離等於所述第一肖特基電極與所述汲極之間在所述第一方向上的距離。
5. 如請求項1所述的高電子遷移率電晶體裝置，更包括： 第一歐姆電極，與所述半導體堆疊層之間具有歐姆接觸，且電性連接至所述閘極，其中所述閘極、所述第一肖特基電極以及所述第一歐姆電極沿所述第二方向排列；以及 第二肖特基電極，與所述半導體堆疊層之間具有肖特基接觸，其中所述源極與所述第二肖特基電極沿所述第二方向排列，且其中所述源極與所述閘極之間包括所述第二肖特基電極與所述半導體堆疊層構成的第二肖特基二極體。
6. 如請求項5所述的高電子遷移率電晶體裝置，其中所述半導體堆疊層中更包括第二隔離結構，且所述第二隔離結構橫向地位於所述第一歐姆電極與所述閘極之間以及所述第一歐姆電極與所述汲極之間，且其中所述第二隔離結構橫向地位於所述第二肖特基電極與所述源極之間，其中所述第二隔離結構將所述第一歐姆電極下方的所述半導體堆疊層與所述閘極下方的所述半導體堆疊層電性隔離，且所述第二隔離結構將所述第一歐姆電極下方的所述半導體堆疊層與所述汲極下方的所述半導體堆疊層電性隔離，且其中所述第二隔離結構將所述第二肖特基電極下方的所述半導體堆疊層與所述源極下方的所述半導體堆疊層電性隔離。
7. 如請求項5所述的高電子遷移率電晶體裝置，其中： 所述第二肖特基二極體電性連接至所述源極與所述閘極。
8. 如請求項1所述的高電子遷移率電晶體裝置，其中所述源極與所述半導體堆疊層之間具有歐姆接觸，且所述汲極與所述半導體堆疊層之間具有歐姆接觸。
9. 一種高電子遷移率電晶體裝置，包括： 基底； 半導體堆疊層，設置於所述基底上，其中所述半導體堆疊層中包括第一隔離結構： 閘極，設置於所述半導體堆疊層上； 源極與汲極，分別電性連接所述半導體堆疊層，且所述源極、所述閘極與所述汲極沿著第一方向依序排列； 第一歐姆電極，與所述半導體堆疊層之間具有歐姆接觸，且電性連接至所述閘極，其中所述第一歐姆電極與所述閘極沿第二方向排列，其中所述第一方向與所述第二方向平行於所述基底的表面，且所述第二方向垂直於所述第一方向，其中所述第一隔離結構橫向地位於所述第一歐姆電極與所述閘極之間以及所述第一歐姆電極與所述汲極之間；以及 第一肖特基電極，與所述半導體堆疊層之間具有肖特基接觸，其中所述源極與所述第一肖特基電極沿第二方向排列，且其中所述源極與所述閘極之間包括所述第一肖特基電極與所述半導體堆疊層構成的第一肖特基二極體，且其中所述第一隔離結構橫向地位於所述第一肖特基電極與所述源極之間。
10. 如請求項9所述的高電子遷移率電晶體裝置，其中所述第一隔離結構將所述第一歐姆電極下方的所述半導體堆疊層與所述閘極下方的所述半導體堆疊層電性隔離，所述第一隔離結構將所述第一歐姆電極下方的所述半導體堆疊層與所述汲極下方的所述半導體堆疊層電性隔離，且所述第一隔離結構將所述第一肖特基電極下方的所述半導體堆疊層與所述源極下方的所述半導體堆疊層電性隔離。
11. 如請求項9所述的高電子遷移率電晶體裝置，其中，所述第一肖特基二極體電性連接至所述源極與所述閘極。
12. 如請求項9所述的高電子遷移率電晶體裝置，其中所述源極與所述半導體堆疊層之間具有歐姆接觸，且所述汲極與所述半導體堆疊層之間具有歐姆接觸。
13. 如請求項9所述的高電子遷移率電晶體裝置，更包括： 場效電板，電性連接所述閘極，且位於所述閘極以及所述第一歐姆電極上方。
14. 如請求項9所述的高電子遷移率電晶體裝置，更包括： 第二歐姆電極，與所述半導體堆疊層之間具有歐姆接觸，且電性連接至所述第一肖特基電極；以及 第二肖特基電極，與所述半導體堆疊層之間具有肖特基接觸，其中所述第二肖特基電極與所述半導體堆疊層構成第二肖特基二極體，所述第一肖特基二極體與所述第二肖特基二極體串連於所述源極與所述閘極之間。
15. 如請求項14所述的高電子遷移率電晶體裝置，其中所述第二歐姆電極位於所述第一歐姆電極與所述閘極之間。
16. 如請求項14所述的高電子遷移率電晶體裝置，其中所述源極、所述第一肖特基電極與所述第二肖特基電極沿所述第二方向排列，且所述第一歐姆電極、所述第二歐姆電極與所述閘極沿所述第二方向排列。

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