CN107180762B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述方法包括：提供包括第一区域和第二区域的基底；在第一区域的基底中形成阱区；在第二区域的基底中形成漂移区；刻蚀基底，形成衬底以及凸出于衬底的鳍部，包括位于第一区域和第二区域交界处的第一鳍部，以及位于第二区域的第二鳍部，其中，位于第一区域的第一鳍部为第一鳍部第一部分，第二鳍部与第一鳍部垂直；在第一鳍部表面形成位于第一区域和第二区域交界处的栅极结构；在第一鳍部第一部分内形成源极、第二鳍部内形成漏极。本发明使用于形成漏极的第二鳍部与用于形成源极相垂直，器件导通时电流流经第二鳍部的横截面面积增大，从而加快电流流出的速度，增强释放静电的能力，进而优化半导体器件的电学性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，简称SCR)保护电路、横向双扩散场效应晶体管(Lateral Double Diffused MOSFET，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。其中，LDMOS由于能承受更高的击穿电压而被广泛运用于ESD保护。
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。平面LDMOS已无法满足技术需求，逐渐开始向具有更高功效的三维立体式的晶体管过渡，如引入鳍式场效应晶体管。
但是，即使在LDMOS中引入了鳍式场效应晶体管，现有技术的半导体器件的电学性能依旧较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法。包括如下步骤：提供基底，所述基底包括第一区域和第二区域；在所述第一区域的基底中形成阱区，所述阱区内具有掺杂离子；在所述第二区域的基底中形成漂移区，所述漂移区内具有掺杂离子，且所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；刻蚀所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，其中，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分，所述第二鳍部与所述第一鳍部垂直；形成位于所述第一区域和第二区域交界处的栅极结构，所述栅极结构覆盖所述第一鳍部第一部分的部分顶部表面，以及所述第一鳍部第二部分的部分顶部表面和部分侧壁表面；在所述栅极结构一侧的第一鳍部第一部分内形成源极，在所述栅极结构另一侧的第二鳍部内形成漏极，所述源极和漏极内具有掺杂离子，且所述源极和漏极内的掺杂离子与所述漂移区内的掺杂离子类型相同。
可选的，所述第一区域和第二区域为相邻区域；所述阱区和漂移区为相邻区域。
可选的，所述半导体结构为N型半导体结构，所述阱区内的掺杂离子类型为P型，所述漂移区、源极和漏极内的掺杂离子类型为N型。
可选的，所述半导体结构为P型半导体结构，所述阱区内的掺杂离子类型为N型，所述漂移区、源极和漏极内的掺杂离子类型为P型。
可选的，所述第二鳍部的数量为多根，且所述多根第二鳍部沿所述第一鳍部的延伸方向排列。
可选的，所述第二鳍部的数量为4根。
可选的，在形成所述衬底和鳍部之后，所述形成方法还包括：在所述第一鳍部和所述第二鳍部之间形成隔离层。
可选的，形成衬底以及凸出于所述衬底的鳍部的步骤包括：在所述基底上形成图形化的硬掩膜层，所述硬掩膜层横跨所述第一区域和第二区域且覆盖部分所述第一区域的基底和第二区域的基底，所述硬掩膜层内定义有第一鳍部图形和第二鳍部图形，所述第一鳍部图形横跨所述阱区和漂移区，所述第二鳍部图形垂直于所述第一鳍部图形的延伸方向；以所述硬掩模层为掩膜，刻蚀所述基底，形成若干分立的凸起；所述凸起为鳍部，位于所述鳍部底部的剩余基底作为衬底。
可选的，所述栅极结构为伪栅结构；形成所述源极和漏极后，所述形成方法还包括：去除所述伪栅结构，形成金属栅极结构。
可选的，形成所述栅极结构的步骤包括：形成保形覆盖所述基底的伪栅氧化膜；在所述伪栅氧化膜表面形成伪栅电极膜，所述伪栅电极膜的顶部高于所述第一鳍部顶部和第二鳍部顶部；对所述伪栅电极膜进行平坦化处理；图形化所述伪栅电极膜和伪栅氧化膜，形成横跨所述第一区域和第二区域的伪栅氧化层，所述伪栅氧化层覆盖所述第一鳍部第一部分的部分顶部表面，以及所述第一鳍部第二部分的部分顶部表面和部分侧壁表面，在所述伪栅氧化层表面形成伪栅电极层；所述伪栅氧化层和所述伪栅电极层构成所述栅极结构。
可选的，形成所述源极和漏极之后，所述形成方法还包括：在所述衬底表面形成介质层，所述介质层还覆盖所述金属栅极结构、源极和漏极，且所述介质层的顶部高于所述金属栅极结构的顶部；在所述介质层内形成第一接触孔栓塞和第二接触孔栓塞，所述第一接触孔栓塞和第二接触孔栓塞分别与所述源极和漏极相接触。
相应的，本发明还提供一种采用上述方法形成的半导体结构，包括：基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括第一区域和第二区域，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，其中，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分，所述第二鳍部与所述第一鳍部垂直；阱区，位于所述第一区域的基底内，所述阱区内具有掺杂离子；漂移区，位于所述第二区域的基底内，所述漂移区内具有掺杂离子，所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；栅极结构，位于所述第一区域和第二区域的交界处，且覆盖所述第一鳍部第一部分的部分顶部表面，以及所述第一鳍部第二部分的部分顶部表面和部分侧壁表面；源极，位于所述栅极结构一侧的第一鳍部第一部分内，且所述源极位于所述阱区内，所述源极内具有掺杂离子；漏极，位于所述栅极结构另一侧的第二鳍部内，且所述漏极位于所述漂移区内，所述漏极内具有掺杂离子。
可选的，所述第一区域和第二区域为相邻区域；所述阱区和漂移区为相邻区域。
可选的，所述半导体结构为N型半导体结构，所述阱区内的掺杂离子类型为P型，所述漂移区、源极和漏极内的掺杂离子类型为N型。
可选的，所述半导体结构为P型半导体结构，所述阱区内的掺杂离子类型为N型，所述漂移区、源极和漏极内的掺杂离子类型为P型。
可选的，所述第二鳍部的数量为多根，且所述多根第二鳍部沿所述第一鳍部的延伸方向排列。
可选的，所述第二鳍部的数量为4根。
可选的，所述半导体结构还包括位于所述第一鳍部和所述第二鳍部之间的隔离层。
可选的，所述栅极结构为金属栅极结构。
可选的，所述半导体结构还包括：覆盖所述栅极结构、源极和漏极的介质层，所述介质层的顶部高于所述栅极结构的顶部；位于所述介质层内的第一接触孔栓塞和第二接触孔栓塞，所述第一接触孔栓塞和第二接触孔栓塞分别与所述源极和漏极相接触。
与现有技术相比，本发明的技术方案具有以下优点：
本发明使用于形成漏极的第二鳍部与用于形成漏极的第一鳍部相垂直，器件导通时，电流通过朝向所述第一鳍部第一部分的第二鳍部的横截面流出，由于所述横截面的面积增大了，可以加快器件电流流出的速度，从而可以增强释放静电的能力，进而优化半导体器件的电学性能。
附图说明
图1和图2是现有技术半导体结构一实施例的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
现有技术的半导体器件的电性能较差，结合参考图1和图2，示出了现有技术半导体结构一实施例的结构示意图，其中，图1为俯视图，图2是图1沿AA1方向的剖面结构示意图。
所述半导体结构包括：衬底100、凸出于所述衬底100的鳍部，其中，所述衬底100包括第一区域I，以及与所述第一区域I相邻的第二区域II，位于所述第一区域I和第二区域II交界处的鳍部为第一鳍部101，位于所述第二区域II的鳍部为第二鳍部102，所述第一区域I的鳍部和衬底100内形成有阱区112，所述第二区域II的鳍部和衬底100内形成有漂移区111；栅极结构104，所述栅极结构104覆盖所述鳍部的部分侧壁表面和顶部表面，且横跨所述第一区域I和第二区域II；所述第一鳍部101内形成有源区121，所述第二鳍部102内形成有漏区122。
本实施例中，所述半导体结构为N型半导体结构，所述源区121、漏区122和漂移区111内掺杂的离子类型为N型，所述阱区112内掺杂的离子类型为P型。所述阱区112与漂移区111交界处形成PN结。所述漂移区111、阱区112和源区121构成NPN双极结型晶体管。
当静电放电时，由静电产生的大电压被施加于所述漏区122，从而使所述漂移区111和阱区112构成的PN结发生击穿，进而导致由所述漂移区111、阱区112和源区121构成的NPN双极结型晶体管发生导通，也就说，从所述漏区122至所述源区121产生通路，用于释放静电，从而起到保护电路的作用。
但是电流I经所述第二鳍部102朝向所述第一鳍部101的横截面S(如图1所示)流出，而每根第二鳍部102的横截面S的面积较小，因此，所述半导体结构释放静电的速度被所述第二鳍部102的横截面S所述限制，当电流I过大而来不及释放时，静电荷容易在所述第二鳍部102附近发生聚集，从而导致器件被烧坏。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域；在所述第一区域的基底中形成阱区，所述阱区内具有掺杂离子；在所述第二区域的基底中形成漂移区，所述漂移区内具有掺杂离子，且所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；刻蚀所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，其中，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分，所述第二鳍部与所述第一鳍部垂直；形成位于所述第一区域和第二区域交界处的栅极结构，所述栅极结构覆盖所述第一鳍部第一部分的部分顶部表面，以及所述第一鳍部第二部分的部分顶部表面和部分侧壁表面；在所述栅极结构一侧的第一鳍部第一部分内形成源极，在所述栅极结构另一侧的第二鳍部内形成漏极，所述源极和漏极内具有掺杂离子，且所述源极和漏极内的掺杂离子与所述漂移区内的掺杂离子类型相同。
本发明使用于形成漏极的第二鳍部与用于形成漏极的第一鳍部相垂直，器件导通时，电流通过朝向所述第一鳍部第一部分的第二鳍部的横截面流出，由于所述横截面的面积增大了，可以加快器件电流流出的速度，从而可以增强释放静电的能力，进而优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图3，提供基底200，所述基底200包括第一区域Ⅰ和第二区域Ⅱ。
所述基底200为后续形成半导体结构提供工艺平台。本实施例以在基底200上形成N型半导体结构为例进行说明，在其他实施例中，还可以形成P型半导体结构。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为相邻区域。
所述基底200为平面基底，所述基底200的材料为硅基底、锗基底、硅锗基底或碳化硅基底、绝缘体上硅或绝缘体上锗基底、玻璃基底或III-V族化合物基底(例如氮化镓基底或砷化镓基底等)。本实施例中，所述基底200为硅基底。
结合参考图4和图5，在所述第一区域Ⅰ的基底200中形成阱区212(如图5所示)，并在所述第二区域Ⅱ的基底200中形成漂移区211(如图5所示)，所述阱区212和漂移区211内具有掺杂离子，且所述阱区212内的掺杂离子类型与所述漂移区211内的掺杂离子类型不同。
具体地，如图4所示，在所述第二区域Ⅱ的基底200中形成漂移区211的步骤包括：在所述基底200表面形成图形化的第一掩模层300，所述第一掩模层300暴露出所述第二区域Ⅱ的基底200且遮挡所述第一区域Ⅰ的基底200；以所述第一掩模层300为掩模，对所述基底200进行离子注入工艺，在所述第二区域Ⅱ的基底200内形成漂移区211；去除所述第一掩模层300。
本实施例中，所述第一掩模层300为光刻胶层；形成所述漂移区211后，采用湿法去胶或灰化工艺去除所述第一掩模层300。
本实施例中，所述半导体结构为N型半导体结构，所述漂移区211内的掺杂离子类型为N型。具体地，所述漂移区211内的掺杂离子可以为P离子、As离子或Sb离子，注入的离子剂量为2E12至4E13原子每平方厘米。
在其他实施例中，例如所述半导体结构为P型半导体结构时，所述漂移区211内的掺杂离子类型为P型。
如图5所示，在所述第一区域Ⅰ的基底200内形成阱区212的步骤包括：在所述基底200表面形成图形化的第二掩模层310，所述第二掩模层310暴露出所述第一区域Ⅰ的基底200且遮挡所述第二区域Ⅱ的基底200；以所述第二掩模层310为掩模，对所述基底200进行离子注入工艺，在所述第一区域Ⅰ的基底200内形成阱区212；去除所述第二掩模层310。
本实施例中，所述第二掩模层310为光刻胶层；形成所述阱区212后，采用湿法去胶或灰化工艺去除所述第二掩模层310。
本实施例中，所述半导体结构为N型半导体结构，所述阱区212内的掺杂离子类型为P型。具体地，所述阱区212内的掺杂离子可以为B离子或BF离子，注入的离子剂量为1E13至5E13原子每平方厘米。
在其他实施例中，例如所述半导体结构为P型半导体结构时，所述阱区212内的掺杂离子类型为N型。
需要说明的是，所述阱区212内的掺杂离子类型与所述漂移区211内的掺杂离子类型不同。
还需要说明的是，所述第一区域Ⅰ和第二区域Ⅱ为相邻区域，相应的，所述阱区212和漂移区211为相邻区域。
还需要说明的是，本实施例中，先形成所述漂移区211，再形成所述阱区212。在另一实施例中，还可以先形成阱区，再形成漂移区，本发明对形成所述阱区和漂移区的工艺顺序不做限定。
结合参考图6和图7，图6为俯视图，图7为图6沿BB1方向的剖面结构示意图，刻蚀所述基底200(如图5所示)，形成衬底201以及凸出于所述衬底201的鳍部，所述鳍部包括位于所述第一区域Ⅰ和第二区域Ⅱ交界处的第一鳍部251，以及位于所述第二区域Ⅱ的第二鳍部252，其中，位于所述第一区域Ⅰ的第一鳍部251为第一鳍部第一部分231，位于所述第二区域Ⅱ的第一鳍部251为第一鳍部第二部分241，所述第二鳍部252与所述第一鳍部251垂直。如图6所示，第一鳍部251沿X方向延伸，所述第二鳍部252沿Y方向延伸。
需要说明的是，为了便于图示和说明，图6示出的俯视图只示出了所述第一鳍部251和第二鳍部252的位置关系。
所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述基底200为硅基底，相应的，所述衬底201为硅衬底，所述鳍部的材料为硅。
本实施例中，所述第一鳍部251的数量为多根，且所述多根第一鳍部251沿所述第二鳍部252的延伸方向(如图6中的Y方向)排列。具体地，所述第一鳍部251的数量为6根。
本实施例中，所述第二鳍部252的数量为多根，且所述多根第二鳍部252沿所述第一鳍部251的延伸方向(如图6中的X方向)排列。具体地，所述第二鳍部252的数量为4根。
形成衬底201以及凸出于所述衬底201的鳍部的步骤包括：在所述基底200上形成图形化的硬掩膜层(图未示)，所述硬掩膜层横跨所述第一区域Ⅰ和第二区域Ⅱ且覆盖部分所述第一区域Ⅰ的基底200和第二区域Ⅱ的基底200，所述硬掩膜层内定义有第一鳍部图形和第二鳍部图形，所述第一鳍部图形横跨所述阱区212和漂移区211，所述第二鳍部图形垂直于所述第一鳍部图形的延伸方向(如图6中的X方向)；以所述硬掩模层为掩膜，刻蚀所述基底200，形成若干分立的凸起；所述凸起为鳍部，位于所述鳍部底部的剩余基底200作为衬底201。
本实施例中，所述硬掩膜层的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层表面能够作为平坦化工艺的停止位置，且所述硬掩膜层还能够起到保护所述鳍部顶部的作用。
在另一实施例中，为了减小硬掩膜层与鳍部之间的应力，避免直接在初始基底上形成所述硬掩膜层时产生位错的问题，在形成所述硬掩膜层之前，还包括：在所述基底表面形成缓冲层(图未示)，所述缓冲层可的材料可以为氧化硅。
需要说明的是，在形成所述鳍部之后，所述形成方法还包括：在所述鳍部表面形成衬垫氧化层(图未示)，用于修复所述鳍部。
本实施例对所述鳍部进行氧化处理以在所述鳍部表面形成衬垫氧化层。所述氧化处理还会对所述衬底201表面进行氧化，因此，所述衬垫氧化层还位于所述衬底201表面。本实施例中，所述衬底201和所述鳍部的材料为硅。相应的，所述衬垫氧化层的材料为氧化硅。
结合参考图8，需要说明的是，在形成所述衬底201和鳍部之后，所述形成方法还包括：在所述鳍部之间的衬底201上形成隔离层203，用于隔离所述第一鳍部251和所述第二鳍部252。
所述隔离层203作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层203的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层203的材料为氧化硅。
需要说明的是，本实施例中，所述隔离层203是浅沟槽隔离层，但不限于浅沟槽隔离层。
具体地，形成所述隔离层203的步骤包括：形成覆盖所述衬底201和鳍部的隔离膜，所述隔离膜的顶部高于所述硬掩膜层(图未示)的顶部；研磨去除高于所述硬掩膜层顶部的隔离膜；去除部分厚度的所述隔离膜以形成隔离层203；去除所述硬掩膜层。
需要说明的是，在去除部分厚度的所述隔离膜的过程中还去除部分所述鳍部表面的衬垫氧化层。
还需要说明的是，在另一实施例中，所述阱区和漂移区在形成所述鳍部之后、形成所述隔离层之前形成，也就是说，采用离子注入工艺在所述第一区域的衬底和鳍部内形成阱区、在所述第二区域的衬底和鳍部内形成漂移区之后，在所述鳍部之间的衬底表面形成所述隔离层。
在其它实施例中，还可以在形成所述阱区和漂移区之前形成所述隔离层。
参考图9，形成位于所述第一区域Ⅰ和第二区域Ⅱ交界处的栅极结构204，所述栅极结构204覆盖所述第一鳍部第一部分231的部分顶部表面，以及所述第一鳍部第二部分241的部分顶部表面和部分侧壁表面。
所述栅极结构204可以为晶体管的栅极结构，还可以为伪栅结构。本实施例中，所述栅极结构204为伪栅结构。
具体地，形成所述栅极结构204的步骤包括：形成保形覆盖所述隔离层203、第一鳍部251和第二鳍部252的伪栅氧化膜(图未示)；在所述伪栅氧化膜表面形成伪栅电极膜，所述伪栅电极膜的顶部高于所述第一鳍部251顶部和第二鳍部252顶部；对所述伪栅电极膜进行平坦化处理；图形化所述伪栅电极膜和伪栅氧化膜，形成位于所述第一区域Ⅰ和第二区域Ⅱ交界处的伪栅氧化层，所述伪栅氧化层覆盖所述第一鳍部第一部分231的部分顶部表面，以及所述第一鳍部第二部分241的部分顶部表面和部分侧壁表面，在所述伪栅氧化层表面形成伪栅电极层；所述伪栅氧化层和所述伪栅电极层构成所述栅极结构204。
需要说明的是，所述栅极结构204还覆盖所述第一鳍部第二部分241一侧的隔离层203的部分表面。
所述伪栅氧化层的材料为氧化硅；所述伪栅电极层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅电极层的材料为多晶硅。
参考图10，在所述栅极结构204一侧的第一鳍部第一部分231内形成源极(图未示)，在所述栅极结构204另一侧的第二鳍部252内形成漏极(图未示)，所述源极和漏极内具有掺杂离子，且所述源极和漏极内的掺杂离子与所述漂移区211内的掺杂离子类型相同。
本实施例中，所述半导体结构为N型半导体结构，所述漂移区211内的掺杂离子类型为N型，相应的，所述源极和漏极内的掺杂离子类型为N型。
在其他实施例中，例如所述半导体结构为P型半导体结构时，所述漂移区211内的掺杂离子类型为P型，相应的，所述源极和漏极内的掺杂离子类型为P型。
具体地，形成所述源极和漏极的步骤包括：在所述栅极结构204一侧的第一鳍部第一部分231内形成第一区域应力层221，在所述栅极结构204另一侧的第二鳍部252内形成第二区域应力层222；在所述第一区域应力层221内掺杂离子形成源极，在所述第二区域应力层222内掺杂离子形成漏极。
需要说明的是，所述第一区域应力层221和第二区域应力层222在同一步工艺步骤中形成；所述源极和漏极在同一步掺杂工艺中形成。
还需要说明的是，在所述第一区域应力层221和第二区域应力层222内掺杂离子的步骤包括：在形成所述第一区域应力层221和第二区域应力层222的过程中进行原位自掺杂；或者，在形成所述第一区域应力层221和第二区域应力层222之后对所述第一区域应力层221和第二区域应力层222进行离子注入工艺。
本实施例中，所述掺杂离子的参数包括：掺杂离子为P离子、As离子或Sb离子，离子能量为1Kev至10Kev，离子剂量为5E14至5E15原子每平方厘米。
需要说明的是，所述栅极结构204为伪栅结构，形成所述源极和漏极后，所述形成方法还包括：去除所述伪栅结构，形成金属栅极结构。
结合参考图11和图12，图11是俯视图，图12为图11沿BB1方向的剖面结构示意图，需要说明的是，形成所述源极和漏极之后，所述形成方法还包括：在所述衬底201表面形成介质层230，所述介质层230还覆盖所述金属栅极结构254、源极和漏极，且所述介质层230的顶部高于所述金属栅极结构254的顶部；在所述介质层230内形成第一接触孔栓塞245和第二接触孔栓246，所述第一接触孔栓塞245和第二接触孔栓塞246分别与所述源极和漏极相接触。
需要说明的是，为了便于图示和说明，图11示出的俯视图只示出了所述第一鳍部251、第二鳍部252、金属栅极结构254、第一接触孔栓塞245和第二接触孔栓塞246的位置关系。
本实施例中，所述介质层230包括第一介质层237和位于所述第一介质层237表面的第二介质层238。
其中，形成所述金属栅极结构254的步骤包括：在所述衬底201表面形成第一介质层237，所述第一介质层237覆盖所述源极和漏极，且所述第一介质层237的顶部与所述栅极结构204(如图10所示)的顶部齐平；去除所述栅极结构204，在所述第一介质层237内形成开口(图未示)；在所述开口内形成金属栅极结构254。
具体地，所述栅极结构254包括覆盖所述第一鳍部第一部分231的部分顶部表面，以及所述第一鳍部第二部分241的部分顶部表面和部分侧壁表面的栅介质层，以及位于所述栅介质层表面的栅电极层。
本实施例中，所述栅介质层的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述栅电极层的材料可以为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层的材料为W。
所述第一接触孔栓塞245和第二接触孔栓塞246用于与后续形成的金属互连结构相连接，也可用于后续形成的金属互连结构与外部或其他金属层的电连接。
具体地，形成所述第一接触孔栓塞245和第二接触孔栓塞246的步骤包括：形成所述第一介质层237和金属栅极结构254之后，在所述第一介质层237和金属栅极结构254表面形成第二介质层238，所述第一介质层237和第二介质层238构成所述介质层230，且所述介质层230的顶部高于所述金属栅极结构254的顶部；通过刻蚀工艺在所述介质层230内形成接触孔(图未示)，所述接触孔暴露出所述源极和漏极；向所述接触孔内填充满导电材料，所述导电材料还覆盖所述介质层230表面；研磨去除高于所述介质层230顶部的导电材料，在所述介质层230内形成第一接触孔栓塞245和第二接触孔栓塞246，所述第一接触孔栓塞245和第二接触孔栓塞246分别与所述源极和漏极相接触。
本实施例中，所述第一接触孔栓塞245和第二接触孔栓塞246的材料为钨，向所述接触孔内填充满导电材料的工艺为化学气相沉积法，采用化学机械研磨工艺研磨去除高于所述介质层230顶部的导电材料。
本实施例中，所述第一鳍部第一部分231用于形成源极，所述第二鳍部252用于形成漏极，当静电放电时，由静电产生的大电压被施加于所述漏极，从而使所述漂移区211和阱区212构成的PN结发生击穿，进而导致由所述漂移区211、阱区212和源极构成的NPN双极结型晶体管发生导通，也就说，从所述漏极至所述源极产生通路，用于释放静电，通过形成与所述第一鳍部251相垂直的第二鳍部252，电流I(如图11所示)经朝向所述第一鳍部第一部分231的第二鳍部252的横截面S流出，由于所述横截面S较大，可以加快电流流出的速度，从而增强释放静电的能力，进而优化半导体器件的电学性能。
继续参考图11和图12，相应的，本发明还提供一种半导体结构，包括：
基底200(如图5所示)，包括衬底201以及凸出于所述衬底201的鳍部，所述基底200包括第一区域Ⅰ和第二区域Ⅱ，所述鳍部包括位于所述第一区域Ⅰ和第二区域Ⅱ交界处的第一鳍部251，以及位于所述第二区域Ⅱ的第二鳍部252，其中，位于所述第一区域Ⅰ的第一鳍部251为第一鳍部第一部分231，位于所述第二区域Ⅱ的第一鳍部251为第一鳍部第二部分241，所述第二鳍部252与所述第一鳍部251垂直，如图11所示，第一鳍部251沿X方向延伸，所述第二鳍部252沿Y方向延伸。
阱区212，位于所述第一区域Ⅰ的基底200内，所述阱区212内具有掺杂离子；
漂移区211，位于所述第二区域Ⅱ的基底200内，所述漂移区211内具有掺杂离子；
栅极结构254，位于所述第一区域Ⅰ和第二区域Ⅱ的交界处，覆盖所述第一鳍部第一部分231的部分顶部表面，以及所述第一鳍部第二部分241的部分顶部表面和部分侧壁表面；
源极，位于所述栅极结构254一侧的第一鳍部第一部分231内，且所述源极位于所述阱区212内，所述源极内具有掺杂离子；
漏极，位于所述栅极结构254另一侧的第二鳍部252内，且所述漏极位于所述漂移区211内，所述漏极内具有掺杂离子。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为相邻区域。相应的，所述阱区212和漂移区211为相邻区域。
本实施例中，所述半导体结构为N型半导体结构，所述阱区212内的掺杂离子类型为P型，所述漂移区211、源极和漏极内的掺杂离子类型为N型。
在其他实施例中，例如所述半导体结构为P型半导体结构时，所述阱区212内的掺杂离子类型为N型，所述漂移区211、源极和漏极内的掺杂离子类型为P型。
本实施例中，所述第一鳍部251的数量为多根，且所述多根第一鳍部251沿所述第二鳍部252的延伸方向(如图11中的Y方向)排列。具体地，所述第一鳍部251的数量为6根。
本实施例中，所述第二鳍部252的数量为多根，且所述多根第二鳍部252沿所述第一鳍251部的延伸方向(如图11中的X方向)排列。具体地，所述第二鳍部252的数量为4根。
本实施例中，所述栅极结构254为金属栅极结构。
具体地，所述栅极结构254包括覆盖所述第一鳍部第一部分231的部分顶部表面，以及所述第一鳍部第二部分241的部分顶部表面和部分侧壁表面的栅介质层，以及位于所述栅介质层表面的栅电极层。
本实施例中，所述栅介质层的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述栅电极层的材料可以为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层的材料为W。
所述半导体结构还包括位于所述鳍部之间衬底201上的隔离层203，用于隔离所述第一鳍部251和所述第二鳍部252。
需要说明的是，所述栅极结构254还位于与所述第一鳍部第二部分241一侧的隔离层203的部分表面。
本实施例中，所述半导体结构还包括：位于所述栅极结构254一侧的第一鳍部第一部分231内的第一区域应力层221，所述源极位于所述第一区域应力层221内；位于所述栅极结构254另一侧的第二鳍部252内的第二区域应力层222，所述漏极位于所述第二区域应力层222内。
本实施例中，所述半导体结构还包括：覆盖所述栅极结构254、源极和漏极的介质层230，所述介质层230的顶部高于所述栅极结构254的顶部；位于所述介质层230内的第一接触孔栓塞245和第二接触孔栓塞246，所述第一接触孔栓塞245和第二接触孔栓塞246分别与所述源极和漏极相接触。
所述第一接触孔栓塞245和第二接触孔栓塞246用于与后续形成的金属互连结构相连接，也可用于后续形成的金属互连结构与外部或其他金属层的电连接。本实施例中，所述第一接触孔栓塞245和第二接触孔栓塞246的材料为钨。
本实施例中，所述第一鳍部第一部分231用于形成源极，所述第二鳍部252用于形成漏极，当静电放电时，由静电产生的大电压被施加于所述漏极，从而使所述漂移区211和阱区212构成的PN结发生击穿，进而导致由所述漂移区211、阱区212和源极构成的NPN双极结型晶体管发生导通，也就说，从所述漏极至所述源极产生通路，用于释放静电，所述第一鳍部251与所述第二鳍部252垂直，电流I(如图11所示)经朝向所述第一鳍部第一部分231的第二鳍部252的横截面S流出，由于所述横截面S较大，可以加快电流流出的速度，从而增强释放静电的能力，进而优化半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区域和第二区域；
在所述第一区域的基底中形成阱区，所述阱区内具有掺杂离子；
在所述第二区域的基底中形成漂移区，所述漂移区内具有掺杂离子，且所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；
刻蚀所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，其中，所述第一鳍部从所述第一区域延伸至所述第二区域，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分，所述第二鳍部与所述第一鳍部垂直；
形成位于所述第一区域和第二区域交界处的栅极结构，所述栅极结构覆盖所述第一鳍部第一部分的部分顶部表面，以及所述第一鳍部第二部分的部分顶部表面和部分侧壁表面；
在所述栅极结构一侧的第一鳍部第一部分内形成源极，在所述栅极结构另一侧的第二鳍部内形成漏极，所述源极和漏极内具有掺杂离子，且所述源极和漏极内的掺杂离子与所述漂移区内的掺杂离子类型相同。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域和第二区域为相邻区域；所述阱区和漂移区为相邻区域。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为N型半导体结构，所述阱区内的掺杂离子类型为P型，所述漂移区、源极和漏极内的掺杂离子类型为N型。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为P型半导体结构，所述阱区内的掺杂离子类型为N型，所述漂移区、源极和漏极内的掺杂离子类型为P型。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二鳍部的数量为多根，且所述多根第二鳍部沿所述第一鳍部的延伸方向排列。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二鳍部的数量为4根。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述衬底和鳍部之后，所述形成方法还包括：在所述第一鳍部和所述第二鳍部之间形成隔离层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成衬底以及凸出于所述衬底的鳍部的步骤包括：
在所述基底上形成图形化的硬掩膜层，所述硬掩膜层横跨所述第一区域和第二区域且覆盖部分所述第一区域的基底和第二区域的基底，所述硬掩膜层内定义有第一鳍部图形和第二鳍部图形，所述第一鳍部图形横跨所述阱区和漂移区，所述第二鳍部图形垂直于所述第一鳍部图形的延伸方向；
以所述硬掩膜 层为掩膜，刻蚀所述基底，形成若干分立的凸起；
所述凸起为鳍部，位于所述鳍部底部的剩余基底作为衬底。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构为伪栅结构；
形成所述源极和漏极后，所述形成方法还包括：去除所述伪栅结构，形成金属栅极结构。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的步骤包括：
形成保形覆盖所述基底的伪栅氧化膜；
在所述伪栅氧化膜表面形成伪栅电极膜，所述伪栅电极膜的顶部高于所述第一鳍部顶部和第二鳍部顶部；
对所述伪栅电极膜进行平坦化处理；
图形化所述伪栅电极膜和伪栅氧化膜，形成横跨所述第一区域和第二区域的伪栅氧化层，所述伪栅氧化层覆盖所述第一鳍部第一部分的部分顶部表面，以及所述第一鳍部第二部分的部分顶部表面和部分侧壁表面，在所述伪栅氧化层表面形成伪栅电极层；
所述伪栅氧化层和所述伪栅电极层构成所述栅极结构。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述源极和漏极之后，所述形成方法还包括：
在所述衬底表面形成介质层，所述介质层还覆盖所述金属栅极结构、源极和漏极，且所述介质层的顶部高于所述金属栅极结构的顶部；
在所述介质层内形成第一接触孔栓塞和第二接触孔栓塞，所述第一接触孔栓塞和第二接触孔栓塞分别与所述源极和漏极相接触。
12.一种半导体结构，其特征在于，包括：
基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括第一区域和第二区域，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，其中，所述第一鳍部从所述第一区域延伸至所述第二区域，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分，所述第二鳍部与所述第一鳍部垂直；
阱区，位于所述第一区域的基底内，所述阱区内具有掺杂离子；
漂移区，位于所述第二区域的基底内，所述漂移区内具有掺杂离子，所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；
栅极结构，位于所述第一区域和第二区域的交界处，且覆盖所述第一鳍部第一部分的部分顶部表面，以及所述第一鳍部第二部分的部分顶部表面和部分侧壁表面；
源极，位于所述栅极结构一侧的第一鳍部第一部分内，且所述源极位于所述阱区内，所述源极内具有掺杂离子；
漏极，位于所述栅极结构另一侧的第二鳍部内，且所述漏极位于所述漂移区内，所述漏极内具有掺杂离子。
13.如权利要求12所述的半导体结构，其特征在于，所述第一区域和第二区域为相邻区域；所述阱区和漂移区为相邻区域。
14.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为N型半导体结构，所述阱区内的掺杂离子类型为P型，所述漂移区、源极和漏极内的掺杂离子类型为N型。
15.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为P型半导体结构，所述阱区内的掺杂离子类型为N型，所述漂移区、源极和漏极内的掺杂离子类型为P型。
16.如权利要求12所述的半导体结构，其特征在于，所述第二鳍部的数量为多根，且所述多根第二鳍部沿所述第一鳍部的延伸方向排列。
17.如权利要求16所述的半导体结构，其特征在于，所述第二鳍部的数量为4根。
18.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括位于所述第一鳍部和所述第二鳍部之间的隔离层。
19.如权利要求12所述的半导体结构，其特征在于，所述栅极结构为金属栅极结构。
20.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：覆盖所述栅极结构、源极和漏极的介质层，所述介质层的顶部高于所述栅极结构的顶部；
位于所述介质层内的第一接触孔栓塞和第二接触孔栓塞，所述第一接触孔栓塞和第二接触孔栓塞分别与所述源极和漏极相接触。
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