CN103187412A - 半导体防静电保护结构 - Google Patents

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Abstract

一种半导体防静电保护结构，包括：半导体衬底，位于所述半导体衬底表面的鳍部，所述鳍部具有圆弧形表面，所述鳍部和衬底掺杂有P型杂质离子，覆盖所述鳍部的圆弧形表面的栅极，位于所述鳍部两端且位于所述半导体衬底表面的源区和漏区，所述源区和漏区掺杂有N型杂质离子，其中，所述源区、半导体衬底、栅极接地，所述漏区与外电路相连接。由于所述鳍部的表面积大于现有技术的源漏区之间衬底的面积，单位面积上流过的漏极电流较小，所述鳍部的温度较低，不容易使得鳍部和栅极烧毁。且由于所述鳍部具有圆弧形的表面，不会出现局部流过的电流较大，不会使得局部区域产生的热量过大，避免使得鳍部和栅极结构烧毁。

Description

半导体防静电保护结构
技术领域
本发明涉及半导体技术，特别涉及一种半导体防静电保护结构。
背景技术
随着半导体芯片的运用越来越广泛，半导体芯片所涉及到的静电损伤也越来越广泛。通常穿尼龙制品的人体静电可能达到21000V的高压，750V左右的静电放电可以产生火花，而仅10V左右的静电电压就可能损毁没有静电保护(electrostatic discharge，ESD)的芯片。现在有很多种防静电保护电路的设计和应用，通常包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，GGNMOS)保护电路、二极管保护电路、可控硅(Silicon Controlled Rectifier，SCR)保护电路等。
其中，栅接地的N型场效应晶体管(Gate Grounded NMOS，GGNMOS)保护电路的电路图如图1所示，所述栅接地的N型场效应晶体管10位于外部电路11和芯片内部电路12之间且所述栅接地的N型场效应晶体管10的漏区分别与外部电路11和芯片内部电路12相连接，外部电路11产生的静电电流通过所述栅接地的N型场效应晶体管10流向地，外部电路11的静电电压较低，不会使得所述芯片内部电路12受到的电压太高，所述芯片内部电路12不会被高电压损毁。
所述栅接地的N型场效应晶体管的结构如图2所示，由于所述晶体管为N型场效应晶体管，所述栅接地的N型场效应晶体管的源区22、漏区21为N型，所述衬底20为P型，所述漏区21、衬底20、源区22形成一个寄生的NPN三极管24，所述源区22为寄生三极管24的发射极，所述漏区21为寄生三极管24的集电极，所述衬底20为寄生三极管24的基区，其中，所述源区22、衬底20、栅极23接地。由于外部电路的静电电压使得所述栅接地的N型场效应晶体管的漏区电压不断上升，当所述漏区电压高于漏区21、衬底20两者之间的PN结的击穿电压时，从漏区21到衬底20将产生一个较大的击穿电流。由于所述衬底20接地，所述击穿电流也将流向地，但由于从漏区边缘的衬底到接地的衬底之间会有部分寄生电阻25，所述击穿电流在该寄生电阻25上流过会产生电势差，使得源区22与衬底20靠近源漏区的部分存在电势差，从而使得源区22、衬底20、漏区21所形成的NPN三极管24开启，形成漏极电流，将漏区21的积累的静电电荷从源区22流走。且三极管具有电流放大作用，可以提高漏极电流的泄放能力，从而使得漏区电压可以很快地下降，保护芯片内部电路不被静电电压损毁。
更多关于防静电保护结构的具体电路请参考专利号为US7288820B2的美国专利文献。
但是在所述寄生的NPN三极管开启时，会有很大的漏极电流从漏区流向源区，再从源区流走，所述很大的漏极电流会产生非常高的温度，可能会将衬底和栅极结构烧毁，因此，如何控制所述源区和漏区之间的衬底的温度直接关系到防静电保护结构的性能的好坏。
发明内容
本发明解决的问题是提供一种半导体防静电保护结构，所述半导体防静电保护结构源区和漏区之间的衬底单位面积产生的热量较低，既能有效地进行静电保护，又能避免所述半导体防静电保护结构烧毁。
为解决上述问题，本发明实施例提供了一种半导体防静电保护结构，包括：
半导体衬底，位于所述半导体衬底表面的鳍部，所述鳍部具有圆弧形表面，所述鳍部和衬底掺杂有P型杂质离子，覆盖所述鳍部的圆弧形表面的栅极，位于所述鳍部两端且位于所述半导体衬底表面的源区和漏区，所述源区和漏区掺杂有N型杂质离子，其中，所述源区、半导体衬底、栅极接地，所述漏区与外电路相连接。
可选的，所述鳍部的形状为半圆柱形或类半圆柱形。
可选的，所述鳍部的形状为包括位于半导体衬底表面的长方体鳍部和位于所述长方体鳍部表面的半圆柱形鳍部或半类圆柱形鳍部。
可选的，所述半导体衬底表面具有至少两个平行的鳍部，所述鳍部两端连接有同一个的源区和漏区。
可选的，所述源区和漏区之间具有一个栅极，所述栅极同时覆盖所有的鳍部的表面。
可选的，所述源区和漏区之间具有至少两个栅极，一个栅极覆盖一个鳍部的表面。
可选的，所述半导体衬底表面具有一个漏极和位于所述漏极两侧间隔设置的两个源区，一个源区和一个漏区之间形成有一个或多个平行的鳍部。
可选的，一个源区和一个漏区之间具有一个栅极，所述栅极同时覆盖所有的鳍部的表面。
可选的，一个源区和一个漏区之间具有一个或多个栅极，一个栅极覆盖一个鳍部的表面。
可选的，所述半导体衬底表面具有多个源区和漏区，所述多个源区和漏区交替排列，每个源区和漏区之间形成有一个或多个平行的鳍部。
与现有技术相比，本发明技术方案具有以下优点：
本发明实施例中的半导体防静电保护结构的源漏区之间至少具有一个鳍部，所述鳍部的表面为圆弧形，由于所述鳍部的表面积大于现有技术的源漏区之间衬底的面积，单位面积上流过的漏极电流较小，所述鳍部的温度较低，不容易使得鳍部和栅极烧毁。且由于所述鳍部具有圆弧形的表面，不会出现局部流过的电流较大，不会使得局部区域产生的热量过大，避免使得鳍部和栅极结构烧毁。
附图说明
图1是现有技术的栅接地的N型场效应晶体管保护电路的电路结构示意图；
图2为现有技术的栅接地的N型场效应晶体管的结构示意图；
图3至图10是本发明实施例的半导体防静电保护结构的结构示意图；
图11是在静电保护过程中，具有半圆柱形鳍部的FinFET的最大温度和具有长方体鳍部的FinFET的最大温度的对比图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
由于现有技术的栅接地的N型场效应晶体管在进行静电保护的过程中，通过位于源区和漏区之间衬底的漏极电流很大，使得所述位于源区和漏区之间的衬底和栅极结构产生高温。而现有的N型场效应晶体管的沟道区为二维平面，面积较小，单位面积通过的电流较大，单位面积产生的热量较大，漏极电流产生的高温会使得栅极结构烧毁，为此，需要一种新的半导体防静电保护结构，所述半导体防静电保护结构不仅既能有效地进行静电保护，而且源区和漏区之间的衬底单位面积产生的热量较低，避免所述半导体防静电保护结构烧毁。
为此，发明人经过研究，提出了一种半导体防静电保护结构，请参考图3，为本实施例的半导体防静电保护结构的立体结构示意图，所述半导体防静电保护结构为一个鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)，具体包括：半导体衬底30，位于所述半导体衬底30表面的鳍部33，所述鳍部33为长方体，位于所述鳍部33侧壁和表面的栅极36，所述栅极36包括栅氧化层34和位于所述栅氧化层34表面的栅电极35，位于所述长方体的鳍部33两端且位于半导体衬底30表面的源区32和漏区31，其中，所述源区32、半导体衬底30、栅极36接地，所述漏区31与外电路相连接。由于现有技术的N型场效应晶体管的源漏区之间用于通过漏极电流的衬底的面积较小，单位面积通过的电流较大，单位面积产生的热量较大，而本实施例中通过漏极电流的半导体结构主要为长方体的鳍部与栅电极相对应的区域，所述栅电极位于所述鳍部侧壁和表面上，使得所述通过漏极电流的半导体结构的表面积增大，当相同大小的电流分别通过现有技术中的源漏区之间的衬底和本实施例中的源漏区之间的鳍部时，由于本实施例的鳍部，即通过漏极电流的半导体结构的表面积较大，单位面积流过的电流量较小，使得单位面积产生的热量较小，本实施例中的沟道区的温度较低，不容易使得沟道区和栅极结构烧毁。
但发明人发现，由于本实施例的鳍部为长方体，长方体的棱角处曲率大，电力线密集，因而电势梯度大，在所述棱角处单位面积流过的电流比鳍部的表面或侧壁单位面积流过的电流大，在所述棱角处产生的温度较高，也容易造成沟道区和栅极结构烧毁。
为此，发明人经过研究，又提出了五种半导体防静电保护结构。
第一实施例
本发明第一实施例提供的半导体防静电保护结构为一个FinFET，请参考图4，为本实施例的半导体防静电保护结构的立体结构示意图，具体包括：半导体衬底100，位于所述半导体衬底100表面的鳍部105，所述鳍部105具有圆弧形表面，覆盖所述鳍部105的圆弧形表面的栅极130，所述栅极130包括位于所述鳍部105的圆弧形表面的栅氧化层131和位于所述栅氧化层131表面的栅电极132，位于所述鳍部105两端且位于所述半导体衬底100表面的源区120和漏区110，其中，所述源区120、半导体衬底100、栅极130接地，所述漏区110与外电路相连接。
所述半导体防静电保护结构为栅接地的N型场效应晶体管(GateGrounded NMOS，GGNMOS)，因此，源区120和漏区110掺杂有N型杂质，衬底100和鳍部105掺杂有P型杂质。所述半导体衬底100为硅衬底、硅锗衬底、锗衬底、绝缘体上硅衬底其中的一种，在本实施例中，所述半导体衬底100为掺杂有P型杂质的硅衬底。所述鳍部105的材料为硅、硅锗、锗其中的一种，且所述鳍部105的材料可以与半导体衬底的材料相同，也可以不同。在本实施例中，所述鳍部105的材料为掺杂有P型杂质的硅。所述源区120、漏区110的材料为掺杂有N型杂质的硅。所述源区120、漏区110、鳍部105可以通过在硅衬底表面进行硅薄膜沉积、离子注入、干法刻蚀等工艺形成，也可以直接在硅衬底上进行离子注入、干法刻蚀等工艺形成。
在本实施例中，所述具有圆弧形表面的鳍部105为半圆柱形。所述半圆柱形鳍部105的平面表面与半导体衬底100相接触，所述半圆柱形鳍部105的半圆弧表面形成有栅极130。由于所述鳍部105位于所述源区120和漏区110之间，且所述鳍部105为半圆柱形，所述鳍部105表面的表面积比现有技术中源区和漏区之间的衬底的面积大。当相同大小的电流分别通过现有技术中的源漏区之间的衬底和本实施例中的源漏区之间的鳍部时，由于本实施例的鳍部的表面积较大，单位面积流过的电流量较小，使得单位面积产生的热量较小，本实施例中鳍部的温度较低，不容易使得鳍部和栅极烧毁。且由于所述鳍部105为具有圆弧形表面，所述鳍部表面没有棱角，鳍部表面各个区域的电流分布较为平均，不会出现局部流过的电流较大，不会使得局部区域产生的热量过大，避免使得鳍部和栅极结构烧毁。
在另一实施例中，所述鳍部的形状为半类圆柱形，例如半椭圆柱形。在其他实施例中，所述鳍部的形状为包括位于半导体衬底表面的长方体鳍部和位于所述长方体鳍部表面的半圆柱形鳍部或半类圆柱形鳍部。所述鳍部的表面也没有棱角，鳍部表面各个区域的电流分布较为平均，不会使得局部流过的电流较大，不会使得局部区域产生的热量过大，避免造成鳍部和栅极烧毁。
在本实施例中，所述栅极130覆盖部分的鳍部105侧壁和表面。在其他实施例中，所述栅极覆盖全部的鳍部侧壁和表面。
请参考图11，为在静电保护过程中，具有半圆柱形鳍部的FinFET的最大温度和具有长方体鳍部的FinFET的最大温度的对比图。在本实施例中，图11中的横坐标为FinFET的鳍部的宽度，图11中的纵坐标为两种FinFET的最大温度。其中，所述鳍部的宽度为与源区和漏区连线方向垂直的方向上鳍部两侧壁之间的最大距离。根据图11可以看出，所述具有半圆柱形鳍部的FinFET的最大温度比所述具有长方体鳍部的FinFET的最大温度低50K左右，可以有效地避免鳍部和栅极结构烧毁。
利用所述半导体防静电保护结构对芯片内部电路进行静电保护时，将所述漏极110与芯片内部电路、外部电路相连接，将所述源区120、衬底100和栅电极132接地，由于鳍部105与衬底100具有相同的杂质离子类型，所述鳍部105也接地。由于外部电路的静电电压使得所述半导体防静电保护结构的漏区电压不断上升，当所述漏区电压高于漏区110与衬底100、漏区110与鳍部105之间的PN结的击穿电压时，从漏区110到衬底100、鳍部105将产生一个较大的击穿电流。由于所述衬底100、鳍部105接地，所述击穿电流也将流向地，但由于从漏区边缘的衬底到接地点的衬底之间会有部分寄生电阻，所述击穿电流在该寄生电阻上流过会产生电势差，使得源区120与衬底100靠近源漏区的部分存在电势差，从而使得源区120、衬底100、漏区110所形成的NPN三极管开启，漏区110的积累的静电电荷通过衬底100、鳍部105从源区120流走，形成漏极电流，其中，所述漏极电流主要通过鳍部105流向源区120。且所述NPN三极管具有电流放大作用，可以提高漏极电流的泄放能力，从而使得漏区电压可以很快地下降，保护芯片内部电路不被静电电压损毁。
第二实施例
本发明第二实施例提供的半导体防静电保护结构包含至少两个FinFET，具体结构请一并参考图5和图6，图5为所述半导体防静电保护结构的俯视视角的结构示意图，图6为沿图5中AA′线的剖面结构示意图。所述半导体防静电保护结构具体包括：半导体衬底200，位于所述半导体衬底200表面的至少两个平行的鳍部205，所述鳍部205为半圆柱形，所述半圆柱形鳍部205的平面表面与半导体衬底200相接触，覆盖所述半圆柱形鳍部205的半圆弧表面的栅极230，所述栅极230同时覆盖所有的鳍部205的表面，所述栅极230包括位于所述半圆柱形鳍部205的半圆弧表面的栅氧化层231和位于所述栅氧化层231、不同鳍部205之间的半导体衬底200表面的栅电极232，与所述至少两个半圆柱形的鳍部205两端相连接且位于所述半导体衬底表面的源区220和漏区210。其中，所述源区220、半导体衬底200、栅极230接地，所述漏区210与外电路相连接。
所述半导体防静电保护结构为栅接地的N型场效应晶体管(GateGrounded NMOS，GGNMOS)，因此，源区220和漏区210掺杂有N型杂质，衬底200和鳍部205掺杂有P型杂质。
所述鳍部205具有圆弧形表面，在本实施例中，所述鳍部205为半圆柱形。且所述鳍部205位于所述源区220和漏区210之间，与现有的二维平面的源漏区之间的衬底相比，所述鳍部205的表面积较大，单位面积流过的电流量较小，使得单位面积产生的热量较小。且所述源区220和漏区210之间具有至少两个平行的鳍部，可以分散静电放电产生的漏极电流，使得通过每一个鳍部的电流变小，从而使得单位面积流过的电流量变小，使得单位面积产生的热量变小，可以有效地避免鳍部和栅极结构烧毁。且多个鳍部有利于更快地释放半导体防静电保护结构漏区的静电电压，使得所述半导体防静电保护结构的防静电保护能力更强。
在另一实施例中，所述鳍部的形状为半类圆柱形，例如半椭圆柱形。在其他实施例中，所述鳍部的形状为包括位于半导体衬底表面的长方体鳍部和位于所述长方体鳍部表面的半圆柱形鳍部或半类圆柱形鳍部。所述鳍部的表面也没有棱角，鳍部表面各个区域的电流分布较为平均，不会使得局部流过的电流较大，不会使得局部区域产生的热量过大，避免造成鳍部和栅极烧毁。
在本实施例中，所述栅极230覆盖部分的鳍部205侧壁和表面。在其他实施例中，所述栅极覆盖全部的鳍部侧壁和表面。
利用本实施例的半导体防静电保护结构进行静电保护的工作过程请参考第一实施例的半导体防静电保护结构进行静电保护的工作过程，在此不作赘述。
第三实施例
本发明第三实施例提供的半导体防静电保护结构包含至少两个FinFET，具体结构请一并参考图7和图8，图7为所述半导体防静电保护结构的俯视视角的结构示意图，图8为沿图7中BB′线的剖面结构示意图。所述半导体防静电保护结构具体包括：半导体衬底300，位于所述半导体衬底300表面的至少两个平行的鳍部305，所述鳍部305为半圆柱形，所述半圆柱形鳍部305的平面表面与半导体衬底300相接触，覆盖所述半圆柱形鳍部305的半圆弧表面的栅极330，一个栅极330覆盖一个鳍部305的表面，所述栅极330包括位于所述半圆柱形鳍部305的半圆弧表面的栅氧化层331和位于所述栅氧化层331、部分半导体衬底300表面的栅电极332，与所述至少两个半圆柱形的鳍部305两端相连接且位于所述半导体衬底300表面的源区320和漏区310。其中，所述源区320、半导体衬底300、栅极330接地，所述漏区310与外电路相连接。
所述鳍部305具有圆弧形表面，在本实施例中，所述鳍部305为半圆柱形。且所述鳍部305位于所述源区320和漏区310之间，与现有的二维平面的源漏区之间的衬底相比，所述鳍部305的表面积较大，单位面积流过的电流量较小，使得单位面积产生的热量较小。且所述源区320和漏区310之间具有至少两个鳍部305，可以分散静电放电产生的漏极电流，使得通过每一个鳍部的电流变小，从而使得单位面积流过的电流量变小，使得单位面积产生的热量变小，可以有效地避免鳍部和栅极结构烧毁。且多个鳍部有利于更快地释放半导体防静电保护结构漏区的静电电压，使得所述半导体防静电保护结构的防静电保护能力更强。由于每一个鳍部表面对应地形成有一个栅极，通过控制所述栅极施加的电压，可灵活控制所述半导体防静电保护结构中用于通过漏极电流的鳍部的数量，灵活地调节半导体防静电保护结构的防静电保护能力。
在另一实施例中，所述鳍部的形状为半类圆柱形，例如半椭圆柱形。在其他实施例中，所述鳍部的形状为包括位于半导体衬底表面的长方体鳍部和位于所述长方体鳍部表面的半圆柱形鳍部或半类圆柱形鳍部。所述鳍部的表面也没有棱角，鳍部表面各个区域的电流分布较为平均，不会使得局部流过的电流较大，不会使得局部区域产生的热量过大，避免造成鳍部和栅极烧毁。
在本实施例中，所述栅极330覆盖部分的鳍部305侧壁和表面。在其他实施例中，所述栅极覆盖全部的鳍部侧壁和表面。
利用本实施例的半导体防静电保护结构进行静电保护的工作过程请参考第一实施例的半导体防静电保护结构进行静电保护的工作过程，在此不作赘还。
第四实施例
本发明第四实施例提供的半导体防静电保护结构的具体结构请参考图9，图9为所述半导体防静电保护结构的俯视视角的结构示意图。所述半导体防静电保护结构具体包括：半导体衬底(未标示)，位于所述半导体衬底表面的一个漏区410和位于所述漏区410两侧间隔设置的两个源区420，一个源区420和一个漏区410之间形成有一个或多个平行的鳍部405，所述鳍部405的两端与所述源区420和漏区410相连接且所述鳍部405位于所述半导体衬底的表面，所述鳍部405为半圆柱形，所述半圆柱形鳍部405的平面表面与半导体衬底相接触，一个源区420和一个漏区410之间形成有一个栅极430，且所述一个栅极430同时覆盖一个源区420和一个漏区410之间的所有鳍部405的表面，所述栅极430包括位于所述半圆柱形鳍部405的半圆弧表面的栅氧化层431和位于所述栅氧化层431、不同鳍部405之间的半导体衬底表面的栅电极432。其中，所述源区420、半导体衬底、栅极430接地，所述漏区410与外电路相连接。
所述鳍部405具有圆弧形表面，在本实施例中，所述鳍部405为半圆柱形。且由于所述漏区410的两侧都形成连接源区420的鳍部405，而所述漏区410与外部电路、芯片内部电路相连接，静电电压产生的漏极电流从漏区410通过鳍部405流向源区420时，所述漏极电流能从两侧的源极420流出，成倍增加了用于释放静电电流的最大负荷能力。且当静电电流大小一定时，本实施例可以分散静电放电产生的漏极电流，使得通过每一个鳍部的电流变小，从而使得单位面积流过的电流量变小，使得单位面积产生的热量变小，可以有效地避免鳍部和栅极被烧毁。且本实施例的半导体防静电保护结构与两个第二实施例的半导体防静电保护结构的静电保护能力相同，但本实施例的半导体防静电保护结构可节省一个漏区的面积，有利于提高芯片集成度。
在其他实施例中，若干个源区和漏区交替排列，每个源区和漏区之间形成有一个或多个平行的鳍部，有利于提高芯片集成度，且能有效地进行静电保护，还能避免所述半导体防静电保护结构被烧毁。
在另一实施例中，所述鳍部的形状为半类圆柱形，例如半椭圆柱形。在其他实施例中，所述鳍部的形状为包括位于半导体衬底表面的长方体鳍部和位于所述长方体鳍部表面的半圆柱形鳍部或半类圆柱形鳍部。所述鳍部的表面也没有棱角，鳍部表面各个区域的电流分布较为平均，不会使得局部流过的电流较大，不会使得局部区域产生的热量过大，避免造成鳍部和栅极烧毁。
在本实施例中，所述栅极430覆盖部分的鳍部405侧壁和表面。在其他实施例中，所述栅极覆盖全部的鳍部侧壁和表面。
利用本实施例的半导体防静电保护结构进行静电保护的工作过程请参考第一实施例的半导体防静电保护结构进行静电保护的工作过程，在此不作赘述。
第五实施例
本发明第五实施例提供的半导体防静电保护结构的具体结构与本发明第四实施例提供的半导体防静电保护结构的具体结构大致相同，唯一不同之处在于：本发明第五实施例中的每一个鳍部表面对应地形成有一个栅极，通过控制所述不同栅极施加的电压，可灵活控制所述半导体防静电保护结构中用于通过漏极电流的鳍部的数量，灵活地调节半导体防静电保护结构的防静电保护能力。
综上，本发明实施例中的半导体防静电保护结构的源漏区之间至少具有一个鳍部，所述鳍部的表面为圆弧形，由于所述鳍部的表面积大于现有技术的源漏区之间衬底的面积，单位面积上流过的漏极电流较小，所述鳍部的温度较低，不容易使得鳍部和栅极烧毁。且由于所述鳍部具有圆弧形的表面，不会出现局部流过的电流较大，不会使得局部区域产生的热量过大，避免使得鳍部和栅极结构烧毁。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体防静电保护结构，其特征在于，包括：
半导体衬底，位于所述半导体衬底表面的鳍部，所述鳍部具有圆弧形表面，所述鳍部和衬底掺杂有P型杂质离子，覆盖所述鳍部的圆弧形表面的栅极，位于所述鳍部两端且位于所述半导体衬底表面的源区和漏区，所述源区和漏区掺杂有N型杂质离子，其中，所述源区、半导体衬底、栅极接地，所述漏区与外电路相连接。
2.如权利要求1所述的半导体防静电保护结构，其特征在于，所述鳍部的形状为半圆柱形或类半圆柱形。
3.如权利要求1所述的半导体防静电保护结构，其特征在于，所述鳍部的形状为包括位于半导体衬底表面的长方体鳍部和位于所述长方体鳍部表面的半圆柱形鳍部或半类圆柱形鳍部。
4.如权利要求1所述的半导体防静电保护结构，其特征在于，所述半导体衬底表面具有至少两个平行的鳍部，所述鳍部两端连接有同一个的源区和漏区。
5.如权利要求4所述的半导体防静电保护结构，其特征在于，所述源区和漏区之间具有一个栅极，所述栅极同时覆盖所有的鳍部的表面。
6.如权利要求4所述的半导体防静电保护结构，其特征在于，所述源区和漏区之间具有至少两个栅极，一个栅极覆盖一个鳍部的表面。
7.如权利要求1所述的半导体防静电保护结构，其特征在于，所述半导体衬底表面具有一个漏极和位于所述漏极两侧间隔设置的两个源区，一个源区和一个漏区之间形成有一个或多个平行的鳍部。
8.如权利要求7所述的半导体防静电保护结构，其特征在于，一个源区和一个漏区之间具有一个栅极，所述栅极同时覆盖所有的鳍部的表面。
9.如权利要求7所述的半导体防静电保护结构，其特征在于，一个源区和一个漏区之间具有一个或多个栅极，一个栅极覆盖一个鳍部的表面。
10.如权利要求1所述的半导体防静电保护结构，其特征在于，所述半导体衬底表面具有多个源区和漏区，所述多个源区和漏区交替排列，每个源区和漏区之间形成有一个或多个平行的鳍部。
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