CN102891143A - 具有静电放电保护模块的半导体器件及其制造方法 - Google Patents

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Abstract

提出了一种集成有静电放电保护模块和半导体晶体管的半导体器件及其制造方法。根据本发明的实施例，所述静电放电保护模块呈饼状，包括第一导电类型的中心掺杂区和围绕该中心掺杂区交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区，所述中心掺杂区布满所述半导体晶体管的整个栅极金属焊盘部分的下方并与之耦接，所述半导体晶体管的源极金属耦接所述静电放电保护模块中最外围的第一导电类型掺杂区。该静电放电保护模块不仅可以保护所述半导体晶体管的栅氧化层不受静电放电的损害，而且具有较小的串联电阻及改善的电流均衡性。

Description

具有静电放电保护模块的半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件，尤其涉及具有静电保护模块的半导体器件及其制造方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)以及双扩散金属氧化物半导体场效应晶体管(DMOS)等半导体器件在电子产业中已得到了广泛的应用。举几个简单的例子，这些半导体器件可以被用于功率放大器以及低噪声放大器中，也可以作为功率开关管用于功率转换电路中。为了提高这些半导体器件的工作稳定性及安全性，通常需要为其提供静电放电(ESD)保护模块。
以DMOS用作功率开关管时为例，在DMOS关断的瞬态变化过程中，由于静电放电(ESD)产生的施加于DMOS的栅极和源极之间的电压可能瞬间高达10000多伏特，而导致DMOS的栅氧化层损坏。这将导致应用了该DMOS的电子产品不能正常工作。通常，为了防止ESD对DMOS等半导体器件的栅氧化层的损害，可以在DMOS等半导体器件的栅极和源极之间耦接静电放电(ESD)保护模块，以在静电放电(ESD)产生的电压高于一定值(例如，该值可以设定为低于DMOS的栅氧化层的击穿电压值)时使该ESD保护模块导通，从而为ESD的能量释放提供通路。该ESD保护模块可以是分立的，也可以集成于半导体器件中。为了降低产品尺寸及生产成本，将ESD保护模块集成于半导体器件中已成为一种趋势。
典型地，ESD保护模块可以包括一组串联的PN二极管。这些PN二极管可以通过在制作有半导体器件例如MOSFET本身的衬底表面上淀积多晶硅层，然后将该多晶硅层刻蚀而保留用于制造PN二极管组的部分，再将该保留的多晶硅层进行掺杂而形成交替排列的P型和N型掺杂区而形成。该串联的PN二极管组耦接于MOSFET的源电极金属和栅电极金属之间以为MOSFET的栅氧化层提供ESD保护。然而，这些PN二极管的串联电阻以及电流均匀性是影响其ESD保护性能的重要因素。串联电阻越小，电流均匀性越好，其可以提供的ESD保护性能越高。
因而希望提出一种集成有ESD保护模块的半导体器件，使该ESD保护模块具有较小的电阻和较好的电流均匀性，从而为该半导体器件提供更好的ESD保护。
发明内容
针对现有技术中的一个或多个问题，本发明的实施例提供一种包含有ESD保护模块的半导体器件及其制造方法。
在本发明的一个方面，提出了一种半导体器件，该半导体器件可以包括：半导体衬底，具有第一导电类型，包括有效单元区域和边缘区域；半导体晶体管，形成于所述半导体衬底的有效单元区域中，其中所述半导体晶体管包括漏区、栅区和源区；耦接所述栅区的栅极金属和耦接所述源区的源极金属；以及静电放电保护模块，形成于所述半导体衬底的边缘区域上方，包括静电放电保护层和第一隔离层，其中所述第一隔离层位于所述半导体衬底和所述静电放电保护层之间，将所述静电放电保护层与所述半导体衬底隔离；其中，所述源极金属位于所述有效单元区域上方，所述栅极金属位于所述边缘区域上方，所述源极金属和所述栅极金属之间具有隔离间隙，其中所述栅极金属具有栅极金属焊盘部分和栅极金属走线部分；所述静电放电保护层呈饼状，包括第一导电类型的中心掺杂区和围绕该中心掺杂区交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区，其中所述第二导电类型与所述第一导电类型相反，所述中心掺杂区实质上布满整个所述栅极金属焊盘部分的下方；并且所述栅极金属焊盘部分耦接所述静电放电保护层的中心掺杂区，所述源极金属耦接所述静电放电保护层中最外围的第一导电类型掺杂区。
根据本发明的实施例，该半导体器件的所述静电放电保护层可以进一步包括：具有所述第二导电类型的悬浮掺杂区，环绕所述交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区的外围形成，该悬浮掺杂区电悬浮。
根据本发明的实施例，该半导体器件的所述栅极金属焊盘部分凹陷入所述源极金属中，在所述栅极金属焊盘部分和所述栅极金属走线部分之间形成连接该栅极金属焊盘部分与栅极金属走线部分的栅极金属颈；所述源极金属具有源极金属指，延伸至所述栅极金属颈的两侧，以环包所述栅极金属焊盘部分。
根据本发明的实施例，该半导体器件中，所述静电放电保护层的所述第一导电类型的中心掺杂区和围绕该中心掺杂区的其它第一导电类型掺杂区具有较重的掺杂浓度。
根据本发明的实施例，该半导体器件可以进一步包括层间介电层，该层间介电层覆盖所述静电放电保护层以及所述半导体衬底，将所述栅极金属和所述源极金属与所述静电放电保护层以及所述半导体衬底隔开；所述中心掺杂区通过形成于所述层间介电层中的第一通孔与所述栅极金属焊盘部分耦接；所述静电放电保护层中最外围的第一导电类型掺杂区通过形成于所述层间介电层中的第二通孔与所述源极金属耦接。
根据本发明的实施例，该半导体器件中，所述半导体晶体管可以包括垂直型沟槽栅金属氧化物半导体场效应晶体管。
在本发明的另一方面，提出了一种形成集成有半导体晶体管和静电放电保护模块的半导体器件的方法，包括：提供半导体衬底的步骤，所述半导体衬底具有第一导电类型，包括有效单元区域和边缘区域；在所述半导体衬底的有效单元区域中形成半导体晶体管的步骤，其中形成所述半导体晶体管的步骤包括在所述半导体衬底的有效单元区域中形成漏区、栅区和源区的步骤；在所述半导体衬底的边缘区域上方形成静电放电保护模块的步骤；以及在所述有效单元区域上方形成源极金属并在所述边缘区域上方形成栅极金属的步骤，所述源极金属和所述栅极金属之间具有隔离间隙，其中所述栅极金属具有栅极金属焊盘部分和栅极金属走线部分。
根据本发明的实施例所述形成静电放电保护模块的步骤可以包括在所述半导体衬底的边缘区域上方形成第一隔离层的步骤，以及在所述第一隔离层上形成静电放电保护层的步骤。根据本发明的实施例，所述形成静电放电保护层的步骤可以包括：形成饼状的多晶硅层以及对该多晶硅层进行掺杂的步骤，使该多晶硅层具有第一导电类型的中心掺杂区和围绕该中心掺杂区交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区；其中，所述第二导电类型与所述第一导电类型相反；所述中心掺杂区基本上布满整个所述栅极金属焊盘部分的下方并且与所述栅极金属焊盘部分耦接；所述多个第二导电类型掺杂区和第一导电类型掺杂区中最外围的第一导电类型掺杂区与所述源极金属耦接。
在本发明的又一方面，提出了一种形成半导体器件的方法，包括：a)提供半导体衬底的步骤，所述半导体衬底具有第一导电类型，包括有效单元区域和边缘区域；b)在所述有效单元区域中形成栅区的步骤；c)在所述半导体衬底中进行具有第二导电类型的体区离子注入的步骤，所述第二导电类型与所述第一导电类型相反；d)在所述半导体衬底上形成第一隔离层的步骤；e)在所述第一隔离层上形成多晶硅层的步骤；f)在所述多晶硅层中进行具有所述第二导电类型的ESD离子注入的步骤；g)进行离子推进扩散的步骤，使所述半导体衬底中形成具有所述第二导电类型的体区，并使所述多晶硅层具有所述第二导电类型；h)将所述第一隔离层和所述多晶硅层进行刻蚀的步骤，使所述第一隔离层和所述多晶硅层呈饼状并位于所述边缘区域上方；i)在所述半导体衬底和所述多晶硅层中进行具有第一导电类型的离子注入和扩散的步骤，以使所述半导体衬底的有效单元区域的体区中形成源区，并且使所述多晶硅层具有第一导电类型的中心掺杂区和围绕该中心掺杂区交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区；及j)形成栅极金属和源极金属的步骤，使所述栅极金属位于所述边缘区域上方，所述源极金属位于所述有效单元区域上方，所述源极金属和所述栅极金属之间具有隔离间隙，其中所述栅极金属具有栅极金属焊盘部分和栅极金属走线部分，所述栅极金属焊盘部分位于所述多晶硅层的中心掺杂区上方，实质上覆盖整个所述中心掺杂区并且耦接所述中心掺杂区，所述源极金属耦接所述多晶硅层中最外围的第一导电类型掺杂区。
在本发明的再一方面，提出了一种形成半导体器件的方法，包括：a)提供半导体衬底的步骤，所述半导体衬底具有第一导电类型，包括有效单元区域和边缘区域；b)在所述有效单元区域中形成栅区的步骤；
c)在所述半导体衬底上形成第一隔离层的步骤；d)在所述第一隔离层上形成多晶硅层的步骤；e)将所述第一隔离层和所述多晶硅层进行刻蚀的步骤，使所述第一隔离层和所述多晶硅层呈饼状并位于所述边缘区域上方；f)在所述多晶硅层以及未被所述多晶硅层覆盖的所述半导体衬底中进行具有所述第二导电类型的ESD离子注入的步骤；g)进行离子推进扩散的步骤，使所述半导体衬底中形成具有所述第二导电类型的体区，并使所述多晶硅层具有所述第二导电类型；h)在所述半导体衬底和所述多晶硅层中进行具有第一导电类型的离子注入和扩散的步骤，以使所述半导体衬底的有效单元区域的体区中形成源区，并且使所述多晶硅层具有第一导电类型的中心掺杂区和围绕该中心掺杂区交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区；及i)形成栅极金属和源极金属的步骤，使所述栅极金属位于所述边缘区域上方，所述源极金属位于所述有效单元区域上方，所述源极金属和所述栅极金属之间具有隔离间隙，其中所述栅极金属具有栅极金属焊盘部分和栅极金属走线部分，所述栅极金属焊盘部分位于所述多晶硅层的中心掺杂区上方，实质上覆盖整个所述中心掺杂区并且耦接所述中心掺杂区，所述源极金属耦接所述多晶硅层中最外围的第一导电类型掺杂区。
附图说明
下面的附图有助于更好地理解接下来对本发明不同实施例的描述。这些附图并非按照实际的特征、尺寸及比例绘制，而是示意性地示出了本发明一些实施方式的主要特征。这些附图和实施方式以非限制性、非穷举性的方式提供了本发明的一些实施例。为简明起见，不同附图中具有相同功能的相同或类似的组件或结构采用相同的附图标记。
图1示出了根据本发明一个实施例的半导体器件100的纵向剖面示意图；
图2示出了根据本发明一个实施例的对应于图1中所示半导体器件100的平面俯视示意图；
图3示出了根据本发明一个实施例的ESD保护层109的平面排布示意图；
图4示出了对应于图2的栅极金属焊盘部分1071附近的局部放大平面示意图；
图5A-5I示出了根据本发明一个实施例的制造具有ESD保护模块的半导体器件100的制造过程纵向剖面示意图。
图6A-6H示出了根据本发明另一个实施例的制造具有ESD保护模块的半导体器件100的制造过程纵向剖面示意图。
具体实施方式
下面将详细说明本发明的一些实施例。在接下来的说明中，一些具体的细节，例如实施例中的具体电路结构、器件结构、工艺步骤以及这些电路、器件和工艺的具体参数，都用于对本发明的实施例提供更好的理解。本技术领域的技术人员可以理解，即使在缺少一些细节或者与其他方法、元件、材料等结合的情况下，本发明的实施例也可以被实现。
在本发明的说明书及权利要求书中，若采用了诸如“左、右、内、外、前、后、上、下、顶、之上、底、之下”等一类的词，均只是为了便于描述，而不表示组件/结构的必然或永久的相对位置。本领域的技术人员应该理解这类词在合适的情况下是可以互换的，例如，以使得本发明的实施例可以在不同于本说明书描绘的方向下仍可以运作。此外，“耦接”一词意味着以直接或者间接的电气的或者非电气的方式连接。“一个/这个/那个”并不用于特指单数，而可能涵盖复数形式。“在……内”可能涵盖“在……内/上”。“在一个实施例中/根据本发明的一个实施例”的用法并不用于特指同一个实施例中，当然也可能是同一个实施例中。除非特别指出，“或”可以涵盖“和/或”的意思。若“晶体管”的实施例可以包括“场效应晶体管”或者“双极结型晶体管”，则“栅极/栅区”、“源极/源区”、“漏极/漏区”分别可以包括“基极/基区”、“发射极/发射区”、“集电极/集电区”，反之亦然。本领域技术人员应该理解以上对各用词的说明仅仅提供一些示例性的用法，并不用于限定这些词。
图1示出了根据本发明一个实施例的半导体器件100的纵向剖面示意图。图2示出了根据本发明一个实施例的对应于图1中所示半导体器件100的平面俯视示意图。需要说明的是，图2示意出了半导体器件100的整个晶片的平面俯视图(主要示意出了晶片的金属层和ESD模块的多晶硅层)，图1仅为整个晶片中器件单元的部分剖面示意图，例如图1中右侧部分和左侧部分所示的纵向剖面示意图分别对应于图2中AA’和BB’剖面线所示的部分。下面结合图1和图2对根据本发明实施例的半导体器件100进行说明。
根据本发明的一个实施例，半导体器件100包括半导体晶体管101(如图1右侧部分所示，示意为MOSFET)和静电放电(ESD)保护模块102(如图1左侧部分所示)。在图1所示的示例性实施例中，该半导体器件100具有衬底103，该衬底103具有第一导电类型(例如：图1中示意为N型)，并可能包括重掺杂衬底部分1031(例如图1中示意为N+型重掺杂衬底部分)和轻掺杂外延层部分1032(例如图1中示意为N-型轻掺杂外延层部分)。该衬底103可以划分为有效单元区域和边缘区域(参见图2的示意)。半导体晶体管101(例如MOSFET)形成于所述有效单元区域内，ESD保护模块102形成于所述边缘区域内。
根据本发明的一个实施例，半导体晶体管101(图1中示意为MOSFET)可以包括漏区(103)、栅区105、源区106以及耦接所述栅区105的栅极金属107和耦接所述源区106的源极金属108。在图1示出的示例性实施例中，衬底103的重掺杂衬底部分1031可以用作半导体晶体管101(例如MOSFET)的漏区。
根据本发明的一个实施例，半导体晶体管101(例如MOSFET)还可以进一步包括形成于衬底103上的体区104，具有与所述第一导电类型相反的第二导电类型(例如：图1中示意为P型)。本领域的普通技术人员应该可以理解，体区104可以通过在衬底103(衬底103的外延层部分1032)中注入具有所述第二导电类型的离子形成，体区104通常具有相对较轻的掺杂浓度。
在图1示出的示例性实施例中，栅区105包括沟槽型栅1051和栅氧化层1052。沟槽型栅1051位于栅沟槽1053中，其中栅沟槽1053从衬底103的表面纵向穿过体区104延伸至外延层1032中。栅氧化层1052布满栅沟槽1053的侧壁和底面，将沟槽型栅1051与衬底103和体区104隔离开。在图1示出的示例性实施例中，源区106形成于栅区105的周围，具有所述的第一导电类型并具有较重的掺杂浓度(例如：图1中示意为N+区)。根据本发明的一个实施例，栅区105通过栅接触沟槽105T与所述栅极金属107耦接。与栅沟槽1053类似，栅接触沟槽105T中填充有导电材料105C，栅接触沟槽105T的侧壁和底面覆盖有隔离层105D，将导电材料105C与周围的衬底103和体区104隔离开。栅接触沟槽105T一般比栅沟槽1053宽，以易于与栅极金属107接触。此处，宽是指从平行于衬底103的底面切线L的方向上来衡量的。栅接触沟槽105T中填充的导电材料105C可以与形成沟槽型栅1051的材料相同，例如均为掺杂的多晶硅，也可以与形成沟槽型栅1051的材料不同。隔离层105D可以采用与栅氧化层1052相同的介电材料，例如均为硅氧化物，也可以采用与栅氧化层1052不同的介电材料。栅接触沟槽105T与栅沟槽1053是相互连接的，例如通过横向的连接沟槽(图1中未示出)相互连接。如图1所示，此处横向指连接沟槽可以在平行于衬底103的底面切线L的方向上形成。根据本发明的实施例，连接沟槽的结构可以与栅接触沟槽105T或者栅沟槽1053相同，例如连接沟槽可以与栅接触沟槽105T填充有相同的导电材料105C并具有相同的底面和侧壁隔离层105D，或者连接沟槽可以与栅沟槽1053填充有相同的形成沟槽型栅1051的材料并具有相同的底面和侧壁栅氧化层1052。本领域的普通技术人员应该理解，图1中对于栅区105以及栅接触沟槽105T等有关栅结构的表示均是示意性的，图1和图2的剖面和平面对应关系也是示意性的，并不用于对本发明进行精确具体的限定。事实上，栅沟槽1053以及栅接触沟槽105T的结构和排布方式以及它们间的相互连接关系并不限于图1所示以及以上基于图1所描述的。
在图1和图2所示的示例性实施例中，源极金属108位于所述衬底103的有效单元区域上方，栅极金属107位于所述衬底103的边缘区域上方。源极金属108和栅极金属107之间具有隔离间隙，其中栅极金属107具有栅极金属焊盘部分1071和栅极金属走线部分1072(参见图2示意的俯视平面图)。在图2示意的示例性实施例中，栅极金属107环绕该源极金属108形成，将源极金属108包围。在另外的实施例中，栅极金属107并不一定完全将源极金属108包围。
根据本发明的一个示例性实施例，静电放电(ESD)保护模块102可以包括ESD保护层109，位于衬底103的边缘区域上方；以及第一隔离层110，将所述ESD保护层109与衬底103隔离。根据本发明的一个示例性实施例，ESD保护层109包括多晶硅层，具有交替排布的第一导电类型掺杂区1091(图1中示意为N+型掺杂区)和第二导电类型掺杂区1092(图1中示意为P型掺杂区)。根据本发明的不同实施例，ESD保护层109也可以包括与器件制造工艺相兼容的其它半导体材料层。因此，这里的“多晶硅”意味着涵盖了硅及除硅以外的其它类似硅的半导体材料及其组合物。
根据本发明的一个示例性实施例，ESD保护层109呈饼状，包括具有所述第一导电类型的中心掺杂区1091(图1中示意为N+型掺杂区)和围绕该中心掺杂区1091交替排布的多个第二导电类型掺杂区1092(图1中示意为P型掺杂区)和第一导电类型掺杂区1091(图1中示意为N+型掺杂区)，中心掺杂区1091基本上布满了整个所述栅极金属焊盘部分1071的下方。所述栅极金属焊盘部分1071耦接所述ESD保护层109的中心掺杂区1091，所述源极金属108耦接所述ESD保护层109中最外围的第一导电类型掺杂区1091(即：所述多个第二导电类型掺杂区1092和第一导电类型掺杂区1091中距离所述中心掺杂区1091最远的第一导电类型掺杂区1091)。这样ESD保护模块102耦接于半导体晶体管(例如MOSFET)101的栅极金属107(或栅区105)和源极金属108(或源区106)之间，由于ESD保护模块102包括形成于ESD保护层109中的多个串联耦接的PN二极管(由交替排布的掺杂区1091和1092组成)，因而可以在因静电放电(ESD)产生的电压高于ESD保护阈值时，使该多个串联耦接的PN二极管导通(即ESD保护模块102导通)，从而保护半导体晶体管(例如MOSFET)101的栅氧化层1052不受损害。根据本发明的一个示例性实施例，所述ESD保护阈值可以设定为低于半导体晶体管(例如MOSFET)101的栅氧化层1052的击穿电压值。根据本发明的实施例，可以通过改变ESD保护层109中围绕中心掺杂区1091交替排布的所述多个第二导电类型掺杂区1092和第一导电类型掺杂区1091的数目对所述ESD保护阈值进行设置。因此，这里的“多个”并不用于特指多于一个，而是可以包括一个。
根据本发明的一个示例性实施例，所述第一导电类型的中心掺杂区1091和围绕该中心掺杂区1091的其它第一导电类型掺杂区1091具有较重的掺杂浓度，这样可以降低ESD保护模块102的串联电阻(即形成于ESD保护层109中的多个串联耦接的PN二极管的串联电阻)。另外，根据本发明的实施例，中心掺杂区1091基本上布满了整个栅极金属焊盘部分1071的下方，具有相对较大的面积，可以进一步降低ESD保护模块102的串联电阻，同时增加ESD保护模块102的电流均衡性，而且为中心掺杂区1091与栅极金属焊盘部分1071之间提供了较大的可接触面积，有助于降低半导体晶体管(例如MOSFET)101的栅极金属107与ESD保护模块102之间的金属/半导体接触电阻。
图3示出了ESD保护层109的平面排布示意图。虽然图3中将ESD保护层109示意为圆滑的矩形状，然而本领域的普通技术人员应该理解，在其它的实施例中，ESD保护层109并不一定是矩形饼状，而可以是任何其它封闭形状的饼，比如圆饼、椭圆饼、具有圆滑角的多边形饼等等。因此，“饼状”只是描述性的，并不明示或暗示ESD保护层109一定具有圆饼形状。
根据本发明的一个示例性实施例，ESD保护层109还可以进一步包括具有所述第二导电类型的悬浮掺杂区1093，环绕所述交替排布的多个第二导电类型掺杂区1092和第一导电类型掺杂区1091的外围形成。该悬浮掺杂区1093具有相对较轻的掺杂浓度(例如可以具有与所述第一导电类型的掺杂区1091相同的掺杂浓度，也可以比掺杂区1091的掺杂浓度更小，图1中示意为P-区)，并且不有意耦接任何电势(例如：该悬浮掺杂区1093不与半导体晶体管101的源电极、栅电极及漏电极等耦接，即其具有悬浮电势，处于电悬浮状态)。悬浮掺杂区1093在静电放电保护模块102外围形成了保护势垒，有助于阻隔来源于ESD保护模块102外部的载流子进入该ESD保护模块102，从而保护该ESD保护模块102不受外部载流子侵入的损害，改善了其性能。
根据本发明的一个示例性实施例，半导体器件100还可以进一步包括层间介电层(ILD)111，覆盖ESD保护层109以及半导体衬底103，用于防止源极金属108与栅区105之间的短接以及栅极金属107与源区106之间的短接。根据本发明的一个实施例，ESD保护层109的中心掺杂区1091通过形成于层间介电层111中的第一通孔1111与栅极金属焊盘部分1071耦接。类似地，ESD保护层109中最外围的第一导电类型掺杂区1091通过形成于层间介电层111中的第二通孔1112与所述源极金属108耦接。本领域的普通技术人员应该理解，这里所提及的第一通孔1111和第二通孔1112并不用于特指只有“一个”，而是可以涵盖“多个”的意思。例如，根据本发明的一个示例性实施例，所述第一通孔1111包括多个通孔，布满了所述层间介电层111的位于所述中心掺杂区1091上方的部分。根据本发明另外的实施例，所述第一通孔1111也可以为一个较大的通孔，占据所述层间介电层111的位于所述中心掺杂区1091上方的部分。
图4示出了对应于图2的栅极金属焊盘部分1071附近的局部放大平面示意图。根据本发明的一个示例性实施例，参见图4，栅极金属焊盘部分1071凹陷入源极金属108中，被源极金属108环包，在栅极金属焊盘部分1071和栅极金属走线部分1072之间形成相对细的栅极金属颈1073，将被源极金属108环包的金属焊盘部分1071与栅极金属走线部分1072相连接。相应地，源极金属108则具有源极金属指1081，延伸至栅极金属颈1073的两侧附近，以环包栅极金属焊盘部分1071。这样源极金属指1081的部分也可以耦接至所述ESD保护层109中最外围的第一导电类型掺杂区1091，增大了源极金属108与ESD保护层109之间的可接触面积，从而有助于进一步降低ESD保护模块102的串联电阻和ESD保护模块102与源极金属108之间的金属/半导体接触电阻，改善ESD保护模块102的电流均衡性。
以上基于图1至图4对根据本发明各实施例的半导体器件100进行了说明，虽然在上述说明中，半导体器件100示例性地包括垂直型沟槽栅MOSFET 101，与ESD保护模块102集成。然而上述对本发明各实施例的示例性说明并不用于对本发明进行限定，根据本发明的变形实施例及实施方式，半导体件100还可能包括其它类型的半导体晶体管101，例如双扩散金属氧化物半导体场效应晶体管(DMOS)、双极型结型晶体管(BJT)等代替前述各实施例中的MOSFET 101与所述ESD保护模块102集成。而且，半导体晶体管101不仅仅局限于以上说明的垂直型沟槽栅晶体管，也可以是横向晶体管以及平面栅晶体管。
根据本发明各实施例及其变形实施方式的功率器件的有益效果不应该被认为仅仅局限于以上所述的。根据本发明各实施例的这些及其它有益效果可以通过阅读本发明的详细说明及研究各实施例的附图被更好地理解。
图5A-5I示出了根据本发明一个实施例的制造具有ESD保护模块的半导体器件100的制造过程纵向剖面示意图。
首先，如图5A所示，提供具有第一导电类型(例如：图5A中示意为N型)的半导体衬底103。根据本发明的一个示例性实施例，该半导体衬底103可能包括重掺杂衬底部分1031(例如图5A中示意为N+型重掺杂衬底部分)和轻掺杂外延层部分1032(例如图5A中示意为N-型轻掺杂外延层部分)。该半导体衬底103可以划分为有效单元区域和边缘区域(参见图2的示意)。需要说明的是，图5A至图5I中，左侧示意出了所述边缘区域的形成有ESD保护模块102的部分剖面示意图，右侧示意出了所述有效单元区域的形成有MOSFET101的部分剖面示意图。
接下来，如图5B所示，在半导体衬底103的有效单元区域中形成栅区105。根据本发明的一个示例性实施例，所述栅区105包括沟槽型栅1051和栅氧化层1052。形成该栅区105的步骤可以包括：在半导体衬底103的有效单元区域中形成栅沟槽1053；在所述栅沟槽1053的底部和侧壁上形成覆盖其底部和侧壁的栅氧化层1052；以及采用导电材料填充所述栅沟槽1053从而形成沟槽型栅1051。根据本发明的一个示例性实施例，所述栅氧化层1052可以包括二氧化硅层。根据本发明的一个示例性实施例，所述导电材料可以包括掺杂的多晶硅。根据本发明的实施例，在形成沟槽型栅区105的同时，在半导体衬底103的边缘区域中形成栅接触沟槽105T，在所述栅接触沟槽105T的底部和侧壁上形成覆盖其底部和侧壁的隔离层105D；并采用导电材料105C填充所述栅接触沟槽105T。根据本发明的实施例，在形成沟槽型栅区105和栅接触沟槽105T的同时，也形成连接沟槽(图5B中未示出)，将所述栅沟槽1053和所述栅接触沟槽105T横向连接起来。所述连接沟槽具有与所述栅沟槽1053或所述栅接触沟槽105T相同的结构。
下一步，如图5C所示，在半导体衬底103中进行体区离子注入，形成具有第二导电类型的体区离子掺杂层104d(图5C中示意为P型掺杂层)，所述第二导电类型与所述第一导电类型相反。本领域的普通技术人员应该理解，图5C所示的体区离子注入对栅1051的影响很小，可以忽略。本领域的普通技术人员也应该理解，在进行离子注入、离子扩散等工艺步骤的过程中，沟槽型栅1051通常会被氧化而在其表面形成薄氧化物层将沟槽型栅1051封闭于栅沟槽1053中(如图5C示意)。事实上，本领域的普通技术人员还应该理解，在进行离子注入、离子扩散等工艺步骤的过程中，半导体衬底103的表面通常也会被氧化而生长出薄的半导体氧化物层，为简明起见，图5C中未示意。
接着，如图5D所示，在所述半导体衬底103的上形成第一隔离层110，并在该第一隔离层110上淀积ESD多晶硅层109。
然后，如图5E所示，在该ESD多晶硅层中进行具有所述第二导电类型的ESD离子注入，形成具有所述第二导电类型的ESD离子掺杂层109d。
接下来，如图5F所示，首先例如通过退火，进行离子推进扩散，使体区离子掺杂层104d扩散从而在衬底103中形成体区104，并使ESD离子掺杂层109d中的离子扩散至整个多晶硅层109，从而使多晶硅层109具有所述的第二导电类型。
继而，如图5G所示，采用ESD掩膜层掩蔽多晶硅层109的用于形成ESD模块102的部分，并将其余未掩蔽部分刻蚀掉，然后去掉ESD掩膜层，从而在衬底103的边缘区域上方形成ESD保护模块基础层(包括刻蚀后的第一隔离层110和多晶硅层109)，使其呈饼状。
接下来，如图5H所示，采用源区离子注入掩膜层作掩蔽，在所述半导体衬底103和所述多晶硅层109中进行具有第一导电类型的离子注入，以使所述半导体衬底103的有效单元区域的体区104中形成源区106，并且使所述多晶硅层109具有第一导电类型的中心掺杂区1091和围绕该中心掺杂区1091交替排布的多个第二导电类型掺杂区1092和第一导电类型掺杂区1091。本领域的普通技术人员应该理解，这里还包括去掉源区离子注入掩膜层并进行离子扩散的步骤。
接下来，如图5I所示，在多晶硅层109和衬底103上形成第二隔离层111，并在该第二隔离层111中形成第一通孔1111和第二通孔1112，其中所述第一通孔1111位于所述多晶硅层109的中心掺杂区1091上方，所述第二通孔1112位于所述多晶硅层109的最外围的第一导电类型掺杂区1091上方。接着，在第二隔离层111上形成栅极金属107和源极金属108，使所述栅极金属107位于所述边缘区域上方，所述源极金属108位于所述有效单元区域上方，所述栅极金属107和所述源极金属108之间具有隔离间隙，其中所述栅极金属107具有栅极金属焊盘部分1071和栅极金属走线部分1072(参见图2)，所述栅极金属焊盘部分1071位于所述多晶硅层109的中心掺杂区1091上方，基本上覆盖整个所述中心掺杂区1091并且通过所述第一通孔1111耦接所述中心掺杂区1091，所述源极金属108通过所述第二通孔1112耦接所述多晶硅层109中最外围的第一导电类型掺杂区1091。
根据本发明的一个实施例，在图5H所示的步骤中，进行了具有第一导电类型的离子注入后，还使所述多晶硅层109具有所述第二导电类型的悬浮掺杂区1093，位于所述交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区的外围，该悬浮掺杂区1093不有意耦接任何电势。
根据本发明的一个实施例，在步骤5I中，形成栅极金属107和源极金属108时，还包括使所述栅极金属焊盘部分1071凹陷入所述源极金属108中，在所述栅极金属焊盘部分1071和所述栅极金属走线部分1072之间形成连接该栅极金属焊盘部分1071与栅极金属走线部分1072的栅极金属颈1073；以及在所述栅极金属颈1073的两侧形成源极金属指1081，以使所述源极金属108环包所述栅极金属焊盘部分1071(参见图4)。
以上基于图5A-5I对根据本发明实施例的制造集成有半导体晶体管101和ESD保护模块102的半导体器件100的制造过程的说明，并不用于将本发明限制在如上所描述的各具体实施方式中。对基于图5A-5I描述的制造过程进行变化和修改都是可能的。
例如，图6A-6H示出了根据本发明一个变形实施例的制造具有ESD保护模块的半导体器件100的制造过程纵向剖面示意图。根据该变形的实施例，在图5A和5B所示的步骤(参见图6A和图6B)之后，如图5C所示的在半导体衬底103中进行体区离子注入的步骤可以省略，而紧接着进行如图5D所示的形成第一隔离层110和ESD多晶硅层109的步骤(参见图6C)。然后，对图5E至图5I所示的步骤进行如下调整：在图5D所示的步骤后进行图5G所示的步骤，形成饼状的第一隔离层110和多晶硅层109(参见图6D)；在图5G所示的步骤后进行图5E和图5F所示的步骤(参见图6E和图6F)；在图5F所示的步骤后进行图5H和图5I所示的步骤(参见图6G和图6H)。在这个变形的示例性实施例中，在进行图5E所示的步骤之前，先对第一隔离层110和ESD多晶硅层109进行了图5G所示的刻蚀步骤，因而刻蚀后未被第一隔离层110和ESD多晶硅层109覆盖的衬底103中也注入了第二导电类型的ESD离子，经过图5F的扩散步骤而形成体区104(参见图6E和图6F)。这样可以不必单独进行体区离子注入，因而简化了制造步骤，同时也可节省生产成本。
以上对根据本发明各实施例及其变形实施方式形成半导体器件的制造过程及方法步骤的描述仅为示例性的，并不用于对本发明的进行限定。另外，一些公知的制造步骤、工艺、材料及所用杂质等并未给出或者并未详细描述，以使本发明清楚、简明且便于理解。发明所属技术领域的技术人员应该理解，以上各实施例中描述的方法及步骤可能可以采用不同的顺序实现，并不仅仅局限于所描述的实施例。
虽然本说明书中以集成有N沟道垂直型沟槽栅MOSFET和ESD保护模块的半导体器件为例对根据本发明各实施例的集成有半导体晶体管和ESD保护模块的半导体器件及其制造方法进行了示意与描述，但这并不意味着对本发明的限定，本领域的普通技术人员应该理解这里给出的结构及原理同样适用于该半导体器件中集成的半导体晶体管为P沟道MOSFET、N沟道/P沟道DMOS、BJT等晶体管器件及其它类型的半导体材料及半导体器件的情形。
因此，上述本发明的说明书和实施方式仅仅以示例性的方式对本发明实施例的半导体器件及其制造方法进行了说明，并不用于限定本发明的范围。对于公开的实施例进行变化和修改都是可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本发明所公开的实施例的其他变化和修改并不超出本发明的精神和保护范围。

Claims (15)

1.一种半导体器件，包括：
半导体衬底，具有第一导电类型，包括有效单元区域和边缘区域；
半导体晶体管，形成于所述半导体衬底的有效单元区域中，其中所述半导体晶体管包括漏区、栅区和源区；
耦接所述栅区的栅极金属和耦接所述源区的源极金属；和
静电放电保护模块，形成于所述半导体衬底的边缘区域上方，包括静电放电保护层和第一隔离层，其中所述第一隔离层位于所述半导体衬底和所述静电放电保护层之间，将所述静电放电保护层与所述半导体衬底隔离；其中，
所述源极金属位于所述有效单元区域上方，所述栅极金属位于所述边缘区域上方，所述源极金属和所述栅极金属之间具有隔离间隙，其中所述栅极金属具有栅极金属焊盘部分和栅极金属走线部分；
所述静电放电保护层呈饼状，包括第一导电类型的中心掺杂区和围绕该中心掺杂区交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区，其中所述第二导电类型与所述第一导电类型相反，所述中心掺杂区实质上布满整个所述栅极金属焊盘部分的下方；并且
所述栅极金属焊盘部分耦接所述静电放电保护层的中心掺杂区，所述源极金属耦接所述静电放电保护层中最外围的第一导电类型掺杂区。
2.如权利要求1所述的半导体器件，其中所述静电放电保护层进一步包括：
具有所述第二导电类型的悬浮掺杂区，环绕所述交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区的外围形成，该悬浮掺杂区电悬浮。
3.如权利要求1所述的半导体器件，其中：
所述栅极金属焊盘部分凹陷入所述源极金属中，在所述栅极金属焊盘部分和所述栅极金属走线部分之间形成连接该栅极金属焊盘部分与栅极金属走线部分的栅极金属颈；
所述源极金属具有源极金属指，延伸至所述栅极金属颈的两侧，以环包所述栅极金属焊盘部分。
4.如权利要求1所述的半导体器件，其中所述第一导电类型的中心掺杂区和围绕该中心掺杂区的其它第一导电类型掺杂区具有较重的掺杂浓度。
5.如权利要求1所述的半导体器件，其进一步包括层间介电层，覆盖所述静电放电保护层以及所述半导体衬底，将所述栅极金属和所述源极金属与所述静电放电保护层以及所述半导体衬底隔开；所述中心掺杂区通过形成于所述层间介电层中的第一通孔与所述栅极金属焊盘部分耦接；所述静电放电保护层中最外围的第一导电类型掺杂区通过形成于所述层间介电层中的第二通孔与所述源极金属耦接。
6.如权利要求1所述的半导体器件，其中所述半导体晶体管包括垂直型沟槽栅金属氧化物半导体场效应晶体管。
7.一种形成集成有半导体晶体管和静电放电保护模块的半导体器件的方法，包括：
提供半导体衬底的步骤，所述半导体衬底具有第一导电类型，包括有效单元区域和边缘区域；
在所述半导体衬底的有效单元区域中形成半导体晶体管的步骤，其中形成所述半导体晶体管的步骤包括在所述半导体衬底的有效单元区域中形成漏区、栅区和源区的步骤；
在所述半导体衬底的边缘区域上方形成静电放电保护模块的步骤；以及
在所述有效单元区域上方形成源极金属并在所述边缘区域上方形成栅极金属的步骤，所述源极金属和所述栅极金属之间具有隔离间隙，其中所述栅极金属具有栅极金属焊盘部分和栅极金属走线部分；其中，
形成所述静电放电保护模块的步骤包括：在所述半导体衬底的边缘区域上方形成第一隔离层的步骤；以及在所述第一隔离层上形成静电放电保护层的步骤；其中，
形成所述静电放电保护层的步骤包括：形成饼状的多晶硅层以及对该多晶硅层进行掺杂的步骤，使该多晶硅层具有第一导电类型的中心掺杂区和围绕该中心掺杂区交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区；其中所述第二导电类型与所述第一导电类型相反；所述中心掺杂区实质上布满整个所述栅极金属焊盘部分的下方并且与所述栅极金属焊盘部分耦接；所述多个第二导电类型掺杂区和第一导电类型掺杂区中最外围的第一导电类型掺杂区与所述源极金属耦接。
8.如权利要求7所述的方法，其中，对该多晶硅层进行掺杂的步骤还包括使该多晶硅层具有所述第二导电类型的悬浮掺杂区，环绕所述交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区的外围形成，该悬浮掺杂区电悬浮。
9.如权利要求7所述的方法，其中，形成所述源极金属和所述栅极金属的步骤包括：
使所述栅极金属焊盘部分凹陷入所述源极金属中，在所述栅极金属焊盘部分和所述栅极金属走线部分之间形成连接该栅极金属焊盘部分与栅极金属走线部分的栅极金属颈的步骤；以及
在所述栅极金属颈的两侧形成源极金属指的步骤，以使所述源极金属环包所述栅极金属焊盘部分。
10.一种形成半导体器件的方法，包括：
a)提供半导体衬底的步骤，所述半导体衬底具有第一导电类型，包括有效单元区域和边缘区域；
b)在所述有效单元区域中形成栅区的步骤；
c)在所述半导体衬底中进行具有第二导电类型的体区离子注入的步骤，所述第二导电类型与所述第一导电类型相反；
d)在所述半导体衬底上形成第一隔离层的步骤；
e)在所述第一隔离层上形成多晶硅层的步骤；
f)在所述多晶硅层中进行具有所述第二导电类型的ESD离子注入的步骤；
g)进行离子推进扩散的步骤，使所述半导体衬底中形成具有所述第二导电类型的体区，并使所述多晶硅层具有所述第二导电类型；
h)将所述第一隔离层和所述多晶硅层进行刻蚀的步骤，使所述第一隔离层和所述多晶硅层呈饼状并位于所述边缘区域上方；
i)在所述半导体衬底和所述多晶硅层中进行具有第一导电类型的离子注入和扩散的步骤，以使所述半导体衬底的有效单元区域的体区中形成源区，并且使所述多晶硅层具有第一导电类型的中心掺杂区和围绕该中心掺杂区交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区；及
j)形成栅极金属和源极金属的步骤，使所述栅极金属位于所述边缘区域上方，所述源极金属位于所述有效单元区域上方，所述源极金属和所述栅极金属之间具有隔离间隙，其中所述栅极金属具有栅极金属焊盘部分和栅极金属走线部分，所述栅极金属焊盘部分位于所述多晶硅层的中心掺杂区上方并且耦接所述中心掺杂区，所述源极金属耦接所述多晶硅层中最外围的第一导电类型掺杂区。
11.如权利要求10所述的方法，其中，在步骤i)，还使所述多晶硅层具有所述第二导电类型的悬浮掺杂区，位于所述交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区的外围，该悬浮掺杂区电悬浮。
12.如权利要求10所述的方法，其中，在步骤j)还包括：
使所述栅极金属焊盘部分凹陷入所述源极金属中，在所述栅极金属焊盘部分和所述栅极金属走线部分之间形成连接该栅极金属焊盘部分与栅极金属走线部分的栅极金属颈的步骤；以及
在所述栅极金属颈的两侧形成源极金属指的步骤，以使所述源极金属环包所述栅极金属焊盘部分。
13.一种形成半导体器件的方法，包括：
a)提供半导体衬底的步骤，所述半导体衬底具有第一导电类型，包括有效单元区域和边缘区域；
b)在所述有效单元区域中形成栅区的步骤；
c)在所述半导体衬底上形成第一隔离层的步骤；
d)在所述第一隔离层上形成多晶硅层的步骤；
e)将所述第一隔离层和所述多晶硅层进行刻蚀的步骤，使所述第一隔离层和所述多晶硅层呈饼状并位于所述边缘区域上方；
f)在所述多晶硅层以及未被所述多晶硅层覆盖的所述半导体衬底中进行具有所述第二导电类型的ESD离子注入的步骤；
g)进行离子推进扩散的步骤，使所述半导体衬底中形成具有所述第二导电类型的体区，并使所述多晶硅层具有所述第二导电类型；
h)在所述半导体衬底和所述多晶硅层中进行具有第一导电类型的离子注入和扩散的步骤，以使所述半导体衬底的有效单元区域的体区中形成源区，并且使所述多晶硅层具有第一导电类型的中心掺杂区和围绕该中心掺杂区交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区；及
i)形成栅极金属和源极金属的步骤，使所述栅极金属位于所述边缘区域上方，所述源极金属位于所述有效单元区域上方，所述源极金属和所述栅极金属之间具有隔离间隙，其中所述栅极金属具有栅极金属焊盘部分和栅极金属走线部分，所述栅极金属焊盘部分位于所述多晶硅层的中心掺杂区上方并且耦接所述中心掺杂区，所述源极金属耦接所述多晶硅层中最外围的第一导电类型掺杂区。
14.如权利要求13所述的方法，其中，在步骤h)，还使所述多晶硅层具有所述第二导电类型的悬浮掺杂区，位于所述交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区的外围，该悬浮掺杂区电悬浮。
15.如权利要求13所述的方法，其中，在步骤i)还包括：
使所述栅极金属焊盘部分凹陷入所述源极金属中，在所述栅极金属焊盘部分和所述栅极金属走线部分之间形成连接该栅极金属焊盘部分与栅极金属走线部分的栅极金属颈的步骤；以及
在所述栅极金属颈的两侧形成源极金属指的步骤，以使所述源极金属环包所述栅极金属焊盘部分。
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