CN110581174B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括衬底以及位于衬底上的鳍部，基底包括相邻接的第一区域和第二区域，鳍部沿延伸方向横跨第一区域和第二区域，第一区域基底内形成有阱区，第二区域基底内形成有漂移区；形成覆盖鳍部顶部表面和侧壁表面的栅氧化层；在第一区域和第二区域交界处的栅氧化层上形成栅极层，栅极层横跨鳍部且覆盖鳍部部分顶部和部分侧壁的栅氧化层；在栅极层一侧的阱区内形成源区，在栅极层另一侧的漂移区内形成漏区；形成源区和漏区后，依次刻蚀位于漏区一侧部分第二区域的栅极层、栅氧化层以及漂移区部分厚度基底，在漂移区内形成隔离槽；在隔离槽内形成隔离层。本发明有利于提升LDMOS的耐压性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，简称SCR)保护电路、横向双扩散场效应晶体管(Lateral Double Diffused MOSFET，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。其中，LDMOS由于能承受更高的击穿电压而被广泛运用于ESD保护。
为了提高耐压性，源区和漏区之间还设置有一个漂移区，漂移区的掺杂浓度较低。因此，当LDMOS接高压时，漂移区由于电阻较大，所以分压较高，能够承受更高的电压。
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。平面LDMOS已无法满足技术需求，LDMOS逐渐开始向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管。
但是，在LDMOS中引入了鳍式场效应晶体管后，LDMOS的耐压性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提升LDMOS的耐压性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上的鳍部，所述基底包括相邻接的第一区域和第二区域，所述鳍部沿延伸方向横跨所述第一区域和第二区域，其中，所述第一区域的基底内形成有阱区，所述第二区域的基底内形成有漂移区，所述阱区和漂移区内具有掺杂离子，且所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；形成覆盖所述鳍部顶部表面和侧壁表面的栅氧化层；在所述第一区域和第二区域交界处的栅氧化层上形成栅极层，所述栅极层横跨所述鳍部，且覆盖所述鳍部部分顶部和部分侧壁上的栅氧化层；在所述栅极层一侧的第一区域鳍部内形成源区，所述源区位于所述阱区内，在所述栅极层另一侧的第二区域鳍部内形成漏区，所述漏区位于所述漂移区内，所述源区和漏区内具有掺杂离子，且所述源区和漏区内的掺杂离子与所述漂移区内的掺杂离子类型相同；形成所述源区和漏区后，依次刻蚀所述第二区域中位于所述漏区一侧部分区域的栅极层、栅氧化层以及漂移区部分厚度的基底，在所述漂移区内形成隔离槽，且剩余栅极层覆盖所述第一区域和第二区域交界处的栅氧化层；在所述隔离槽内形成隔离层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上的鳍部，所述基底包括相邻接的第一区域和第二区域，所述鳍部沿延伸方向横跨所述第一区域和第二区域，其中，所述第一区域的基底内形成有阱区，所述第二区域的基底内形成有漂移区，所述阱区和漂移区内具有掺杂离子，且所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；栅氧化层，位于所述鳍部的顶部表面和侧壁表面；栅极层，位于所述第一区域和第二区域交界处的栅氧化层上，所述栅极层横跨所述鳍部，且覆盖所述鳍部部分顶部和部分侧壁上的栅氧化层；源区，位于所述栅极层一侧的第一区域鳍部内，且所述源区位于所述阱区内，所述源区内具有掺杂离子，所述源区内的掺杂离子与所述漂移区内的掺杂离子类型相同；漏区，位于所述栅极层另一侧的第二区域鳍部内，且所述漏区位于所述漂移区内，所述漏区内具有掺杂离子，所述漏区内的掺杂离子与所述漂移区内的掺杂离子类型相同；隔离层，贯穿所述栅极层和漏区之间的第二区域栅氧化层和部分厚度基底，且所述隔离层位于所述漂移区内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在形成源区和漏区后，依次刻蚀第二区域中位于所述漏区一侧部分区域的栅极层、栅氧化层以及漂移区所对应的部分厚度基底，在剩余漂移区内形成隔离槽，且剩余栅极层覆盖所述第一区域和第二区域交界处的栅氧化层，随后在所述隔离槽内形成隔离层；所述隔离层形成于剩余栅极层和漏区之间的漂移区内，当器件工作时，电流从所述漏区流出，绕过所述隔离层流向所述剩余栅极层底部的鳍部，并经由剩余栅极层底部的鳍部流向源区，即所述电流的流通路径包括所述隔离层位于所述漂移区内的侧壁和底部，因此所述隔离层的设置，能够延长电流流通路径的长度，从而减小所述电流流通路径上的电压梯度，有利于提升LDMOS的耐压性能。
进一步，所述隔离槽靠近所述栅极层一侧的侧壁上未形成有栅氧化层，相应还能避免所述电流流通路径上的栅氧化层出现击穿的问题，有利于进一步提升LDMOS的耐压性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图13至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图18是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，在LDMOS中引入了鳍式场效应晶体管后，LDMOS的耐压性能有待提高。现结合一种半导体结构分析其耐压性能有待提高的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：衬底100、凸出于所述衬底100的鳍部(未标示)，所述衬底100包括相邻接的第一区域I和第二区域II，位于所述第一区域I和第二区域II交界处的鳍部为第一鳍部101，位于所述第二区域II的鳍部为第二鳍部102；阱区112，位于所述第一区域I的鳍部和衬底100内；漂移区111，位于所述第二区域II的鳍部和衬底100内；隔离结构113，位于所述鳍部露出的衬底100上，所述隔离结构113覆盖所述第一鳍部101和第二鳍部102的部分侧壁；位于所述隔离结构113上的栅极结构104，所述栅极结构104覆盖所述第一鳍部101的部分侧壁表面和顶部表面，且横跨所述第一区域I和第二区域II，所述栅极结构104包括栅氧化层114以及位于所述栅氧化层114上的栅极层124；源区121，位于所述栅极结构104一侧的第一鳍部101内；漏区122，位于所述栅极结构104另一侧的第二鳍部102内。
以所述半导体结构为N型半导体结构为例，所述源区121、漏区122和漂移区111内的掺杂离子类型为N型，所述阱区112内的掺杂离子类型为P型。当静电放电时，由静电产生的大电压被施加于所述漏区122，LDMOS的沟道实现导通，因此，从所述漏区122至所述源区121产生通路，电流从所述漏区122流出，并经由所述栅极结构104下方的沟道流向所述源区121，电流的流通路径相应包括所述隔离结构113的侧壁和底部(如图1中虚线箭头所示)，且电压沿所述流通路径逐渐减小。
随着半导体器件的元件密度和集成度的不断提高，沿所述鳍部的延伸方向，所述漏区122与所述栅极结构104的间距逐渐减小，所述漏区122与所述源区121的间距逐渐减小，从而导致所述电流的流通路径较短，所述电流流通路径上的电压梯度相应较大，进而影响了LDMOS耐压性能的提高。
而且，位于所述第二区域II一侧的第一鳍部101侧壁上(如图1中虚线框a所示位置处)形成有所述栅氧化层114，电压梯度较大还容易导致所述第一鳍部101侧壁上的栅氧化层114发生击穿。
为了解决所述技术问题，本发明在形成源区和漏区后，依次刻蚀第二区域中位于所述漏区一侧部分区域的栅极层、栅氧化层以及漂移区所对应的部分厚度基底，在剩余漂移区内形成隔离槽，且剩余栅极层覆盖所述第一区域和第二区域交界处的栅氧化层，随后在所述隔离槽内形成隔离层；当器件工作时，电流从所述漏区流出，绕过所述隔离层流向所述栅极层底部的鳍部，并经由所述栅极层底部的鳍部流向源区，即所述电流的流通路径包括所述隔离层位于所述漂移区内的侧壁和底部，因此所述隔离层的设置，延长了电流流通路径的长度，从而减小所述电流流通路径上的电压梯度，有利于提升LDMOS的耐压性能。
而且，所述隔离槽靠近所述栅极层一侧的侧壁上未形成有栅氧化层，相应还能避免所述电流流通路径上的栅氧化层出现击穿的问题，有利于进一步提升LDMOS的耐压性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图2至图4，图2是立体图(仅示意出一个鳍部)，图3是图2沿垂直于鳍部延伸方向(如图2中AA1方向)割线的剖面结构示意图，图4是图2沿鳍部延伸方向(如图2中BB1方向)割线的剖面结构示意图，提供基底(未标示)，所述基底包括衬底200以及位于所述衬底200上的鳍部210，所述基底包括相邻接的第一区域Ⅰ(如图4所示)和第二区域Ⅱ(如图4所示)，所述鳍部210沿延伸方向横跨所述第一区域Ⅰ和第二区域Ⅱ，其中，所述第一区域Ⅰ的基底内形成有阱区211(如图4所示)，所述第二区域Ⅱ的基底内形成有漂移区212(如图4所示)，所述阱区211和漂移区212内具有掺杂离子，且所述漂移区212内的掺杂离子类型与所述阱区211内的掺杂离子类型不同。
所述衬底200用于为后续形成半导体结构提供工艺平台。具体地，所形成的半导体结构为LDMOS。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部210沿延伸方向横跨所述第一区域Ⅰ和第二区域Ⅱ，也就是说，沿所述鳍部210的延伸方向，所述第一区域Ⅰ和第二区域Ⅱ共享一根鳍部210；其中，位于所述第一区域Ⅰ的鳍部210用于提供鳍式场效应晶体管的沟道，位于所述第二区域Ⅱ的鳍部210用于延长所述鳍式场效应晶体管源区和漏区之间的距离，从而延长所述鳍式场效应晶体管沟道导通时电流的流通路径长度，进而提高所述LDMOS的耐压性能。
本实施例中，所述鳍部210的材料与所述衬底200的材料相同，所述鳍部210的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
需要说明的是，为了简化形成所述鳍部210和衬底200的工艺步骤，所述衬底200和鳍部210同时形成。具体地，形成所述鳍部210和衬底200的步骤包括：提供初始基底；通过光刻和刻蚀工艺，图形化所述初始基底，图形化后的剩余初始基底作为所述衬底200，位于所述衬底200上的凸起作为所述鳍部210。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
还需要说明的是，形成所述衬底200和鳍部210后，还包括：在所述鳍部210露出的衬底200上形成隔离结构201，所述隔离结构201覆盖所述鳍部210的部分侧壁，且所述隔离结构201的顶部低于所述鳍部210的顶部。
本实施例中，所述鳍部210沿延伸方向横跨所述第一区域Ⅰ和第二区域Ⅱ，因此沿所述鳍部210的延伸方向，所述隔离结构201位于所述鳍部210一侧的第一区域Ⅰ衬底200上、以及所述鳍部210另一侧的第二区域Ⅱ衬底200上。
本实施例中，所述隔离结构201的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
所述阱区211和漂移区212相接触，所述阱区211和漂移区212位于所述基底内且沿所述鳍部210的延伸方向依次排列，所述阱区211作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区212用于承受较大的分压。
本实施例中，所述阱区211位于所述第一区域Ⅰ的鳍部210和所述鳍部210下方的部分厚度衬底200内，所述漂移区212位于所述第二区域Ⅱ的鳍部210和所述鳍部210下方的部分厚度衬底200内。在其他实施例中，所述阱区和漂移区还可以仅位于所述鳍部内。
需要说明的是，为了便于图示，图1和图2中未示意出所述阱区211和漂移区212。
所述阱区211和漂移区212内具有掺杂离子，且所述漂移区212内的掺杂离子类型与所述阱区211内的掺杂离子类型不同。本实施例中，所述LDMOS为N型半导体结构，所述阱区211内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子；所述漂移区212内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子。
具体地，在形成所述鳍部210后，形成所述隔离结构201之前，对所述第一区域Ⅰ的鳍部210和衬底200进行P型掺杂处理，在所述第一区域Ⅰ的鳍部210和部分厚度衬底200内形成所述阱区211，对所述第二区域Ⅱ的鳍部210和衬底200进行N型掺杂处理，在所述述第二区域Ⅱ的鳍部210和部分厚度衬底200内形成所述漂移区212。
需要说明的是，在另一些实施例中，还可以在形成所述衬底和鳍部之前，对所述第一区域所对应的初始基底进行P型掺杂处理，形成所述阱区，对所述第二区域所对应的初始基底进行N型掺杂处理，形成所述漂移区。在其他实施例中，还可以在形成所述隔离结构之后，形成所述阱区和漂移区。
参考图5，形成覆盖所述鳍部210顶部表面和侧壁表面的栅氧化层220。
本实施例中，所述栅氧化层220的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
本实施例中，通过对所述鳍部210进行氧化处理的方式形成所述栅氧化层220，从而有利于提高所述栅氧化层220的形成质量和致密度。具体地，所述氧化处理所形成的工艺可以为原位水汽生成氧化工艺(In-situ Stream Generation，ISSG)。相应的，所述栅氧化层220覆盖所述隔离结构201露出的鳍部210的顶部表面和侧壁表面。
参考图6，在所述第一区域Ⅰ和第二区域Ⅱ交界处的栅氧化层220上形成栅极层230，所述栅极层230横跨所述鳍部210，且覆盖所述鳍部210部分顶部和部分侧壁上的栅氧化层220。
本实施例中，所述栅极层230作为伪栅层，所述栅极层230用于为形成栅电极层占据空间位置。
所述栅极层230的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。本实施例中，所述栅极层230的材料为多晶硅。在其他实施例中，所述栅极层的材料也可以为金属材料，即所述栅极层也可以为所述栅电极层。
所述栅极层230形成于所述第一区域Ⅰ和第二区域Ⅱ交界处的栅氧化层220上，沿所述鳍部210的延伸方向，所述栅极层230一侧露出部分阱区211，所述栅极层230另一侧露出部分漂移区212，从而为后续形成源区和漏区提供工艺基础。
具体地，形成所述栅极层230的步骤包括：在所述栅氧化层220上形成横跨所述鳍部210的栅极材料层；在所述栅极材料层上形成栅极掩膜层240；以所述栅极掩膜层240为掩膜刻蚀所述栅极材料层，露出部分栅氧化层220，刻蚀后的剩余栅极材料层作为所述栅极层230，所述栅极层230覆盖所述栅氧化层220的部分顶部和部分侧壁。
需要说明的是，形成所述栅极层230后，保留位于所述栅极层230顶部的所述栅极掩膜层240。所述栅极掩膜层240的材料为氮化硅，所述栅极掩膜层240用于在后续工艺过程中对所述栅极层230顶部起到保护作用。
继续参考图6，还需要说明的是，形成所述栅极层230后，还包括：在所述栅极层230的侧壁上形成侧墙250。
所述侧墙250可作为后续刻蚀工艺的刻蚀掩膜，用于定义后续源区和漏区的形成区域，还用于在后续工艺过程中对所述栅极层230的侧壁起到保护作用。
所述侧墙250的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙250可以为单层结构或叠层结构。本实施例中，所述侧墙250为单层结构，所述侧墙250的材料为氮化硅。
本实施例中，所述栅极层230顶部形成有栅极掩膜层240，因此所述侧墙250还覆盖所述栅极掩膜层240的侧壁。且为了简化工艺步骤，形成所述侧墙250后，保留所述侧墙250露出的所述栅氧化层220。
参考图7，在所述栅极层230一侧的第一区域Ⅰ鳍部210(如图3所示)内形成源区261，在所述栅极层230另一侧的第二区域Ⅱ鳍部210内形成漏区262，所述源区261和漏区262内具有掺杂离子，且所述源区261和漏区262内的掺杂离子与所述漂移区212内的掺杂离子类型相同。
当静电放电时，由静电产生的大电压被施加于所述漏区262，从而使所述漂移区212和阱区211构成的PN结发生击穿，进而导致由所述漂移区212、阱区211和源区261构成的NPN双极结型晶体管发生导通，也就说，位于所述栅极层230下方鳍部210内的沟道实现导通，从所述漏区262至所述源区261产生通路，用于释放静电，从而起到保护电路的作用。
本实施例中，所述鳍部210沿延伸方向横跨所述第一区域Ⅰ和第二区域Ⅱ，且所述栅极层230形成于所述第一区域Ⅰ和第二区域Ⅱ交界处的栅氧化层220上，因此所述源区261形成于所述鳍部210一侧的阱区211内，所述漏区262形成于所述鳍部210另一侧的漂移区212内。
本实施例中，所述LDMOS为N型半导体结构，所述漂移区212内的掺杂离子为N型离子，因此所述源区261和漏区262内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子。
具体地，形成所述源区261和漏区262的步骤包括：在所述栅极层230一侧的第一区域Ⅰ鳍部210内形成掺杂有N型离子的第一应力层，在所述栅极层230另一侧的第二区域Ⅱ鳍部210内掺杂有N型离子的第二应力层。
本实施例中，所述第一应力层和第二应力层的材料为Si或SiC材料，所述第一应力层和第二应力层可以通过外延生长的方式分别形成于所述阱区211内和漂移区212内，且在外延生长的过程中通过原位自掺杂的方式掺杂所述N型离子。在其他实施例中，还可以在形成所述第一应力层和第二应力层之后，对所述第一应力层和第二应力层进行N型离子掺杂工艺。
结合参考图8至图9，形成所述源区261和漏区262后，依次刻蚀所述第二区域Ⅱ中位于所述漏区262一侧部分区域的栅极掩膜层240、栅极层230、栅氧化层220以及漂移区212部分厚度的基底，在剩余漂移区212内形成隔离槽270(如图9所示)，且刻蚀后剩余栅极层230覆盖所述第一区域Ⅰ和第二区域Ⅱ交界处的栅氧化层220。
所述隔离槽270为后续形成隔离层提供空间位置。
具体地，后续所述隔离层形成于所述剩余栅极层230和漏区262之间的漂移区212内，当器件工作时，电流从所述漏区262流出，所述电流绕过所述隔离层流向剩余栅极层230底部的鳍部210，并经由剩余栅极层230底部的鳍部210(如图2所示)(即所述栅极层230下方的沟道)流向所述源区261，也就是说，所述电流的流通路径包括所述隔离层位于所述漂移区212内的侧壁和底部，从而能够延长电流流通路径的长度，进而减小所述电流通道上的电压梯度，有利于提升LDMOS的耐压性能。
而且，所述隔离槽270靠近剩余栅极层230一侧的侧壁上(如图9中虚线框B所示位置处)未形成有所述栅氧化层220，相应还能避免所述电流流通路径上的栅氧化层220出现击穿的问题，有利于进一步提升LDMOS的耐压性能。
当器件工作时，电流的流通路径包括所述隔离层位于所述漂移区212内的侧壁和底部，因此增大所述隔离槽270底部至所述鳍部210顶部的距离H，有利于延长电流流通路径的长度。因此，如果所述距离H过小，则在器件工作时，延长电流流通路径长度的效果相应较差，从而导致提升LDMOS耐压性能的效果较差；但是，如果所述距离H过大，则所述隔离槽270底部的剩余漂移区212所对应的基底材料厚度T过小，容易对电流的流通产生不良影响，且所述距离H过大还会引起所述隔离槽270深宽比过大的问题，容易导致后续隔离层的形成质量下降。为此，本实施例中，所述隔离槽270底部至所述鳍部210顶部的距离H为
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至
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其中，所述鳍部210的顶部即为所述阱区211和漂移区212的顶部。
同理，沿所述鳍部210的延伸方向，增大所述隔离槽270的开口尺寸W1，也有利于延长电流流通路径的长度。如果所述开口尺寸W1过小，延长电流流通路径长度的效果相应较差，从而导致提升LDMOS耐压性能的效果较差；如果所述隔离槽270的开口尺寸W1过大，沿所述鳍部210的延伸方向，剩余栅极层230下方的漂移区212所对应的基底材料宽度W2则过小，相应也容易对电流的流通产生不良影响，且所述开口尺寸W1过小也会引起所述隔离槽270深宽比过大的问题，导致后续隔离层的形成质量下降。为此，本实施例中，沿所述鳍部210的延伸方向，所述隔离槽270的开口尺寸W1为20nm至200nm。
本实施例中，通过合理设定所述隔离槽270底部至所述鳍部210顶部的距离H、以及所述隔离槽270的开口尺寸W1，并使所述距离H和开口尺寸W1相匹配，从而在有效延长电流流通路径的长度的同时，避免出现所述隔离槽270深宽比过大的问题，并减小对LDMOS正常使用功能的影响。
本实施例中，形成所述隔离槽270的步骤包括：采用干法刻蚀工艺，依次刻蚀所述第二区域Ⅱ中位于所述漏区262一侧部分区域的栅极层230、栅氧化层220以及漂移区212所对应的部分厚度基底材料。干法刻蚀工艺具有各向异性的刻蚀特性，从而有利于提高所述隔离槽270的形貌质量，较好地控制所述隔离槽270在所述漂移区212内的位置。
本实施例中，为了有效延长电流流通路径的长度，通过所述干法刻蚀工艺，刻蚀所述漂移区212所对应的鳍部210材料和部分厚度的衬底200材料，即所述沟槽270的底面低于所述衬底200的顶面。在其他实施例中，还可以刻蚀所述漂移区所对应的部分厚度鳍部材料，即所述沟槽的底面高于所述衬底的顶面。
继续参考图8，本实施例中，形成所述源区261和漏区262后，在剩余漂移区212内形成所述隔离槽270(如图9所示)之前，还包括：在所述栅极层230露出的衬底200上形成层间介质层202，所述层间介质层202覆盖所述栅极层230的侧壁。
所述层间介质层202用于实现相邻半导体结构之间的电隔离，所述层间介质层202还用于定义后续栅电极层的尺寸和位置。
所述层间介质层202的材料为绝缘材料。本实施例中，所述层间介质层202的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述层间介质层202的步骤包括：在所述栅极层230露出的衬底200上形成介质材料层，所述介质材料层覆盖所述栅极层230顶部；对所述介质材料层进行平坦化处理，去除高于所述栅极层230顶部的介质材料层，所述平坦化处理后的剩余介质材料层作为所述层间介质层202。
本实施例中，所述栅极层230顶部形成有所述栅极掩膜层240，为了降低形成所述介质材料层的工艺难度，所述介质材料层覆盖所述栅极掩膜层240顶部；因此，在所述平坦化处理的过程中，所述栅极掩膜层240用于定义所述平坦化处理的停止位置，也就是说，在所述平坦化处理后，所述层间介质层202露出所述栅极掩膜层240的顶部。
在形成所述层间介质层202后，通过保留所述栅极掩膜层240，从而使所述栅极层230顶部在后续工艺中得到保护，且所述栅极掩膜层240顶部还能够在后续平坦化工艺中定义停止位置。
相应的，沿所述衬底200表面的法线方向，所述隔离槽270(如图9所示)延伸至所述层间介质层202的顶部。也就说，所述隔离槽270由位于所述第二区域Ⅱ的层间介质层202、位于所述第一区域Ⅰ和第二区域Ⅱ交界处的剩余栅极层230、剩余栅氧化层220和剩余漂移区212围成。
具体地，所述隔离槽270露出所述剩余栅极层230位于所述第二区域Ⅱ一侧的侧壁，还露出位于所述第二区域Ⅱ的侧墙250侧壁。
本实施例中，通过在形成所述层间介质层202之后形成所述隔离槽270的方式，能够避免形成所述层间介质层202的工艺对所述隔离槽270产生影响。而且，在形成所述隔离槽270后，所述层间介质层202还能对位于所述第二区域Ⅱ的侧墙250起到支撑作用，避免所述侧墙250发生坍塌的问题，所述层间介质层202还能对所述基底、隔离结构201、源区261和漏区262起到保护作用，从而降低形成所述隔离槽270的工艺对所述半导体结构性能的影响。
需要说明的是，为了降低形成所述半导体结构的工艺成本，简化形成所述半导体结构的工艺步骤，所述隔离槽270以及后续形成于所述隔离槽270内的隔离层在形成单扩散断裂(Single diffusion break，SDB)隔离结构的工艺过程中形成。
具体地，所述基底通常还包括用于形成单扩散断裂隔离结构的单扩散断裂隔离区(图未示)，所述单扩散断裂隔离区的鳍部210(如图2所示)上形成有所述栅氧化层220以及位于所述栅氧化层220上的栅极层230。
因此，在所述栅极层230露出的衬底200上形成所述层间介质层202后，还包括：刻蚀去除所述单扩散断裂隔离区的栅极层230、位于所述栅极层230下方的栅氧化层220以及部分厚度的基底，所述层间介质层202和所述单扩散断裂隔离区的剩余基底围成沟槽(图未示)；在所述沟槽中填充隔离材料，形成单扩散断裂隔离结构。
本实施例中，刻蚀去除所述单扩散断裂隔离区的栅极层230、位于所述栅极层230下方的栅氧化层220、鳍部210和部分厚度的衬底200，以形成所述沟槽，且在形成所述沟槽的工艺步骤中，形成所述隔离槽270。也就是说，所述隔离槽270和所述沟槽在同一工艺步骤中形成。
结合参考图10和图11，在所述隔离槽270(如图10所示)内形成隔离层290(如图11所示)。
所述隔离层290用于对所述漏区262和栅极层230下方的沟道实现隔离，避免电流从所述漏区262直接沿所述鳍部210的延伸方向流入沟道。
为此，所述隔离层290的材料为绝缘材料。本实施例中，所述隔离层290的材料为氧化硅。氧化硅为半导体工艺常用的绝缘材料，工艺兼容性较高，且氧化硅材料的成本较低，有利于降低形成所述半导体结构的工艺成本。
在其他实施例中，所述隔离层的材料还可以为氮氧化硅、氮化硅、碳氧化硅、氮碳氧化硅、氮碳化硅硼或碳氮化硅。
本实施例中，形成所述隔离层290的工艺包括流动性化学气相沉积(FlowableChemical Vapor Deposition，FCVD)工艺。通过采用流动性化学气相沉积工艺，使得用于形成所述隔离层290的材料在所述隔离槽270中具有良好的填充效果，从而提高所述隔离层290在所述隔离槽270的形成质量。
在其他实施例中，还可以通过高纵宽比(High Aspect Ratio Process，HARP)化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述隔离层。高纵宽比化学气相沉积工艺能够满足较高深宽比开口的填充需求，因此通过采用高纵宽比化学气相沉积工艺，也能提高所述隔离层的材料在所述隔离槽中的填充效果。
需要说明的是，所述隔离槽270以及所述隔离层290在形成单扩散断裂隔离结构的工艺过程中形成，因此在所述沟槽(图未示)中形成所述单扩散断裂隔离结构的步骤中，在所述隔离槽270中形成所述隔离层290。也就是说，所述单扩散断裂隔离结构和所述隔离层290可以在同一工艺步骤中形成，相应降低了形成所述半导体结构的工艺成本、简化形成所述半导体结构的工艺步骤。
继续参考图10和图11，本实施例中，在所述隔离槽270内形成所述隔离层290(如图11所示)之前，还包括：在所述隔离槽270的底部和侧壁上形成保护层280(如图11所示)。
所述保护层280用于在形成所述隔离层290的过程中，对所述隔离槽270(如图10所示)露出的基底材料进行保护，防止形成所述隔离层290的工艺消耗所述基底的材料，从而防止所述隔离层290的形成对所述半导体结构性能产生不良影响。
由于所述半导体结构保留所述保护层280，因此为了减小对所述半导体结构性能的影响，所述保护层280的材料也为绝缘材料。
本实施例中，所述保护层280的材料为氮化硅(SiN)。氮化硅材料的致密度较高，因此通过选取氮化硅材料的方式，能有效降低所述隔离槽270露出的基底发生损耗的概率。在其他实施例中，所述保护层的材料还可以为氧化硅(SiO2)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、氮碳化硅硼(SiBCN)、氮碳氧化硅(SiOCN)、富硅氧化硅或无定形硅。
需要说明的是，所述保护层280的厚度(未标示)不宜过小，也不宜过大。如果所述保护层280的厚度过小，相应会降低所述保护层280对所述基底的保护作用；如果所述保护层280的厚度过大，也会造成工艺成本和时间的浪费，且会减小所述隔离槽270的剩余空间大小，容易对所述隔离层290在所述隔离槽270内的填充质量产生不良影响。为此，本实施例中，所述保护层280的厚度为
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至
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本实施例中，为了防止形成所述保护层280的工艺消耗所述基底的材料，采用沉积工艺形成所述保护层280。具体地，所述沉积工艺为原子层沉积(Atomic LayerDeposition，ALD)工艺。
通过原子层沉积工艺，所述保护层280材料以原子层的形式形成于所述隔离槽270的底部和侧壁，因此有利于提高沉积速率的均匀性、所述保护层280的厚度均一性以及所述保护层280中的结构均匀性，且所述保护层280具有良好的保形覆盖能力；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(Thermal Budget)，减小形成所述保护层280的工艺对器件性能的影响。
因此，本实施例中，在所述隔离槽270内形成所述隔离层290之前，在所述隔离槽270的底部和侧壁上形成保护膜285(如图10所示)，所述保护膜285还覆盖所述栅极层230顶部和层间介质层202顶部。
相应的，形成所述隔离层290(如图11所示)的步骤包括：在所述隔离槽270内填充隔离材料层，所述隔离材料层覆盖所述保护膜285顶部；采用平坦化工艺，去除高于所述栅极层230顶部的隔离材料层和保护膜285，保留所述隔离槽270底部和侧壁上的剩余保护膜285作为所述保护层280，保留所述隔离槽270内剩余隔离材料层作为所述隔离层290。
其中，在所述平坦化工艺中，以所述栅极掩膜层240顶部作为停止位置，从而能够减小所述栅极层230受损的概率。相应的，在形成所述隔离层290后，去除所述栅极掩膜层240。
本实施例中，形成所述隔离层290后，所述层间介质层202顶部与所述栅极层230顶部齐平。
还需要说明的是，本实施例中，所述栅极层230为伪栅层，因此结合参考图12，形成所述隔离层290后，还包括：去除所述栅极层230(如图11所示)，在所述栅极层230的位置处形成栅电极层300。
本实施例中，所述栅电极层300的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
需要说明的是，由于LDMOS为高压器件，即所述半导体结构的阈值电压较高，因此本实施例中，根据实际工艺需求，去除所述栅极层230后，保留所述栅氧化层220。
图13至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在隔离槽670(如图14所示)内形成隔离层690(如图15所示)之后，在剩余栅极层630(如图17所示)露出的衬底600(如图17所示)上形成层间介质层602(如图17所示)，所述层间介质层602覆盖所述栅极层630的侧壁。
通过在形成所述隔离层690之后形成所述层间介质层602的方式，能够避免形成所述隔离槽670和隔离层690的工艺对所述层间介质层602的质量产生影响，从而避免所述层间介质层602的性能受到影响，有利于改善所形成半导体结构的性能。
具体地，参考图13，形成源区661和漏区662后，在所述栅极层630露出的衬底600上形成填充层700，所述填充层700覆盖所述栅极层630的侧壁。
所述填充层700用于为后续形成隔离槽670(如图15所示)和隔离层690(如图16所示)提供工艺平台，提高工艺可操作性，所述填充层700还能在后续工艺中，对基底、栅极层630、隔离结构601、源区661和漏区662起到保护作用，从而降低形成所述隔离槽670的工艺对所述半导体结构性能的影响，而且，在后续形成所述隔离槽670后，所述填充层700还能对位于所述第二区域Ⅱ的侧墙650起到支撑作用，避免所述侧墙650发生坍塌的问题。
需要说明的是，后续还需去除所述填充层700，因此所述填充层700的材料为易于被去除的材料，且去除所述填充层700的工艺对所述基底、栅极层630、隔离结构601、源区661和漏区662的影响较小，从而避免对所述半导体结构的性能产生不良影响。
本实施例中，所述填充层700的材料为底部抗反射涂层(Bottom Anti-ReflectiveCoating，BARC)材料。BARC材料具有较好的填充性能，有利于保障所述填充层700对所述基底、栅极层630、隔离结构601、源区661和漏区662的保护效果，且BARC材料为有机材料，从而降低了后续去除所述填充层700的工艺难度和工艺风险。
在其他实施例中，所述填充层的材料还可以为介电抗反射涂层(Dielectic Anti-Reflective Coating，DARC)材料、深紫外光吸收氧化层(Deep UV Light AbsorbingOxide，DUO)材料、有机介电层(Organic Dielectric Layer，ODL)材料、先进图膜(AdvancedPatterning Film，APF)材料、无定形碳或无定形硅。其中，DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。
具体地，形成所述填充层700的步骤包括：采用旋转涂覆工艺形成填充材料层，所述填充材料层覆盖所述栅极掩膜层640顶部；对所述填充材料层进行平坦化处理，使所述填充材料层顶面具有平坦面，且所述平坦化处理后的剩余填充材料层作为填充层700。
通过使所述填充层700顶面具有平坦面，在后续形成光刻胶层的曝光工艺过程中，能够减少不期望的反射或散射，使得形成的光刻胶层具有较高的位置精确度和形貌精确度。
本实施例中，为了降低后续刻蚀工艺的难度、简化工艺步骤，所述填充层700顶部与所述栅极掩膜层640顶部齐平。在其他实施例中，所述填充层还可以覆盖所述栅极掩膜层顶部。
参考图14，在所述填充层700上形成具有图形开口(未标示)的光刻胶层710；以所述光刻胶层710为掩膜，依次刻蚀所述第二区域Ⅱ中位于所述漏区662一侧部分区域的栅极掩膜层640、栅极层630、栅氧化层620以及漂移区612所对应的部分厚度基底(未标示)材料，在剩余漂移区612内形成隔离槽670。
本实施例中，所述衬底600上形成有所述填充层700，相应的，沿所述衬底600表面的法线方向，所述隔离槽670延伸至所述填充层700的顶部。也就说，所述隔离槽670由位于所述第二区域Ⅱ的填充层700、位于所述第一区域Ⅰ和第二区域Ⅱ交界处的剩余栅极层630、剩余栅氧化层620和剩余漂移区612所对应的基底围成。
本实施例中，为了后续制程的进行，在形成所述隔离槽670后，去除所述光刻胶层710。
对刻蚀形成所述隔离槽670的工艺步骤的具体描述，请参考前述实施例中的相应描述，本实施例不再赘述。
需要说明的是，形成所述隔离槽670后，保留所述填充层700，所述填充层700用于在后续形成隔离层690的过程中提供工艺平台，提高工艺可操作性。
参考图15，在所述隔离槽670(如图14所示)的底部和侧壁上形成保护层680；在形成有所述保护层680的隔离槽670内形成隔离层690。
具体地，形成所述保护层680和隔离层690的步骤包括：在所述隔离槽670的底部和侧壁上形成保护膜，所述保护膜覆盖所述栅极掩膜层640顶部和填充层700顶部；在形成有所述保护膜的隔离槽670内填充隔离材料层，所述隔离材料层覆盖所述保护膜顶部；采用平坦化工艺，去除高于所述栅极掩膜层640顶部的隔离材料层和保护膜，保留所述隔离槽670底部和侧壁上的剩余保护膜作为所述保护层680，保留所述隔离槽670内的剩余隔离材料层作为所述隔离层690。
对形成所述保护层680和隔离层690的工艺步骤的具体描述，请参考前述实施例中的相应描述，本实施例不再赘述。
本实施例中，在形成所述保护层680和隔离层690后，保留剩余栅极掩膜层640，剩余栅极掩膜层640用于在后续工艺中对剩余栅极层630顶部起到保护作用，剩余栅极掩膜层640顶部还用于在后续平坦化处理中定义停止位置。
参考图16，形成所述保护层680和隔离层690后，去除所述填充层700(如图15所示)。
通过去除所述填充层700，从而为后续层间介质层的形成提供空间位置。
本实施例中，所述填充层700的材料为底部抗反射涂层材料，相应可以采用灰化工艺去除所述填充层700。
参考图17，去除所述填充层700(如图15所示)后，在剩余栅极层630露出的衬底600上形成层间介质层602，所述层间介质层602覆盖所述栅极层630的侧壁。
具体地，形成所述层间介质层602的步骤包括：在所述栅极层630露出的衬底600上形成介质材料层，所述介质材料层覆盖剩余栅极掩膜层640(如图16所示)顶部；对所述介质材料层进行平坦化处理，去除高于所述栅极层630顶部的介质材料层，所述平坦化处理后的剩余介质材料层作为所述层间介质层602。
其中，在所述平坦化处理的过程中，以所述栅极掩膜层640顶部作为停止位置，从而能够减小所述栅极层630顶部受损的概率。相应的，在形成所述隔离层690后，去除所述栅极掩膜层640。
对形成所述层间介质层602的工艺步骤以及后续工艺的具体描述，请参考前述实施例中的相应描述，本实施例不再赘述。
需要说明的是，对本实施例所述形成方法的具体描述，可参考前述实施例中的相应描述，本实施例不再赘述。
相应的，本发明还提供一种半导体结构。参考图18，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(未标示)，所述基底包括衬底400以及位于所述衬底400上的鳍部(未标示)，所述基底包括相邻接的第一区域Ⅰ和第二区域Ⅱ，所述鳍部沿延伸方向(如图18中DD1方向所示)横跨所述第一区域Ⅰ和第二区域Ⅱ，其中，所述第一区域Ⅰ的基底内形成有阱区411，所述第二区域Ⅱ的基底内形成有漂移区412，所述阱区411和漂移区412内具有掺杂离子，且所述漂移区412内的掺杂离子类型与所述阱区411内的掺杂离子类型不同；栅氧化层420，位于所述鳍部的顶部表面和侧壁表面；栅极层500，位于所述第一区域Ⅰ和第二区域Ⅱ交界处的栅氧化层420上，所述栅极层500横跨所述鳍部，且覆盖所述鳍部部分顶部和部分侧壁上的栅氧化层420；源区461，位于所述栅极层500一侧的第一区域Ⅰ鳍部内，且所述源区461位于所述阱区411内，所述源区461内具有掺杂离子，所述源区461内的掺杂离子与所述漂移区412内的掺杂离子类型相同；漏区462，位于所述栅极层500另一侧的第二区域Ⅱ鳍部内，且所述漏区462位于所述漂移区412内，所述漏区462内具有掺杂离子，所述漏区462内的掺杂离子与所述漂移区412内的掺杂离子类型相同；隔离层490，贯穿所述栅极层500和漏区462之间的第二区域Ⅱ栅氧化层420和部分厚度基底，且所述隔离层490位于所述漂移区412内。
所述衬底400用于为所述半导体结构的形成提供工艺平台。具体地，所述半导体结构为LDMOS。
本实施例中，所述衬底400为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，位于所述第一区域Ⅰ的鳍部用于提供所述半导体结构的沟道，位于所述第二区域Ⅱ的鳍部用于延长所述源区461和漏区462之间的距离，在所述半导体结构的沟道导通时，使得电流的流通路径长度变长，从而提高LDMOS的耐压性能。
本实施例中，所述鳍部的材料与所述衬底400的材料相同，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
需要说明的是，本实施例中，为了简化形成所述鳍部和衬底400的工艺步骤，所述衬底400和所述鳍部在同一工艺步骤中形成，因此所述鳍部与所述衬底400为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
还需要说明的是，所述半导体结构包括：隔离结构401，位于所述鳍部露出的衬底400上，所述隔离结构401覆盖所述鳍部的部分侧壁，且所述隔离结构401的顶部低于所述鳍部的顶部。
本实施例中，所述鳍部沿延伸方向横跨所述第一区域Ⅰ和第二区域Ⅱ，因此沿所述鳍部的延伸方向，所述隔离结构401位于所述鳍部一侧的第一区域Ⅰ衬底400上、以及所述鳍部另一侧的第二区域Ⅱ衬底400上。
本实施例中，所述隔离结构401的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
所述阱区411和漂移区412相接触，所述阱区411和漂移区412位于所述基底内且沿所述鳍部的延伸方向依次排列，所述阱区411作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区412用于承受较大的分压。
本实施例中，所述阱区411位于所述第一区域Ⅰ的鳍部和所述鳍部下方的部分厚度衬底400内，所述漂移区412位于所述第二区域Ⅱ的鳍部和所述鳍部下方的部分厚度衬底400内。在其他实施例中，所述阱区和漂移区还可以仅位于所述鳍部内。
所述阱区411和漂移区412内具有掺杂离子，且所述漂移区412内的掺杂离子类型与所述阱区411内的掺杂离子类型不同。本实施例中，所述LDMOS为N型半导体结构，所述阱区411内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子；所述漂移区412内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子。
所述栅氧化层420覆盖所述隔离结构401露出的鳍部顶部表面和侧壁表面，所述栅氧化层420用于实现所述栅极层500与沟道之间的绝缘。本实施例中，所述栅氧化层420的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述栅极层500的材料为金属材料，即所述栅极层500为栅电极层。
本实施例中，所述栅极层500的材料为W。在另一些实施例中，所述栅极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。在其他实施例中，所述栅极层还可以为多晶硅栅极，即所述栅极层的材料还可以为多晶硅。
所述源区461贯穿所述栅氧化层420且位于所述栅极层500一侧的阱区411内，所述漏区462贯穿所述栅氧化层420且位于所述栅极层500另一侧的漂移区412内，当静电放电时，由静电产生的大电压被施加于所述漏区462，从而使所述漂移区412和阱区411构成的PN结发生击穿，由所述漂移区412、阱区411和源区461构成的NPN双极结型晶体管相应发生导通，也就说，位于所述栅极层500下方鳍部内的沟道实现导通，从所述漏区462至所述源区461产生通路，用于释放静电，从而起到保护电路的作用。
本实施例中，所述LDMOS为N型半导体结构，所述漂移区412内的掺杂离子为N型离子，因此所述源区461和漏区462内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子。
具体地，所述源区461包括掺杂有所述N型离子的第一应力层，所述漏区462包括掺杂有所述N型离子的第二应力层，所述第一应力层和第二应力层的材料为Si或SiC材料。
所述隔离层490贯穿所述栅极层500和漏区462之间的第二区域Ⅱ栅氧化层420和部分厚度基底，且所述隔离层490位于所述漂移区412内，所述隔离层490用于对所述漏区462和栅极层500下方的沟道实现隔离，避免电流从所述漏区462流出后，直接沿所述鳍部的延伸方向流入沟道。
为此，所述隔离层490的材料为绝缘材料。本实施例中，所述隔离层490的材料为氧化硅。氧化硅为半导体工艺常用的绝缘材料，工艺兼容性较高，且氧化硅材料的成本较低，有利于降低形成所述半导体结构的工艺成本。在其他实施例中，所述隔离层的材料还可以为氮氧化硅、氮化硅、碳氧化硅、氮碳氧化硅、氮碳化硅硼或碳氮化硅。
具体地，当器件工作时，电流从所述漏区462流出后，所述电流绕过所述隔离层490流向所述栅极层500底部的鳍部，并经由所述栅极层500底部的鳍部(即所述栅极层500下方的沟道)流向所述源区461，即所述电流的流通路径包括所述隔离层490位于所述漂移区412内的侧壁和底部(流通路径如图18中虚线箭头所示)，因此所述隔离层490的设置，延长了电流流通路径的长度，从而减小所述电流通道上的电压梯度，有利于提升LDMOS的耐压性能。
而且，位于所述栅极层500下方的漂移区412和所述隔离层490侧壁之间(如图18中虚线框C所示位置处)未形成有所述栅氧化层420，相应还能避免所述电流流通路径上的栅氧化层420出现击穿的问题，有利于进一步提升LDMOS的耐压性能。
当器件工作时，所述电流的流通路径包括所述隔离层490位于所述漂移区412内的侧壁和底部，因此增大所述隔离层490底部至所述鳍部顶部的距离(未标示)，有利于延长电流流通路径的长度，如果所述距离过小，则在器件工作时，延长电流流通路径长度的效果相应较差，从而导致提升LDMOS耐压性能的效果较差；但是，如果所述距离过大，则所述隔离层490底部的剩余漂移区412所对应的基底材料厚度(未标示)过小，容易对电流的流通产生不良影响，且所述距离过大还会增加所述隔离层490在形成过程中的工艺难度，容易导致所述隔离层490的形成质量下降。为此，本实施例中，所述隔离层490底部至所述鳍部顶部的距离为
Figure BDA0001689798650000221
至
Figure BDA0001689798650000222
其中，所述鳍部的顶部即为所述阱区411和漂移区412的顶部。
同理，沿所述鳍部的延伸方向，增大所述隔离层490的宽度，也有利于延长电流流通路径的长度，如果所述隔离层490的宽度过小，延长电流流通路径长度的效果相应较差，从而导致提升LDMOS耐压性能的效果较差；但是，如果所述隔离层490的宽度过大，沿所述鳍部的延伸方向，剩余栅极层500下方的漂移区412所对应的基底材料宽度则过小，相应也容易对电流的流通产生不良影响，且所述隔离层490的宽度过小也会增加所述隔离层490在形成过程中的工艺难度，导致所述隔离层490的形成质量下降。为此，本实施例中，沿所述鳍部的延伸方向，所述隔离层490的宽度为20nm至200nm。
本实施例中，通过合理设定所述隔离层490底部至所述鳍部顶部的距离、以及所述隔离层490的宽度，并使所述距离和宽度相匹配，从而在有效延长电流流通路径的长度的同时，减小对LDMOS正常使用功能的影响。
本实施例中，所述半导体结构还包括：保护层480，位于所述隔离层490和漂移区412之间。所述保护层480用于防止形成所述隔离层490的工艺消耗所述漂移区412所对应的基底材料，从而防止所述隔离层490的形成对所述半导体结构性能产生不良影响。
其中，为了减小对所述半导体结构性能的影响，所述保护层480的材料也为绝缘材料。本实施例中，所述保护层480的材料为氮化硅。氮化硅材料的致密度较高，因此通过选取氮化硅材料的方式，能有效降低所述基底发生损耗的概率。在其他实施例中，所述保护层的材料还可以为氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、氮碳化硅硼、氮碳氧化硅、富硅氧化硅或无定形硅。
需要说明的是，所述保护层480的厚度(未标示)不宜过小，也不宜过大。如果所述保护层480的厚度过小，相应会降低所述保护层480对所述基底的保护作用；如果所述保护层480的厚度过大，也会造成工艺成本和时间的浪费，且会减小所述隔离层490的形成空间，容易对所述隔离层490的形成质量产生不良影响。为此，本实施例中，所述保护层480的厚度为
Figure BDA0001689798650000231
至
Figure BDA0001689798650000232
本实施例中，所述半导体结构还包括：层间介质层402，位于所述栅极层500露出的衬底400上，所述层间介质层402覆盖所述栅极层500的侧壁。
所述层间介质层402用于实现相邻半导体结构之间的电隔离，所述层间介质层402还用于定义所述栅极层500的尺寸和位置。具体地，所述层间介质层402顶部与所述栅极层500顶部齐平。
所述层间介质层402的材料为绝缘材料。本实施例中，所述层间介质层402的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
相应的，沿垂直于所述衬底400表面法线方向，所述隔离层490还延伸至所述层间介质层402顶部。
本实施例中，为了降低形成所述半导体结构的工艺难度，所述保护层480相应也延伸至所述层间介质层402顶部。
需要说明的是所述半导体结构还包括：侧墙450，所述侧墙450位于所述栅极层500靠近所述源区461一侧的侧壁上，且还位于所述保护层480与所述第二区域Ⅱ的层间介质层402、漏区462之间。
在所述半导体结构的形成过程中，所述侧墙450用于定义所述源区461和漏区462的形成区域。所述侧墙450的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙450可以为单层结构或叠层结构。本实施例中，所述侧墙450为单层结构，所述侧墙450的材料为氮化硅。
所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用前述第二实施例所述的形成方法所形成，还可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (23)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于所述衬底上的鳍部，所述基底包括相邻接的第一区域和第二区域，所述鳍部沿延伸方向横跨所述第一区域和第二区域，其中，所述第一区域的基底内形成有阱区，所述第二区域的基底内形成有漂移区，所述阱区和漂移区内具有掺杂离子，且所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；
形成覆盖所述鳍部顶部表面和侧壁表面的栅氧化层；
在所述第一区域和第二区域交界处的栅氧化层上形成栅极层，所述栅极层横跨所述鳍部，且覆盖所述鳍部部分顶部和部分侧壁上的栅氧化层；
在所述栅极层一侧的第一区域鳍部内形成源区，所述源区位于所述阱区内，在所述栅极层另一侧的第二区域鳍部内形成漏区，所述漏区位于所述漂移区内，所述源区和漏区内具有掺杂离子，且所述源区和漏区内的掺杂离子与所述漂移区内的掺杂离子类型相同；
形成所述源区和漏区后，依次刻蚀所述第二区域中位于所述漏区一侧部分区域的栅极层、栅氧化层以及漂移区部分厚度的基底，在所述漂移区内形成隔离槽，且剩余栅极层覆盖所述第一区域和第二区域交界处的栅氧化层；
在所述隔离槽内形成隔离层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，沿所述鳍部的延伸方向，所述隔离槽的开口尺寸为20nm至200nm。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离槽底部至所述鳍部顶部的距离为
Figure FDA0004065481070000011
至
Figure FDA0004065481070000012
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅、氮氧化硅、氮化硅、碳氧化硅、氮碳氧化硅、氮碳化硅硼或碳氮化硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层的工艺包括流动性化学气相沉积工艺或高纵宽比化学气相沉积工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离槽的步骤包括：采用干法刻蚀工艺，依次刻蚀所述第二区域中位于所述漏区一侧部分区域的栅极层、栅氧化层以及漂移区的部分厚度基底材料。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离槽内形成所述隔离层之前，还包括：在所述隔离槽的底部和侧壁上形成保护层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、氮碳化硅硼、氮碳氧化硅、富硅氧化硅或无定形硅。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述保护层的工艺为原子层沉积工艺。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为
Figure FDA0004065481070000021
至
Figure FDA0004065481070000022
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源区和漏区后，在所述漂移区内形成隔离槽之前，还包括：在所述栅极层露出的衬底上形成层间介质层，所述层间介质层覆盖所述栅极层的侧壁；
形成所述隔离槽的步骤中，所述隔离槽由所述层间介质层、位于所述第一区域和第二区域交界处的剩余栅极层、剩余栅氧化层和剩余漂移区围成。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底还包括用于形成单扩散断裂隔离结构的单扩散断裂隔离区，所述单扩散断裂隔离区的鳍部上形成有所述栅氧化层以及位于所述栅氧化层上的栅极层；
在所述栅极层露出的衬底上形成所述层间介质层后，还包括：刻蚀去除所述单扩散断裂隔离区的栅极层、位于所述栅极层下方的栅氧化层以及部分厚度的基底，所述层间介质层和所述单扩散断裂隔离区的剩余基底围成沟槽；在所述沟槽中填充隔离材料，形成单扩散断裂隔离结构；
在形成所述沟槽的步骤中，形成所述隔离槽；
在所述沟槽中形成所述单扩散断裂隔离结构的步骤中，在所述隔离槽中形成所述隔离层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离槽内形成隔离层后，还包括：在所述栅极层露出的衬底上形成层间介质层，所述层间介质层覆盖所述栅极层的侧壁。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述源区和漏区后，在所述漂移区内形成隔离槽之前，还包括：在所述栅极层露出的衬底上形成填充层，所述填充层覆盖所述栅极层的侧壁；
形成所述隔离槽的步骤中，所述隔离槽由所述填充层、位于所述第一区域和第二区域交界处的剩余栅极层、剩余栅氧化层和剩余漂移区围成；
在所述隔离槽内形成隔离层后，在剩余栅极层露出的衬底上形成层间介质层之前，还包括：去除所述填充层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述填充层的材料为底部抗反射涂层材料、介电抗反射涂层材料、深紫外光吸收氧化层材料、有机介电层材料、先进图膜材料、无定形碳或无定形硅。
16.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及位于所述衬底上的鳍部，所述基底包括相邻接的第一区域和第二区域，所述鳍部沿延伸方向横跨所述第一区域和第二区域，其中，所述第一区域的基底内形成有阱区，所述第二区域的基底内形成有漂移区，所述阱区和漂移区内具有掺杂离子，且所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；
栅氧化层，位于所述鳍部的顶部表面和侧壁表面；
栅极层，位于所述第一区域和第二区域交界处的栅氧化层上，所述栅极层横跨所述鳍部，且覆盖所述鳍部部分顶部和部分侧壁上的栅氧化层；
源区，位于所述栅极层一侧的第一区域鳍部内，且所述源区位于所述阱区内，所述源区内具有掺杂离子，所述源区内的掺杂离子与所述漂移区内的掺杂离子类型相同；
漏区，位于所述栅极层另一侧的第二区域鳍部内，且所述漏区位于所述漂移区内，所述漏区内具有掺杂离子，所述漏区内的掺杂离子与所述漂移区内的掺杂离子类型相同；
隔离层，贯穿所述栅极层和漏区之间的第二区域栅氧化层和部分厚度基底，且所述隔离层位于所述漂移区内；
隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述鳍部的顶部，所述隔离层底部不具有所述隔离结构。
17.如权利要求16所述的半导体结构，其特征在于，沿所述鳍部的延伸方向，所述隔离层的宽度为20nm至200nm。
18.如权利要求16所述的半导体结构，其特征在于，所述隔离层底部至所述鳍部顶部的距离为
Figure FDA0004065481070000041
至
Figure FDA0004065481070000042
19.如权利要求16所述的半导体结构，其特征在于，所述隔离层的材料为氧化硅、氮氧化硅、氮化硅、碳氧化硅、氮碳氧化硅、氮碳化硅硼或碳氮化硅。
20.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：保护层，位于所述隔离层和漂移区之间。
21.如权利要求20所述的半导体结构，其特征在于，所述保护层的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、氮碳化硅硼或氮碳氧化硅、富硅氧化硅或无定形硅。
22.如权利要求20所述的半导体结构，其特征在于，所述保护层的厚度为
Figure FDA0004065481070000043
至
Figure FDA0004065481070000044
23.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述栅极层露出的衬底上，所述层间介质层覆盖所述栅极层的侧壁；
沿所述衬底表面的法线方向，所述隔离层还延伸至所述层间介质层顶部。
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