CN115050740A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN115050740A
CN115050740A CN202110256598.0A CN202110256598A CN115050740A CN 115050740 A CN115050740 A CN 115050740A CN 202110256598 A CN202110256598 A CN 202110256598A CN 115050740 A CN115050740 A CN 115050740A
Authority
CN
China
Prior art keywords
layer
source
drain
gate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110256598.0A
Other languages
English (en)
Inventor
郑春生
苏博
郑二虎
张文广
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202110256598.0A priority Critical patent/CN115050740A/zh
Publication of CN115050740A publication Critical patent/CN115050740A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体结构及其形成方法，半导体结构包括：基底，基底上形成有栅极结构，栅极结构两侧的基底内形成有源漏掺杂层；栅极盖帽层，覆盖栅极结构的顶部；第一介质层，位于栅极结构侧部的基底上，第一介质层顶部和栅极盖帽层顶部相齐平；第二介质层，覆盖第一介质层和栅极盖帽层的顶部；源漏互连层，位于源漏掺杂层顶部的第一介质层中，并与源漏掺杂层相连，源漏互连层顶部低于或齐平于栅极盖帽层顶部；源漏盖帽层，贯穿源漏互连层顶部的第二介质层；栅极接触孔插塞，贯穿所述栅极结构顶部的第二介质层和栅极盖帽层且与栅极结构顶部相连；源漏接触孔插塞，贯穿源漏盖帽层且与源漏互连层顶部相连。本发明提高了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。
目前，为实现晶体管面积的进一步缩小，引入了有源栅极接触孔插塞(ContactOver Active Gate，COAG)工艺。与传统的栅极接触孔插塞位于隔离区域的栅极结构上方相比，COAG工艺能够把栅极接触孔插塞做到有源区(Active Area，AA)的栅极结构上方，从而进一步节省芯片的面积。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层；栅极盖帽层，覆盖所述栅极结构的顶部；第一介质层，位于所述栅极结构侧部的基底上，所述第一介质层的顶部和栅极盖帽层的顶部相齐平；第二介质层，覆盖所述第一介质层和栅极盖帽层的顶部；源漏互连层，位于所述源漏掺杂层顶部的第一介质层中，并与所述源漏掺杂层相连，所述源漏互连层的顶部低于或齐平于所述栅极盖帽层的顶部；源漏盖帽层，贯穿所述源漏互连层顶部的所述第二介质层；栅极接触孔插塞，贯穿所述栅极结构顶部的所述第二介质层和栅极盖帽层且与所述栅极结构顶部相连；源漏接触孔插塞，贯穿所述源漏盖帽层且与所述源漏互连层顶部相连。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述栅极结构侧部的基底上形成有第一介质层，所述第一介质层露出所述栅极结构的顶部；回刻蚀部分厚度的所述栅极结构，在所述第一介质层中形成第一凹槽；在所述第一凹槽中形成覆盖所述栅极结构顶部的栅极盖帽层；形成覆盖所述第一介质层和栅极盖帽层的第二介质层；形成贯穿所述源漏掺杂层顶部的第二介质层和第一介质层的沟槽；在所述沟槽中形成与所述源漏掺杂层相连的源漏互连层；回刻蚀部分厚度的所述源漏互连层，在所述第二介质层中形成第二凹槽，所述第二凹槽的底部低于或齐平于所述栅极盖帽层的顶部；在所述第二凹槽中形成覆盖所述源漏互连层顶部的源漏盖帽层；形成所述源漏盖帽后，形成贯穿所述栅极结构顶部的所述第二介质层和栅极盖帽层且与所述栅极结构顶部相连的栅极接触孔插塞，形成贯穿所述源漏盖帽层且与所述源漏互连层顶部相连的源漏接触孔插塞。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，源漏互连层位于源漏掺杂层顶部的第一介质层中，并与所述源漏掺杂层相连，所述源漏互连层的顶部低于或齐平于所述栅极盖帽层的顶部，源漏盖帽层贯穿所述源漏互连层顶部的所述第二介质层，这使得所述源漏盖帽层底部未形成有第二介质层，其中，形成栅极接触孔插塞的制程通常包括刻蚀所述栅极结构顶部的第二介质层和栅极盖帽层以形成栅极接触孔的步骤，由于所述源漏盖帽层底部未形成有第二介质层，因此在形成栅极接触孔的刻蚀工艺过程中，相邻所述源漏盖帽层的相对侧壁用于限定所述栅极接触孔的侧壁位置，相邻所述源漏盖帽层的相对侧壁能够作为所述刻蚀工艺产生横向刻蚀时的刻蚀停止位置，从而有利于改善所述刻蚀工艺的横向刻蚀问题，相应降低因横向刻蚀而导致栅极接触孔插塞与相邻源漏互连层短接的概率，同时，栅极结构的侧壁通常形成有侧墙，横向刻蚀问题的改善，还降低了侧墙顶部被暴露的可能性，从而降低对侧墙产生损耗的概率，使侧墙对栅极结构侧壁的保护效果得到保障；综上，本发明实施例通过使所述源漏互连层的顶部低于或齐平于所述栅极盖帽层的顶部，提高了半导体结构的性能。
本发明实施例提供的半导体结构的形成方法中，回刻蚀部分厚度的源漏互连层，在所述第二介质层中形成第二凹槽，且所述第二凹槽的底部低于或齐平于所述栅极盖帽层的顶部，并在所述第二凹槽中形成覆盖源漏互连层顶部的源漏盖帽层，这使得所述源漏盖帽层底部未形成有第二介质层，其中，形成栅极接触孔插塞的制程通常包括刻蚀所述栅极结构顶部的第二介质层和栅极盖帽层以形成栅极接触孔的步骤，由于所述源漏盖帽层底部未形成有第二介质层，因此在形成栅极接触孔的刻蚀工艺过程中，相邻所述源漏盖帽层的相对侧壁用于限定所述栅极接触孔的侧壁位置，相邻所述源漏盖帽层的相对侧壁能够作为所述刻蚀工艺产生横向刻蚀时的刻蚀停止位置，从而有利于改善所述刻蚀工艺的横向刻蚀问题，相应降低因横向刻蚀而导致栅极接触孔插塞与相邻源漏互连层短接的概率，同时，栅极结构的侧壁通常形成有侧墙，横向刻蚀问题的改善，还降低了侧墙顶部被暴露的可能性，从而降低对侧墙产生损耗的概率，使侧墙对栅极结构侧壁的保护效果得到保障；综上，本发明实施例通过使所述源漏互连层的顶部低于或齐平于所述栅极盖帽层的顶部，提高了半导体结构的性能。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7是本发明半导体结构一实施例的结构示意图；
图8至图27是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前，半导体结构的性能仍有待提高。图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图。现结合一种半导体结构的形成方法，分析半导体结构性能有待提高的原因。
参考图1，提供基底10，基底10上形成有栅极结构20，栅极结构20两侧的基底10内形成有源漏掺杂层25，栅极结构20的侧壁上形成有侧墙22，侧墙22的侧壁上形成有接触孔刻蚀停止层(CESL)21，接触孔刻蚀停止层21还延伸覆盖基底10，所述栅极结构20侧部的基底10上形成有覆盖接触孔刻蚀停止层21的第一介质层31，所述第一介质层31露出所述栅极结构20的顶部。
参考图2，回刻蚀部分厚度的栅极结构20，在所述第一介质层31中形成第一凹槽(图未示)；在所述第一凹槽中形成栅极盖帽层23。
继续参考图2，形成覆盖所述第一介质层31、栅极盖帽层23、侧墙22和接触孔刻蚀停止层21的第二介质层32。
参考图3，形成贯穿所述源漏掺杂层25顶部的第二介质层32和第一介质层31的沟槽40，所述沟槽40露出所述源漏掺杂层25顶部。
参考图4，在所述沟槽40中形成与所述源漏掺杂层25相连的源漏互连层50；回刻蚀部分厚度的所述源漏互连层50，在所述第二介质层32中形成第二凹槽(图未示)，所述第二凹槽的底部高于所述栅极盖帽层23的顶部；在所述第二凹槽中形成源漏盖帽材料层(图未示)；对所述源漏盖帽材料层和第二介质层32进行平坦化处理，形成满足目标厚度的源漏盖帽层51。
参考图5，形成覆盖第二介质层32和源漏盖帽层51的第三介质层33。
参考图6，图6是基于图5虚线框中的区域对应的局部放大图，形成贯穿所述栅极结构20顶部的第三介质层33、第二介质层32和栅极盖帽层23的栅极接触孔61，所述栅极接触孔61露出所述栅极结构20顶部。
所述栅极接触孔61用于为栅极接触插塞的形成提供空间位置。
但是，如图6中虚线圈a所示，由于所述第二凹槽的底部高于栅极盖帽层23的顶部，使得所述源漏盖帽层51底部形成有第二介质层32，在形成栅极接触孔61的刻蚀工艺过程中，在刻蚀第二介质层32后，还需继续刻蚀栅极盖帽层23，在继续刻蚀栅极盖帽层23的过程中，容易对暴露的第二介质层32侧壁产生横向刻蚀，甚至可能导致所述栅极接触孔61暴露相邻源漏互连层50的侧壁；相应的，后续在栅极接触孔61中形成栅极接触孔插塞后，所述栅极接触孔插塞与相邻源漏互连层50的横向距离过小，或者相接触，从而导致栅极接触孔插塞与相邻源漏互连层50发生短接。而且，如图6中虚线圈b所示，当第二介质层32侧壁受到横向刻蚀时，还容易增大侧墙22顶部被暴露的概率，从而刻蚀工艺对侧墙22产生损耗，进而降低侧墙22对栅极结构20侧壁的保护效果，导致所述栅极结构20的侧壁受损的概率变高。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述栅极结构侧部的基底上形成有第一介质层，所述第一介质层露出所述栅极结构的顶部；回刻蚀部分厚度的所述栅极结构，在所述第一介质层中形成第一凹槽；在所述第一凹槽中形成覆盖所述栅极结构顶部的栅极盖帽层；形成覆盖所述第一介质层和栅极盖帽层的第二介质层；形成贯穿所述源漏掺杂层顶部的第二介质层和第一介质层的沟槽；在所述沟槽中形成与所述源漏掺杂层相连的源漏互连层；回刻蚀部分厚度的所述源漏互连层，在所述第二介质层中形成第二凹槽，所述第二凹槽的底部低于或齐平于所述栅极盖帽层的顶部；在所述第二凹槽中形成覆盖所述源漏互连层顶部的源漏盖帽层；形成所述源漏盖帽后，形成贯穿所述栅极结构顶部的所述第二介质层和栅极盖帽层且与所述栅极结构顶部相连的栅极接触孔插塞，形成贯穿所述源漏盖帽层且与所述源漏互连层顶部相连的源漏接触孔插塞。其中，形成栅极接触孔插塞的制程通常包括刻蚀栅极结构顶部的第二介质层和栅极盖帽层以形成栅极接触孔的步骤，由于源漏互连层的顶部低于或齐平于栅极盖帽层的顶部，源漏盖帽层贯穿所源漏互连层顶部的第二介质层，这使得源漏盖帽层底部未形成有第二介质层，因此在形成栅极接触孔的刻蚀工艺过程中，相邻源漏盖帽层的相对侧壁用于限定所述栅极接触孔的侧壁位置，相邻所述源漏盖帽层的相对侧壁能够作为所述刻蚀工艺产生横向刻蚀时的刻蚀停止位置，从而有利于改善所述刻蚀工艺的横向刻蚀问题，相应降低因横向刻蚀而导致栅极接触孔插塞与相邻源漏互连层短接的概率，同时，栅极结构的侧壁通常形成有侧墙，横向刻蚀问题的改善，还降低了侧墙顶部被暴露的可能性，从而降低对侧墙产生损耗的概率，使侧墙对栅极结构侧壁的保护效果得到保障；综上，本发明实施例通过使所述源漏互连层的顶部低于或齐平于所述栅极盖帽层的顶部，提高了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7是本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底300，基底300上形成有栅极结构310，栅极结构310两侧的基底300内形成有源漏掺杂层320；栅极盖帽层350，覆盖栅极结构310的顶部；第一介质层341，位于栅极结构310侧部的基底300上，第一介质层341的顶部和栅极盖帽层350的顶部相齐平；第二介质层342，覆盖第一介质层341和栅极盖帽层350的顶部；源漏互连层360，位于源漏掺杂层320顶部的第一介质层341中，并与源漏掺杂层320相连，源漏互连层360的顶部低于或齐平于栅极盖帽层350的顶部；源漏盖帽层370，贯穿源漏互连层360顶部的第二介质层342；栅极接触孔插塞431，贯穿栅极结构310顶部的第二介质层342和栅极盖帽层350且与栅极结构310顶部相连；源漏接触孔插塞432，贯穿源漏盖帽层370且与源漏互连层360顶部相连。
本实施例中，源漏互连层360位于源漏掺杂层320顶部的第一介质层341中并与源漏掺杂层320相连，源漏互连层360的顶部低于或齐平于栅极盖帽层350的顶部，源漏盖帽层370贯穿源漏互连层360顶部的第二介质层342，这使得源漏盖帽层370底部未形成有第二介质层342，形成栅极接触孔插塞431的制程通常包括刻蚀栅极结构310顶部的第二介质层342和栅极盖帽层350以形成栅极接触孔的步骤，由于源漏盖帽层370底部未形成有第二介质层342，因此在形成栅极接触孔的刻蚀工艺过程中，相邻源漏盖帽层370的相对侧壁用于限定栅极接触孔的侧壁位置，相邻源漏盖帽层370的相对侧壁能够作为该刻蚀工艺产生横向刻蚀时的刻蚀停止位置，从而有利于改善该刻蚀工艺的横向刻蚀问题，相应降低因横向刻蚀而导致栅极接触孔插塞431与相邻源漏互连层360发生短接的概率，且栅极结构310的侧壁通常形成有侧墙331，横向刻蚀问题的改善，还降低了侧墙331顶部被暴露的可能性，从而降低对侧墙331产生损耗的概率，使侧墙331对栅极结构310侧壁的保护效果得到保障；综上，本实施例通过使源漏互连层360的顶部低于或齐平于栅极盖帽层350的顶部，提高了半导体结构的性能。
本实施例中，所述半导体结构为鳍式场效应晶体管(FinFET)，所述基底相应包括衬底(未标示)以及位于所述衬底上的鳍部(未标示)。本实施例中，所述衬底的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述鳍部分立在所述衬底上。本实施例中，所述鳍部的材料与所述衬底的材料相同，均为硅。在其他实施例中，当所述半导体结构为平面型晶体管时，所述基底还可以是平面衬底。
栅极结构310横跨鳍部并覆盖鳍部的部分顶部和部分侧壁。栅极结构310为器件栅极结构，用于控制晶体管的沟道的开启和关断。本实施例中，栅极结构310为金属栅极结构。具体地，栅极结构310包括高k栅介质层、位于高k栅介质层上的功函数层以及位于所述功函数层上的栅电极层。
本实施例中，源漏掺杂层320位于栅极结构310两侧的鳍部中。当半导体结构为PMOS晶体管时，源漏掺杂层320的材料包括掺杂有P型离子的锗化硅，P型离子包括B、Ga或In。当半导体结构为NMOS晶体管时，源漏掺杂层320的材料包括掺杂有N型离子的硅或碳化硅，N型离子包括P、As或Sb。
本实施例中，所述半导体结构还包括覆盖栅极结构310侧壁的侧墙331，用于保护栅极结构310的侧壁，还用于定义源漏掺杂层320的形成位置。
本实施例中，所述侧墙331的材料介电常数小于氧化硅的介电常数。通过采用材料介电常数较小的侧墙331，有利于减小栅极结构310和源漏互连层360之间的寄生电容。具体地，所述侧墙331的材料包括低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)中的一种或多种。
在其他实施例中，根据工艺需求，所述侧墙还可以是类型的材料，例如，所述侧墙的材料可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述侧墙331的顶部和栅极结构310的顶部相齐平，从而使得栅极盖帽层350能够覆盖住所述侧墙331的顶部。
所述栅极盖帽层350覆盖所述栅极结构310的顶部，用于对所述栅极结构310顶部起到保护作用。在形成源漏接触孔插塞432的自对准刻蚀工艺中，栅极盖帽层350还能够起到定义自对准刻蚀工艺的停止位置的作用，有利于降低栅极结构310受损、以及源漏接触孔插塞432与栅极结构310发生短接的概率。
所述栅极盖帽层350的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极盖帽层350的材料为氮化硅。
本实施例中，栅极盖帽层350还延伸覆盖侧墙331的顶部，从而对侧墙331的顶部起到保护作用。具体地，在形成栅极接触孔插塞431的过程中，通常包括刻蚀栅极结构310顶部的第二介质层342和栅极盖帽层350以形成栅极接触孔的步骤，所述栅极盖帽层350能够在形成栅极接触孔的刻蚀工艺过程中保护侧墙331，从而降低对侧墙331产生损耗的概率，使侧墙331对栅极结构310侧壁的保护效果得到保障，相应有利于提高半导体结构的性能。尤其是，本实施例中，侧墙331的材料介电常数较小，与采用氮化硅等介电常数较大的材料形成的侧墙相比，所述侧墙331的耐刻蚀度不高，因此，通过确保侧墙331能够受到保护，有利于显著降低对侧墙331产生损耗的概率。
本实施例中，所述半导体结构还包括：接触孔刻蚀停止层332，覆盖侧墙331和栅极盖帽层350的侧壁，并延伸覆盖源漏互连层360露出的基底300。在形成源漏互连层360的过程中，包括刻蚀第一介质层341的步骤，在刻蚀第一介质层341的过程中，利用接触孔刻蚀停止层332定义刻蚀停止的位置，从而降低源漏掺杂层320被过刻蚀的概率。作为一种示例，接触孔刻蚀停止层332的材料为氮化硅。
第一介质层341为层间介质层(ILD)，用于隔离相邻晶体管。本实施例中，第一介质层341覆盖接触孔刻蚀停止层332。第一介质层341的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，第一介质层341的材料为氧化硅。
本实施例中，在半导体结构的形成过程中，通过回刻蚀部分厚度的栅极结构310的方式，为栅极盖帽层350的形成提供了空间位置，因此，第一介质层341的顶部和栅极盖帽层350的顶部相齐平。
第二介质层342也用于隔离相邻晶体管，还用于为源漏互连层的形成提供了空间位置。本实施例中，第二介质层342的材料为氧化硅。对所述第二介质层342的材料的具体描述，可结合参考对第一介质层341的相关描述。
源漏互连层360贯穿源漏掺杂层320顶部的第一介质层341，并与源漏掺杂层320相连，源漏互连层360用于将源漏掺杂层320的电性引出，从而实现所述源漏掺杂层320与外部电路的电连接。本实施例中，源漏互连层360的材料为钴。在其他实施例中，源漏互连层的材料还可以为钌或钨等导电材料。
本实施例中，源漏互连层360的顶部低于或齐平于栅极盖帽层350的顶部，这使得源漏盖帽层370底部未形成有第二介质层342，从而在形成栅极接触孔的刻蚀工艺过程中，使相邻源漏盖帽层370的相对侧壁用于限定栅极接触孔的侧壁位置，有利于改善横向刻蚀问题，相应降低因横向刻蚀而导致栅极接触孔插塞431与相邻源漏互连层360发生短接的概率，同时，横向刻蚀问题的改善，还降低了侧墙331顶部被暴露的可能性，从而降低对侧墙331产生损耗的概率，使侧墙331对栅极结构310侧壁的保护效果得到保障。
需要说明的是，当源漏互连层360的顶部低于栅极盖帽层350的顶部时，源漏互连层360顶部至栅极盖帽层350顶部的距离不宜过大。在形成源漏接触孔插塞432的过程中，通常包括刻蚀源漏互连层360顶部的源漏盖帽层370以形成源漏接触孔的步骤，如果所述距离过大时，则容易增大源漏接触孔无法露出所述源漏互连层360顶部的概率，从而对源漏接触孔插塞432与源漏互连层360之间的电连接性能产生不良影响，相应对半导体结构的性能产生不良影响。为此，本实施例中，源漏互连层360顶部至栅极盖帽层350顶部的距离为0至10纳米。其中，当源漏互连层360顶部至栅极盖帽层350顶部的距离为0纳米时，表示源漏互连层360顶部和栅极盖帽层350顶部相齐平。
本实施例中，所述半导体结构还包括：保护层420，覆盖源漏互连层360的侧壁。在形成源漏互连层360的过程中，通常包括刻蚀源漏掺杂层320顶部的第一介质层341以形成沟槽的步骤，保护层420占据沟槽的部分空间，用于缩小沟槽的线宽，使得源漏互连层360满足目标线宽。随着器件特征尺寸的不断减小，源漏互连层360的目标线宽也随着减小，这相应对沟槽的形成工艺提出了更高的要求，因此，利用保护层420缩小沟槽的线宽，从而在使得源漏互连层360满足目标线宽的情况下，增大形成沟槽的工艺窗口。同时，保护层420能够增加源漏互连层360与栅极结构310之间的横向距离，从而降低源漏互连层360与栅极结构310发生桥接的概率。
因此，本实施例中，所述保护层420的材料为介电材料，以起到绝缘的作用，且所述保护层420的耐刻蚀度较高。具体地，保护层420的材料包括氮化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，保护层420的材料为氮化硅。
源漏盖帽层370贯穿源漏互连层360顶部的第二介质层342，用于对源漏互连层360顶部起到保护作用。在形成栅极接触孔的刻蚀工艺过程中，源漏盖帽层370起到定义自对准刻蚀工艺的停止位置的作用，有利于降低源漏互连层360受损以及栅极接触孔插塞431与源漏互连层360发生短接的概率。而且，在源漏盖帽层370的作用下，使得栅极接触孔插塞431能够设置于有源区的栅极结构310上方，栅极接触孔插塞431即为有源栅极接触插塞，与栅极接触孔插塞位于隔离区的栅极结构上方的方案相比，本实施例省去了栅极结构310位于隔离区的部分，有利于节省芯片的面积，从而实现芯片尺寸的进一步缩小。
源漏盖帽层370的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，源漏盖帽层370和栅极盖帽层350的材料不同，从而易于在形成栅极接触孔插塞431和源漏接触孔插塞432的过程中均实现自对准刻蚀。作为一种示例，源漏盖帽层370的材料为碳化硅。
本实施例中，沿垂直于栅极结构310侧壁的方向，源漏盖帽层370还延伸覆盖源漏互连层360两侧的栅极盖帽层350的部分顶部，从而提高源漏盖帽层370对源漏互连层360的保护作用，同时，还有利于增大栅极接触孔插塞431和源漏互连层360的横向距离，进而降低栅极接触孔插塞431和源漏互连层360之间或者栅极接触孔插塞431和源漏接触孔插塞432之间发生短接的概率。其中，横向即为平行于基底300表面且垂直于栅极结构310侧壁的方向。
需要说明的是，源漏盖帽层370覆盖栅极盖帽层350的宽度不宜过大。栅极接触孔插塞431贯穿栅极结构310顶部的第二介质层342和栅极盖帽层350并与栅极结构310顶部相连，如果源漏盖帽层370覆盖栅极盖帽层350的宽度过大，则源漏盖帽层370会占据栅极接触孔插塞431的形成位置，从而对栅极接触孔插塞431的形成造成不良影响。为此，本实施例中，源漏盖帽层370覆盖栅极盖帽层350的宽度小于或等于10纳米。
栅极接触孔插塞431贯穿栅极结构310顶部的第二介质层342和栅极盖帽层350且与栅极结构310顶部相连，源漏接触孔插塞432贯穿源漏盖帽层370且与源漏互连层360顶部相连。
栅极接触孔插塞431用于实现栅极结构310与外部电路或其他互连结构之间的电连接。源漏接触孔插塞432通过源漏互连层360与源漏掺杂层320实现电连接，从而实现源漏掺杂层320与其他互连结构或外部电路的电连接。
本实施例中，栅极接触孔插塞431和源漏接触孔插塞432的材料相同，均为钨。在其他实施例中，栅极接触孔插塞和源漏接触孔插塞中任一个的材料还可以为钌或钴等导电材料。
本实施例中，所述半导体结构还包括：第三介质层343，位于栅极接触孔插塞431和源漏接触孔插塞432侧部的第二介质层342和源漏盖帽层370上，且覆盖栅极接触孔插塞431和源漏接触孔插塞432的侧壁。
栅极接触孔插塞431和源漏接触孔插塞432相应还贯穿第三介质层343，第三介质层343用于实现栅极接触孔插塞431和源漏接触孔插塞432之间的电隔离，而且，通过第三介质层343，增大了栅极接触孔插塞431和源漏接触孔插塞432的体积，从而在与其他互连结构或外部电路的电连接的过程中，获得更好的电连接效果。
本实施例中，第三介质层343的材料为氧化硅。对第三介质层343的材料的具体描述，可结合参考对第一介质层341的相关描述。
图8至图27是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图8，提供基底100，基底100上形成有栅极结构110，所述栅极结构110两侧的基底100内形成有源漏掺杂层120，所述栅极结构110侧部的基底100上形成有第一介质层141，所述第一介质层141露出栅极结构110的顶部。
本实施例中，所述形成方法用于形成鳍式场效应晶体管，所述基底相应包括衬底(未标示)以及位于所述衬底上的鳍部(未标示)。本实施例中，所述衬底的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述鳍部分立在所述衬底上。本实施例中，所述鳍部的材料与所述衬底的材料相同，均为硅。在其他实施例中，当所述半导体结构为平面型晶体管时，所述基底还可以是平面衬底。
所述栅极结构110横跨所述鳍部，并覆盖所述鳍部的部分顶部和部分侧壁。所述栅极结构110为器件栅极结构，用于控制晶体管的沟道的开启和关断。本实施例中，所述栅极结构110为金属栅极结构。具体地，所述栅极结构310包括高k栅介质层(图未示)、位于所述高k栅介质层上的功函数层(图未示)以及位于所述功函数层上的栅电极层(图未示)。
本实施例中，源漏掺杂层120位于栅极结构110两侧的鳍部中。当半导体结构为PMOS晶体管时，源漏掺杂层120的材料包括掺杂有P型离子的锗化硅，P型离子包括B、Ga或In。当半导体结构为NMOS晶体管时，源漏掺杂层120的材料包括掺杂有N型离子的硅或碳化硅，N型离子包括P、As或Sb。
本实施例中，所述栅极结构110的侧壁形成有侧墙131。所述侧墙131用于保护所述栅极结构110的侧壁，还用于定义源漏掺杂层120的形成位置。
本实施例中，侧墙131的材料介电常数小于氧化硅的介电常数。后续在栅极结构110之间形成贯穿第一介质层141并与源漏掺杂层120电连接的源漏互连层，通过采用材料介电常数较小的侧墙131，有利于减小栅极结构110和源漏互连层之间的寄生电容。具体地，所述侧墙131的材料包括低k介质材料或超低k介质材料中的一种或多种。在其他实施例中，根据工艺需求，所述侧墙还可以是类型的材料，例如，所述侧墙的材料可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述侧墙131的顶部和栅极结构110的顶部相齐平。
本实施例中，侧墙131的侧壁上还形成有接触孔刻蚀停止层132，所述接触孔刻蚀停止层132还延伸覆盖基底100和源漏掺杂层120。后续形成源漏互连层的过程中，包括刻蚀第一介质层141的步骤，在刻蚀第一介质层141的过程中，利用接触孔刻蚀停止层132定义刻蚀停止的位置，从而降低源漏掺杂层120被过刻蚀的概率。作为一种示例，接触孔刻蚀停止层132的材料为氮化硅。
所述第一介质层141为层间介质层，用于隔离相邻晶体管。所述第一介质层141的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一介质层141的材料为氧化硅。所述第一介质层141露出所述栅极结构110的顶部，为后续回刻蚀所述栅极结构110提供工艺基础。本实施例中，所述第一介质层141覆盖所述接触孔刻蚀停止层132。
参考图9，回刻蚀部分厚度的所述栅极结构110，在所述第一介质层141中形成第一凹槽151。
所述第一凹槽151用于为后续形成栅极盖帽层提供空间位置。
作为一种示例，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，回刻蚀部分厚度的所述栅极结构110。其中，干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，有利于提高第一凹槽151的侧壁形貌质量，干法刻蚀工艺的横向刻蚀较小，有利于减小对其他膜层的损伤，且工艺可控性较高，有利于精确控制对栅极结构110的刻蚀量。
本实施例中，在回刻蚀部分厚度的所述栅极结构110的步骤中，还回刻蚀部分厚度的所述侧墙131。通过还回刻蚀部分厚度的侧墙131，以降低侧墙131的高度，因此，后续在第一凹槽151中形成栅极盖帽层后，使得栅极盖帽层还能够保护侧墙131的顶部。
参考图10，在所述第一凹槽151(如图9所示)中形成覆盖所述栅极结构110顶部的栅极盖帽层150。
所述栅极盖帽层150用于对所述栅极结构110顶部起到保护作用。在后续形成源漏接触孔插塞的自对准刻蚀工艺中，所述栅极盖帽层150还能够起到定义自对准刻蚀工艺的停止位置的作用，有利于降低栅极结构110受损、以及源漏接触孔插塞与栅极结构110发生短接的概率。
所述栅极盖帽层150的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极盖帽层150的材料为氮化硅。
本实施例中，所述第一凹槽151底部还露出所述侧墙131，因此，所述栅极盖帽层150还覆盖所述侧墙131的顶部。具体地，在形成栅极接触孔插塞的过程中，通常包括刻蚀栅极结构110顶部的栅极盖帽层350以形成栅极接触孔的步骤，所述栅极盖帽层150能够在形成栅极接触孔的刻蚀工艺过程中保护侧墙131，从而降低对侧墙131产生损耗的概率，使侧墙131对栅极结构110侧壁的保护效果得到保障，相应有利于提高半导体结构的性能。
尤其是，本实施例中，所述侧墙131的材料介电常数较小，与采用氮化硅等介电常数较大的材料形成的侧墙相比，所述侧墙131的耐刻蚀度不高，因此，通过确保侧墙131能够受到保护，有利于显著降低对侧墙131产生损耗的概率。
具体地，采用依次进行的沉积工艺和平坦化工艺(例如，化学机械研磨工艺)，形成位于所述第一凹槽151中的栅极盖帽层150。
参考图11，形成覆盖第一介质层141和栅极盖帽层150的第二介质层142。
第二介质层142也用于隔离相邻晶体管，还用于为后续源漏互连层的形成提供了空间位置。本实施例中，所述第二介质层142的材料为氧化硅。对所述第二介质层142的材料的具体描述，可结合参考对第一介质层141的相关描述。
结合参考图11和图12，形成贯穿所述源漏掺杂层120顶部的第二介质层142和第一介质层141的沟槽210。
所述沟槽210用于为后续形成源漏互连层提供空间位置。所述沟槽210还用于为后续对第二介质层142进行横向刻蚀提供工艺基础。
本实施例中，在所述第二介质层142顶部形成具有掩膜开口(未标示)的掩膜层200，所述掩膜开口位于所述源漏掺杂层120顶部上方；以所述的掩膜层200为掩膜，沿所述掩膜开口依次刻蚀第二介质层142和第一介质层141，形成露出源漏掺杂层120的沟槽210。具体地，所述沟槽210还贯穿源漏掺杂层120顶部的接触孔刻蚀停止层132。
本实施例中，所述掩膜层200的材料为介电材料，具体为硬掩膜材料，以提高图形传递的精度。作为一种示例，所述掩膜层200的材料为氮化硅。
本实施例中，形成沟槽210后，保留所述掩膜层200，用于在后续制程中对第二介质层142起到保护作用。
结合参考图13至图19，在所述沟槽210(如图18所示)中形成与所述源漏掺杂层120相连的源漏互连层160。
所述源漏互连层160用于将源漏掺杂层120的电性引出，从而实现所述源漏掺杂层120与外部电路的电连接。本实施例中，所述源漏互连层160的材料为钴。在其他实施例中，所述源漏互连层的材料还可以为钌或钨等导电材料。
本实施例中，所述源漏互连层160填充于所述沟槽210中。
参考图20，回刻蚀部分厚度的所述源漏互连层160，在所述第二介质层142中形成第二凹槽165，且回刻蚀后的所述源漏互连层160顶部低于或齐平于所述栅极盖帽层150顶部。
通过形成第二凹槽165，为后续形成源漏盖帽层提供空间位置。而且，回刻蚀后的源漏互连层160顶部低于或齐平于栅极盖帽层150顶部，因此，后续形成源漏盖帽层后，源漏盖帽层贯穿源漏互连层160顶部的第二介质层142，这使得所述源漏盖帽层底部未形成有第二介质层142，其中，形成栅极接触孔插塞的制程通常包括刻蚀栅极结构110顶部的第二介质层142和栅极盖帽层150以形成栅极接触孔的步骤，由于所述源漏盖帽层底部未形成有第二介质层142，因此在形成栅极接触孔的刻蚀工艺过程中，相邻源漏盖帽层的相对侧壁用于限定所述栅极接触孔的侧壁位置，相邻源漏盖帽层的相对侧壁能够作为所述刻蚀工艺产生横向刻蚀时的刻蚀停止位置，从而有利于改善所述刻蚀工艺的横向刻蚀问题，相应降低因横向刻蚀而导致栅极接触孔插塞与相邻源漏互连层160发生短接的概率，同时，栅极结构110的侧壁通常形成有侧墙131，横向刻蚀问题的改善，还降低了侧墙131顶部被暴露的可能性，从而降低对侧墙131产生损耗的概率，使侧墙131对栅极结构110侧壁的保护效果得到保障；综上，本实施例通过使回刻蚀后的所述源漏互连层160顶部的顶部低于或齐平于栅极盖帽层350的顶部，提高了半导体结构的性能。
作为一种示例，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，回刻蚀部分厚度的所述源漏互连层160。其中，干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，有利于提高第二凹槽165的侧壁形貌质量，干法刻蚀工艺的横向刻蚀较小，有利于减小对其他膜层的损伤，且工艺可控性较高，有利于精确控制对源漏互连层160的刻蚀量。
需要说明的是，当回刻蚀后的源漏互连层160顶部低于栅极盖帽层150的顶部时，所述源漏互连层160顶部至栅极盖帽层150顶部的距离不宜过大。在形成源漏接触孔插塞的过程中，通常包括刻蚀所述源漏互连层160顶部的源漏盖帽层以形成源漏接触孔的步骤，如果所述源漏互连层160顶部至栅极盖帽层150顶部的距离过大时，则容易增大源漏接触孔无法露出所述源漏互连层160顶部的概率，从而对源漏接触孔插塞与源漏互连层160之间的电连接性能产生不良影响，相应对半导体结构的性能产生不良影响。为此，本实施例中，所述源漏互连层160顶部至栅极盖帽层150顶部的距离为0至10纳米。其中，当所述源漏互连层160顶部至栅极盖帽层150顶部的距离为0纳米时，表示所述源漏互连层160顶部和栅极盖帽层150顶部相齐平。
结合参考图13至图15，需要说明的是，形成所述沟槽210后，形成所述源漏互连层160之前，所述形成方法还包括：在靠近所述沟槽210底部的位置处，形成覆盖所述沟槽210的部分侧壁的保护层220(如图15所示)，所述保护层220的顶部低于或齐平于所述栅极盖帽层150的顶部。
所述保护层220占据相邻栅极结构110之间的沟槽210的部分空间，用于缩小沟槽210的线宽，使得位于相邻栅极结构110之间的源漏互连层160满足目标线宽；具体地，随着器件特征尺寸的不断减小，源漏互连层160的目标线宽也随着减小，这相应对沟槽210的形成工艺提出了更高的要求，因此，利用所述保护层220缩小沟槽210的线宽，从而在使得源漏互连层160满足目标线宽的情况下，增大形成沟槽220的工艺窗口。同时，所述保护层220能够增加源漏互连层160与栅极结构110之间的横向距离，从而降低源漏互连层160与栅极结构110发生桥接的概率。
因此，本实施例中，所述保护层220的材料为介电材料，以起到绝缘的作用，且所述保护层220的耐刻蚀度较高。具体地，所述保护层220的材料包括氮化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述保护层220的材料为氮化硅。
需要说明的是，在回刻蚀部分厚度的所述源漏互连层160的步骤中，所述保护层220的顶部还用于定义回刻蚀的停止位置，提高工艺可控性。因此，本实施例中，所述保护层220顶部至栅极盖帽层150顶部的距离为0至10纳米。
相应的，如图20所示，回刻蚀部分厚度的源漏互连层160的步骤中，以所述保护层220的顶部作为刻蚀停止位置。
以下结合附图，对形成保护层220的步骤做详细说明。
参考图13，在所述沟槽10的侧壁形成保护材料层225。
所述保护材料层225用于后续形成保护层做准备。
本实施例中，采用原子层沉积(atomic layer deposition，ALD)工艺形成所述保护材料层225。原子层沉积工艺有利于提高保护材料层225的厚度均一性以及保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(chemicalvapor deposition，CVD)形成所述保护材料层。
因此，本实施例中，所述保护材料层225保形覆盖所述沟槽10的底部和侧壁、以及所述掩膜层200的顶部。
参考图14，在所述沟槽210中形成覆盖所述保护材料层225的部分侧壁的填充层230，所述填充层230的顶部低于或齐平于所述栅极盖帽层150的顶部。
所述填充层230作为刻蚀露出的所述保护材料层225的刻蚀掩膜，所述填充层230对被其覆盖的保护材料层225起到保护作用。
本实施例中，所述填充层230的高度根据保护层220的顶部位置决定，也即根据后续回刻蚀后的源漏互连层160顶部位置决定。
本实施例中，所述填充层230为能够起到掩膜作用且易于去除的材料。所述填充层230的材料为有机材料，例如：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectricanti-reflective coating，介电抗反射涂层)材料、旋涂碳(spin on carbon，SOC)、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(AdvancedPatterning Film，先进图膜)材料。作为一种示例，填充层230的材料为SOC材料。SOC材料的填充性较好。
参考图15，沿垂直于所述栅极结构110侧壁的方向，横向刻蚀所述填充层230露出的保护材料层225，形成露出所述第二介质层142侧壁的保护层220。
本实施例中，采用具有横向刻蚀速率的干法刻蚀工艺，刻蚀所述填充层230露出的所述保护材料层225。干法刻蚀工艺的工艺可控性较高，有利于获得较佳的刻蚀剖面，且有利于降低对填充层230所覆盖的保护材料层225的损耗。
具体地，通过调节干法刻蚀工艺的工艺参数和条件，例如降低偏压，采用能够产生较轻聚合物(Polymer)的反应气体进行刻蚀，以增强干法蚀刻过程中的各向同性效果，从而实现横向刻蚀。
结合参考图16，在所述横向刻蚀的过程中，横向刻蚀所述填充层230露出的所述保护材料层225后，还横向刻蚀所述沟槽210露出的部分宽度的所述第二介质层142，使所述沟槽210露出所述栅极盖帽层150的部分顶部。
其中，以平行于基底100表面且垂直于栅极结构110侧壁的方向为横向。通过横向刻蚀所述沟槽210露出的部分宽度的所述第二介质层142，使所述沟槽210露出所述栅极盖帽层150的部分顶部，使得后续形成源漏盖帽层后，所述源漏盖帽层还延伸覆盖源漏互连层160两侧的栅极盖帽层150的部分顶部，从而提高源漏盖帽层对源漏互连层160的保护作用，同时，还有利于增大栅极接触孔插塞和源漏互连层160的横向距离，进而降低栅极接触孔插塞和源漏互连层160之间或者栅极接触孔插塞和源漏接触孔插塞之间发生短接的概率。
需要说明的是，横向刻蚀所述沟槽210露出的部分宽度的第二介质层142后，所述沟槽210露出栅极盖帽层150的宽度不宜过大。栅极接触孔插塞贯穿所述栅极结构110顶部的第二介质层142和栅极盖帽层150并与栅极结构110顶部相连，如果所述沟槽210露出栅极盖帽层150的宽度不宜过大，这相应导致源漏盖帽层覆盖栅极盖帽层150的宽度过大，则所述源漏盖帽层会占据栅极接触孔插塞的形成位置，从而对栅极接触孔插塞的形成造成不良影响。为此，本实施例中，所述沟槽210露出所述栅极盖帽层150的宽度小于或等于10纳米。
本实施例中，在同一刻蚀步骤中，依次对所述填充层230露出的保护材料层225和第二介质层142进行横向刻蚀。
参考图17，本实施例中，依次对所述填充层230露出的保护材料层225和第二介质层142进行横向刻蚀之后，还包括：去除所述填充层230。
去除所述填充层230，为后续形成所述源漏盖帽层160提供空间位置。作为一种示例，采用灰化工艺去除所述填充层230。
参考图18，去除所述填充层230后，还包括：去除所述掩膜层200。
去除所述掩膜层200，以露出所述第二介质层142的顶部，为后续形成源漏互连层160时的平坦化制程做准备。
本实施例中，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，去除所述掩膜层200。
本实施例中，所述保护层220还覆盖沟槽210的底部，因此，所述形成方法还包括：去除位于所述沟槽210底部的保护层220，以暴露所述源漏掺杂层120的顶部。作为一种示例，所述掩膜层200和保护层220的材料相同，因此，在同一步骤中，去除所述掩膜层200和所述沟槽210底部的保护层220。其中，由于采用干法刻蚀工艺去除所述掩膜层200，易于使得该刻蚀工艺的纵向刻蚀速率大于其横向速率，因此，所述沟槽210侧壁的保护层220能够被保留。
在另一些实施例中，在源漏掺杂层的顶面形成金属硅化物层之前，还会进行预清洗处理，也可以在预清洗处理的过程中，去除位于沟槽底部的保护层。在其他实施例中，也可以采用额外的去除工艺，以去除位于沟槽底部的保护层。
结合参考图21和图22，在所述第二凹槽165(如图20所示)中形成覆盖所述源漏互连层160顶部的源漏盖帽层170。
所述源漏盖帽层170用于对所述源漏互连层160顶部起到保护作用。具体地，在形成栅极接触孔的刻蚀工艺过程中，所述源漏盖帽层170能够起到定义自对准刻蚀工艺的停止位置的作用，有利于降低源漏互连层160受损、以及栅极接触孔插塞与源漏互连层160发生短接的概率。而且，在源漏盖帽层170的作用下，使得栅极接触孔插塞能够设置于有源区的栅极结构110上方，栅极接触孔插塞即为有源栅极接触插塞，与栅极接触孔插塞位于隔离区的栅极结构上方的方案相比，本实施例省去了栅极结构110位于隔离区的部分，有利于节省芯片的面积，从而实现芯片尺寸的进一步缩小。
源漏盖帽层170的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，源漏盖帽层170和栅极盖帽层150的材料不同，从而易于在形成栅极接触孔插塞和源漏接触孔插塞的过程中均实现自对准刻蚀。作为一种示例，源漏盖帽层170的材料为碳化硅。
具体地，形成所述源漏盖帽层170的步骤包括：如图21所示，在所述凹槽165中形成源漏盖帽材料层175；如图22所示，对所述源漏盖帽材料层175和第二介质层142进行平坦化处理，形成满足目标厚度的源漏盖帽层170。其中，所述第二介质层142的厚度大于源漏盖帽层170的目标厚度，从而为平坦化处理提供了操作余量。
本实施例中，沿垂直于所述栅极结构110侧壁的方向，所述源漏盖帽层170还延伸覆盖源漏互连层160两侧的栅极盖帽层150的部分顶部。
参考图23，所述形成方法还包括：形成覆盖所述第二介质层142和源漏盖帽层170的第三介质层143。
后续形成的栅极接触孔插塞和源漏接触孔插塞还贯穿第三介质层143，所述第三介质层143用于实现栅极接触孔插塞和源漏接触孔插塞之间的电隔离，而且，通过第三介质层143，增大了栅极接触孔插塞和源漏接触孔插塞的体积，从而在与其他互连结构或外部电路的电连接的过程中，获得更好的电连接效果。
本实施例中，所述第三介质层143的材料为氧化硅。对所述第三介质层143的材料的具体描述，可结合参考对第一介质层141的相关描述。
结合参考图24和图25，形成所述源漏盖帽170后，形成贯穿所述栅极结构110顶部的第二介质层142和栅极盖帽层170且与所述栅极结构110顶部相连的栅极接触孔插塞231(如图25所示)。
栅极接触孔插塞231用于实现栅极结构110与外部电路或其他互连结构之间的电连接。
具体地，形成所述栅极接触孔插塞231的步骤包括：如图24所示，形成贯穿所述栅极结构110顶部的第三介质层143、第二介质层142和栅极盖帽层150的栅极接触孔181，所述栅极接触孔181露出所述栅极结构110顶部；如图25所示，形成位于所述栅极接触孔181中的栅极接触孔插塞。在形成栅极接触孔181的刻蚀过程中，在源漏盖帽层170的作用下，能够实现自对准刻蚀，而且，在相邻源漏盖帽层170的相对侧壁的阻挡作用下，横向刻蚀问题能够得到改善。
本实施例中，栅极接触孔插塞231的材料为钨。在其他实施例中，栅极接触孔插塞的材料还可以为钌或钴等导电材料。
结合参考图26和图27，形成贯穿所述源漏盖帽层170且与所述源漏互连层160顶部相连的源漏接触孔插塞232。
源漏接触孔插塞232通过源漏互连层160与源漏掺杂层120实现电连接，从而实现源漏掺杂层120与其他互连结构或外部电路的电连接。
具体地，形成所述源漏接触孔插塞232的步骤包括：如图26所示，形成贯穿所述源漏互连层160顶部的第三介质层143和源漏盖帽层170的源漏接触孔182，所述源漏接触孔182露出所述源漏互连层160顶部；如图27所示，形成位于所述源漏接触孔182中的源漏接触孔插塞232。其中，在形成源漏接触孔182的刻蚀过程中，在栅极盖帽层150的作用下，能够实现自对准刻蚀。
本实施例中，源漏接触孔插塞232的材料为钨。在其他实施例中，源漏接触孔插塞的材料还可以为钌或钴等导电材料。
本实施例中，栅极接触孔181露出栅极结构110顶部，源漏接触孔182露出源漏互连层160顶部，与栅极结构110相比，源漏互连层160的材料更容易发生氧化等问题，因此在形成栅极接触孔181之后，形成源漏接触孔182，以减小源漏互连层160被暴露的时间，从而减小对源漏接触孔182的质量的影响。
在其他实施例中，也可以在形成栅极接触孔之后，形成源漏接触孔，最后在同一步骤中，在源漏接触孔中形成源漏接触孔插塞、在源漏接触孔中形成源漏接触孔插塞。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层；
栅极盖帽层，覆盖所述栅极结构的顶部；
第一介质层，位于所述栅极结构侧部的基底上，所述第一介质层的顶部和栅极盖帽层的顶部相齐平；
第二介质层，覆盖所述第一介质层和栅极盖帽层的顶部；
源漏互连层，位于所述源漏掺杂层顶部的第一介质层中，并与所述源漏掺杂层相连，所述源漏互连层的顶部低于或齐平于所述栅极盖帽层的顶部；
源漏盖帽层，贯穿所述源漏互连层顶部的所述第二介质层；
栅极接触孔插塞，贯穿所述栅极结构顶部的所述第二介质层和栅极盖帽层且与所述栅极结构顶部相连；
源漏接触孔插塞，贯穿所述源漏盖帽层且与所述源漏互连层顶部相连。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：侧墙，覆盖所述栅极结构的侧壁，所述侧墙的材料介电常数小于氧化硅的介电常数。
3.如权利要求2所述的半导体结构，其特征在于，所述栅极盖帽层还延伸覆盖所述侧墙的顶部。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：保护层，覆盖所述源漏互连层的侧壁。
5.如权利要求1所述的半导体结构，其特征在于，沿垂直于所述栅极结构侧壁的方向，所述源漏盖帽层还延伸覆盖所述源漏互连层两侧的所述栅极盖帽层的部分顶部。
6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第三介质层，位于所述栅极接触孔插塞和源漏接触孔插塞侧部的第二介质层和源漏盖帽层上，且覆盖所述栅极接触孔插塞和源漏接触孔插塞的侧壁。
7.如权利要求2所述的半导体结构，其特征在于，所述侧墙的材料包括低k介质材料或超低k介质材料中的一种或多种。
8.如权利要求1所述的半导体结构，其特征在于，所述源漏互连层顶部至所述栅极盖帽层顶部的距离为0至10纳米。
9.如权利要求5所述的半导体结构，其特征在于，所述源漏盖帽层覆盖所述栅极盖帽层的宽度小于或等于10纳米。
10.如权利要求4所述的半导体结构，其特征在于，所述保护层的材料包括氮化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
11.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述栅极结构侧部的基底上形成有第一介质层，所述第一介质层露出所述栅极结构的顶部；
回刻蚀部分厚度的所述栅极结构，在所述第一介质层中形成第一凹槽；
在所述第一凹槽中形成覆盖所述栅极结构顶部的栅极盖帽层；
形成覆盖所述第一介质层和栅极盖帽层的第二介质层；
形成贯穿所述源漏掺杂层顶部的第二介质层和第一介质层的沟槽；
在所述沟槽中形成与所述源漏掺杂层相连的源漏互连层；
回刻蚀部分厚度的所述源漏互连层，在所述第二介质层中形成第二凹槽，且回刻蚀后的所述源漏互连层顶部低于或齐平于所述栅极盖帽层顶部；
在所述第二凹槽中形成覆盖所述源漏互连层顶部的源漏盖帽层；
形成所述源漏盖帽后，形成贯穿所述栅极结构顶部的所述第二介质层和栅极盖帽层且与所述栅极结构顶部相连的栅极接触孔插塞，形成贯穿所述源漏盖帽层且与所述源漏互连层顶部相连的源漏接触孔插塞。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极结构的侧壁形成有侧墙，所述侧墙的材料介电常数小于氧化硅的介电常数。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，回刻蚀部分厚度的所述栅极结构的步骤中，还回刻蚀部分厚度的所述侧墙；
在所述第一凹槽中形成覆盖所述栅极结构顶部的栅极盖帽层的步骤中，所述栅极盖帽层还覆盖所述侧墙顶部。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述沟槽后，形成所述源漏互连层之前，所述形成方法还包括：在靠近所述沟槽底部的位置处，形成覆盖所述沟槽的部分侧壁的保护层，所述保护层的顶部低于或齐平于所述栅极盖帽层的顶部；
回刻蚀部分厚度的所述源漏互连层的步骤中，以所述保护层的顶部作为刻蚀停止位置。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述沟槽的侧壁形成保护材料层；
在所述沟槽中形成覆盖所述保护材料层的部分侧壁的填充层，所述填充层的顶部低于或齐平于所述栅极盖帽层的顶部；
沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述填充层露出的所述保护材料层，形成露出所述第二介质层侧壁的保护层；
去除所述填充层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，在所述横向刻蚀的过程中，横向刻蚀所述填充层露出的所述保护材料层后，还横向刻蚀所述沟槽露出的部分宽度的所述第二介质层，使所述沟槽露出所述栅极盖帽层的部分顶部。
17.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述源漏盖帽层的步骤包括：在所述凹槽中形成源漏盖帽材料层；
对所述源漏盖帽材料层和第二介质层进行平坦化处理，形成满足目标厚度的源漏盖帽层。
18.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述栅极接触孔插塞和源漏接触孔插塞之前，还包括：形成覆盖所述第二介质层和源漏盖帽层的第三介质层；
形成所述栅极接触孔插塞的步骤包括：形成贯穿所述栅极结构顶部的第三介质层、第二介质层和栅极盖帽层的栅极接触孔，所述栅极接触孔露出所述栅极结构顶部；形成位于所述栅极接触孔中的栅极接触孔插塞；
形成所述源漏接触孔插塞的步骤包括：形成贯穿所述源漏互连层顶部的第三介质层和源漏盖帽层的源漏接触孔，所述源漏接触孔露出所述源漏互连层顶部；形成位于所述源漏接触孔中的源漏接触孔插塞；
其中，在形成栅极接触孔插塞之后，形成源漏接触孔插塞，或者，在形成所述栅极接触孔之后，形成所述源漏接触孔，且在同一步骤中，形成位于所述栅极接触孔中的栅极接触孔插塞、以及位于所述源漏接触孔中的源漏接触孔插塞。
19.如权利要求11所述的半导体结构的形成方法，其特征在于，回刻蚀部分厚度的所述源漏互连层的步骤中，回刻蚀后的所述源漏互连层顶部至所述栅极盖帽层顶部的距离为0至10纳米。
20.如权利要求16所述的半导体结构的形成方法，其特征在于，横向刻蚀所述沟槽露出的部分宽度的所述第二介质层的步骤中，所述沟槽露出所述栅极盖帽层的宽度小于或等于10纳米。
CN202110256598.0A 2021-03-09 2021-03-09 半导体结构及其形成方法 Pending CN115050740A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110256598.0A CN115050740A (zh) 2021-03-09 2021-03-09 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110256598.0A CN115050740A (zh) 2021-03-09 2021-03-09 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN115050740A true CN115050740A (zh) 2022-09-13

Family

ID=83156646

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110256598.0A Pending CN115050740A (zh) 2021-03-09 2021-03-09 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN115050740A (zh)

Similar Documents

Publication Publication Date Title
US20220367494A1 (en) Structure and Method for Single Gate Non-Volatile Memory Device
KR100625126B1 (ko) 반도체 장치 및 이의 제조 방법
CN106373924B (zh) 半导体结构的形成方法
CN111863711B (zh) 半导体结构及其形成方法
CN112151380B (zh) 半导体结构及其形成方法
US10930785B2 (en) Semiconductor device
CN111200017B (zh) 半导体结构及其形成方法
CN111863723B (zh) 半导体结构及其形成方法
CN114695547A (zh) 半导体结构及其形成方法
CN114823894A (zh) 半导体结构及其形成方法
CN115997275A (zh) 半导体结构及其形成方法
CN115050740A (zh) 半导体结构及其形成方法
CN114068481A (zh) 半导体结构及其形成方法
CN114078760B (zh) 半导体结构的及其形成方法
CN114068394B (zh) 半导体结构的形成方法
CN114068395B (zh) 半导体结构及其形成方法
CN114068396B (zh) 半导体结构及其形成方法
CN114664818A (zh) 半导体结构及其形成方法
US11742398B2 (en) Semiconductor device with isolation between conductive structures
CN111863710B (zh) 半导体结构及其形成方法
CN111627854B (zh) 半导体结构及其形成方法
CN114613740A (zh) 半导体结构及其形成方法
CN115621249A (zh) 半导体结构及其形成方法
CN114373750A (zh) 半导体结构及其形成方法
CN115714127A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination