KR20050035712A - 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법 - Google Patents

핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법 Download PDF

Info

Publication number
KR20050035712A
KR20050035712A KR1020030071439A KR20030071439A KR20050035712A KR 20050035712 A KR20050035712 A KR 20050035712A KR 1020030071439 A KR1020030071439 A KR 1020030071439A KR 20030071439 A KR20030071439 A KR 20030071439A KR 20050035712 A KR20050035712 A KR 20050035712A
Authority
KR
South Korea
Prior art keywords
silicon
fins
forming
silicon fins
fin
Prior art date
Application number
KR1020030071439A
Other languages
English (en)
Other versions
KR100578130B1 (ko
Inventor
김성민
이창섭
최정동
조혜진
윤은정
이신애
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030071439A priority Critical patent/KR100578130B1/ko
Priority to US10/947,505 priority patent/US20050077553A1/en
Publication of KR20050035712A publication Critical patent/KR20050035712A/ko
Application granted granted Critical
Publication of KR100578130B1 publication Critical patent/KR100578130B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

선택적 에피탁시얼 성장 기법을 사용하여 식각된 기판 양측벽에 반복적으로 실리콘게르마늄 에피탁시얼 패턴 및 실리콘 에피탁시얼 패턴을 형성한 후 실리콘게르마늄 에피탁시얼 패턴을 선택적으로 제거하여 다수의 실리콘 에피탁시얼 패턴으로 이루어진 다중 실리콘 핀을 형성한다.

Description

핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그 형성 방법{MULTI SILICON FINS FOR FINFET AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그 제조 방법에 관한 것이다.
전계효과 트랜지스터(Field Effect Transistor)는 반도체 집적회로에서 중요한 구성 요소 중 하나로서 소오스 및 드레인 사이의 채널에 형성되는 온 전류(ID)(on current)가 소자의 동작 속도를 결정한다. 통상적으로 기판에 활성영역을 한정하고 채널 이온 주입을 진행하여 채널 영역을 형성한 후 게이트 전극, 소오스 및 드레인 전극을 형성함으로써 평면형 전계효과 트랜지스터가 형성된다. 평면형 트랜지스터는 그 이름이 내포하는 바와 같이 소오스 및 드레인 사이에 평면 채널을 가진다. 잘 알려진 바와 같이 평면형 트랜지스터의 온 전류는 활성영역의 폭에 비례하고 소오스 드레인 사이의 거리(게이트 길이), 즉 채널 길이에 반비례한다. 따라서 온 저류를 증가시켜 소자 동작 속도를 높이기 위해서는 게이트 길이는 감소시키고 활성영역의 폭은 증가시켜야 한다. 하지만 활성영역의 폭 증가 및 게이트 길이의 감소는 소자의 고집적도에 역행하는 것이다. 또한 게이트 길이의 감소는 펀치쓰루(punch-through) 등의 짧은 채널 효과(short channel effect), 접합 영역 및 기판 사이의 기생 커패시턴스(접합 커패시턴스) 증가, 누설 전류 증가 등의 문제를 야기한다.
이에, 이중 게이트 전계효과 트랜지스터 기술이 소개되고 있다. 이중 게이트 전계효과 트랜지스터 기술은 채널의 양측에 게이트 전극이 존재하기 때문에, 게이트 전극의 채널 제어가 양측에서 일어나게 되고 따라서 짧은 채널 효과를 억제할 수 있다. 또한 평면형 전계효과 트랜지스터에 비해 온 전류가 약 두 배 정도 증가하여 속도가 향상된다. 하지만, 이중 게이트 전계효과 트랜지스터는 여전히 접합 영역 및 기판 사이의 기생 커패시턴스 및 누설 전류 문제는 가지고 있으며 제조 공정이 매우 복잡하다는 단점을 가지고 있다. 또한, 이중 게이트 트랜지스터가 종래 평면형 트랜지스터에 비해 속도가 향상되기는 했지만, 여전히 더 나은 속도를 가지는 소자에 대한 욕구를 충족시키기에는 역부족이다.
한편, 이중 게이트 전계효과 트랜지스터의 제조 공정상의 어려움을 해결하기 핀 전계효과 트랜지스터 기술이 제안되었다. 핀 전계효과 트랜지스터 기술은 기판을 식각하여 실리콘 핀을 형성한 후 이를 지나가도록 게이트 전극을 형성한다. 따라서, 핀 전계효과 트랜지스터에 따르면 실리콘 핀의 양측벽이 채널로 작용하기 때문에 종래 이중 게이트 트랜지스터와 유사하게 온 전류가 증가하지만 마찬가지로 여전히 더 나은 속도를 가지는 소자에 대한 욕구를 충족시키기에는 역부족이이다.
이에 다중 실리콘 핀을 구비한 핀 전계효과 트랜지스터 형성 방법이 제안된 바 있다. 통상적인 다중 핀 전계효과 트랜지스터 형성 방법은 사진식각공정을 통해서 실리콘 기판을 식각하여 원하는 개수의 실리콘 핀을 형성한다. 이 같은 통상적인 다중 핀 전계효과 트랜지스터 형성 방법은 다음과 같은 문제점을 가지고 있다.
사진 공정의 기술적 한계로 인해서 형성되는 실리콘 핀들이 웨이퍼 전체에 걸쳐서 동일한 두께(채널 길이)를 가지기가 매우 어려워 소자의 신뢰성을 확보할 수 없다. 또한 식각 공정으로 인해 실리콘 핀의 측벽이 식각 손상을 받게된다. 또한 실리콘 핀들 사이의 간격이 사진 공정 기술의 한계(해상도)에 의존하기 때문에 그 간격을 줄이는 데에는 한계가 있다. 이는 소자 고집적도를 방해한다.
이에 본 발명이 이루고자 하는 기술적 과제는 이에 신뢰성 있는 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 형성 방법은 선택적 에피탁시얼 성장 기술을 사용하는 것을 일 특징으로 한다.
구체적으로 본 발명의 일 실시예에 따른 다중 실리콘 핀 형성 방법은 반도체 기판을 식각하여 제1실리콘 핀을 형성하고, 상기 실리콘 핀 양측벽에 순차적으로 희생 실리콘 핀 및 제2실리콘 핀을 형성하고, 상기 희생 실리콘 핀을 제거하는 것을 포함한다. 이에 따라, 상기 제1실리콘 핀 및 제2실리콘 핀으로 이루어진 다중 실리콘 핀이 형성된다.
상기 다중 실리콘 핀 형성 방법에서, 상기 희생 실리콘 핀들을 제거하기 전에 제1절연막을 형성하여 상기 제2실리콘 핀들의 양측벽을 덮고, 상기 희생 실리콘 핀을 제거한 후 상기 제1절연막의 일부를 제거하는 것을 더 포함할 수 있다. 이때, 핀 전계효과 트랜지스터를 형성하기 위해서, 상기 제1절연막의 일부를 제거한 후, 상기 제1실리콘 핀 및 제2실리콘 핀들을 덮도록 제2절연막을 형성하고, 잔존하는 제1절연막의 상부 표면과 동일한 높이를 가지도록 상기 제2절연막의 일부분을 제거하고, 노출된 제1실리콘 핀 및 제2실리콘 핀들 상에 게이트 절연막을 형성하고, 게이트 전극을 형성하는 것을 더 포함할 수 있다. 바람직하게는 상기 제2절연막을 형성하기 전에, 노출된 제1실리콘 핀 및 제2실리콘 핀들 상에 열산화막을 형성하고, 상기 제2절연막의 일부분을 제거한 후 노출된 열산화막을 제거하는 것을 더 포함한다. 이때, 채널 이온 주입은 상기 제1절연막을 형성한 후 상기 희생 실리콘 핀을 제거하기 전에 진행되는 것이 바람직하다. 또는 상기 게이트 절연막을 형성하기 전에 상기 제2절연막을 형성 한 후에 채널 이온 주입 공정을 진행할 수 도 있다.
상기 제1절연막은 실리콘산화물로 형성되고 상기 제2절연막은 실리콘질화물로 형성될 수 있다. 실리콘산화물은 산소 원자와 실리콘 원자를 포함하는 절연막으로서, 예컨대, 실리콘산화막일 수 있으며, 널리 알려진 박막증착 기술을 사용하여 형성될 수 있다. 실리콘질화물은 질소 원자와 실리콘 원자를 포함하는 절연막으로서, 예컨대, 실리콘질화막일 수 있으며 이 역시 널리 알려진 박막증착 기술을 사용하여 형성될 수 있다.
상기 다중 실리콘 핀 형성 방법에서, 상기 희생 실리콘 핀들을 제거한 후, 상기 제1실리콘 핀 및 제2실리콘 핀들을 덮도록 제1절연막을 형성하고, 상기 제1절연막의 일부를 제거하는 것을 더 포함할 수 있다. 이때, 핀 전계효과 트랜지스터를 형성하기 위해서, 노출된 제1실리콘 핀 및 제2실리콘 핀들 상에 게이트 절연막을 형성하고, 게이트 전극을 형성하는 것을 더 포함할 수 있다. 이때, 채널 이온 주입은 상기 제1절연막을 형성한 후 상기 희생 실리콘 핀을 제거하기 전에 진행하는 것이 바람직하다. 또는 상기 게이트 절연막을 형성하기 전에 상기 제1절연막을 일부 제거한 후 채널 이온 주입 공정을 진행할 수 도 있다.
상기 다중 실리콘 핀 형성 방법에서, 상기 희생 실리콘 핀은 상기 실리콘 핀을 구비하는 기판 전면에 에피탁시얼 실리콘게르마늄막을 형성한 후 에치백 공정을 진행하여 형성될 수 있다. 상기 제2실리콘 핀은 상기 희생 실리콘 핀 및 기판 상에 에피탁시얼 실리콘막을 형성한 후 에치백 공정을 진행하여 형성될 수 있다. 즉, 기판을 식각하여 제1실리콘 핀을 형성한 후, 선택적 에피탁시얼 공정 및 에치백 공정을 통해서, 반복적으로 실리콘게르마늄으로 이루어진 희생 실리콘 핀 및 실리콘으로 이루어진 제2실리콘 핀을 형성한 후 희생 실리콘 핀을 제거함으로써 원하는 개수의 다중 실리콘 핀을 형성할 수 있다.
상기 희생 실리콘 핀은 후속 공정으로 형성되는 제2실리콘 핀이 잘 성장할 수 있는 결정격자를 가지는 물질로 형성된다. 예컨대, 즉, 상기 희생 실리콘 핀은 실리콘과 결정구조가 같고 격자상수가 비슷한 물질로 형성된다. 이와 같은 물질로 실리콘게르마늄 외에 산화세슘(CeO2), 불화칼슘(CaF2) 등이 있다.
상술한 다중 실리콘 핀 형성 방법에 따르면 홀수 개(2n+1 개:여기서 n은 에피탁시얼 실리콘게르마늄 및 에피탁시얼 실리콘 형성의 반복 회수)의 실리콘 핀들이 형성될 것이다.
상기 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 다중 실리콘 핀 형성 방법은 실리콘층 및 실리콘게르마늄층이 차례로 적층된 기판을 준비하고, 상기 실리콘게르마늄층을 식각하여 희생 실리콘 핀을 형성하고, 상기 희생 실리콘 핀 양측벽에 실리콘 핀들을 형성하고, 상기 희생 실리콘 핀을 제거하는 것을 포함한다.
상기 다중 실리콘 핀 형성 방법에서, 상기 기판을 준비하는 것은 실리콘 기판 상에 에피탁시얼 성장 기법을 이용하여 실리콘게르마늄을 형성하는 것에 의해 이루어진다.
상기 다중 실리콘 핀 형성 방법에서, 상기 실리콘 핀들은 상기 기판 및 상기 희생 실리콘 핀 상에 에피탁시얼 실리콘막을 형성한 후 에치백 공정을 진행하는 것에 의해 형성된다. 즉, 에피탁시얼 실리콘막이 상기 희생 실리콘 핀의 양측벽에 잔존한다.
상기 다중 실리콘 핀 형성 방법에서, 상기 실리콘 핀들 양측벽에 적어도 1회이상 반복하여 추가적인 희생 실리콘 핀들 및 추가적인 실리콘 핀들을 형성하는 것을 더 포함할 수 있다. 이로 인해 원하는 개수의 다중 실리콘 핀을 형성할 수 있다. 본 방법에 따르면 짝수 개(2n+2 개:여기서 n은 추가적인 희생실리콘 핀 및 실리콘 핀 형성의 반복 회수)의 실리콘 핀들이 형성될 것이다.
상기 다중 실리콘 핀 형성 방법들은 종래의 사진식각 공정을 이용하지 않고 선택적인 에피탁시얼 성장 기술을 적용한다. 따라서, 다중 실리콘 핀들 사이의 간격이 사진 공정이 허락하는 간격보다 더 좁게 형성될 수 있다. 또한 실리콘 핀들의 측벽이 식각 손상을 받지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 핀 전계효과 트랜지스터는, 기판으로 부터 돌출한 복수 개의 실리콘 핀들, 최외각의 실리콘 핀들의 일부분을 덮는 제1절연막, 상기 복수 개의 실리콘 핀들 사이의 공간 영역의 일부를 채우되 상기 제1절연막과 동일 높이는 가지는 제2절연막, 노출된 실리콘 핀들 상에 형성된 게이트 절연막, 상기 게이트 절연막, 제1절연막 및 제2절연막을 지나는 게이트 전극을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 여기서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에 있어서, 막 및 영역들의 두께는 본 발명에 대한 명확한 이해를 위하여 과장되어진 것이다.
본 발명은 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 형성 방법 및 이를 이용한 핀 전계효과 트랜지스터 및 그 형성 방법에 관한 것이다. 본 발명에 따른 다중 실리콘 핀 형성 방법 및 이를 이용한 핀 전계효과 트랜지스터 형성 방법은 특히 에스램(SRAM), 로직을 구성하는 트랜지스터에 유용하게 적용될 수 있으나, 비록 여기에 한정되는 것은 아니고 트랜지스터를 필요로 하는 모든 전자 장치에 적용될 수 있을 것이다.
도 9 및 도 15는 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터를 개략적으로 도시하는 단면도로서 활성영역의 폭 방향으로(즉, 게이트 라인을 따라) 절단했을 때의 단면이다. 따라서 소오스 및 드레인 영역은 도면에 나타나 있지 않다.
본 발명의 일 실시예에 따른 핀 전계효과 트랜지스터는 복수 개의 실리콘 핀들, 도 9의 경우 3 개의 실리콘 핀들(120, 180L, 180R), 도 15의 경우 2 개의 실리콘 핀들(180L, 180R)을 구비한다. 최외각의 실리콘 핀들(180L, 180R)의 일부분을 제1절연막(200a)이 덮는다. 한편, 실리콘 핀들 사이, 도 9의 경우 실리콘 핀(120) 및 실리콘 핀들(180L, 180R) 사이, 도 15의 경우 실리콘 핀(180L) 및 실리콘 핀(180R) 사이의 공간영역의 일부분을 제2절연막(260a)이 채운다. 제1절연막(200a) 및 제2절연막(260a)은 식각선택비가 우수한 막질로 형성되는 것이 바람직하다. 예컨대, 제1절연막(200a)은 실리콘산화물로 형성되고 제2절연막(260a)은 실리콘질화물로 형성된다. 실리콘산화물은 예컨대, 실리콘산화막을 포함하고, 실리콘질화물은 실리콘질화막을 포함한다. 한편, 도 9에 도시된 바와 같이, 제2절연막(260a) 아래에 열산화막(240a)이 더 개재될 수 있다.
실리콘 핀들 사이의 공간영역의 폭은 실리콘 핀의 폭보다 더 좁을 수 있다. 또한 각 실리콘 핀의 폭은 사진 식각 공정이 허락하는 해상도보다 더 작은 치수일 수 있다. 실리콘 핀의 폭이 사진 식각 공정이 허락하는 해상도ㅂ다 더 작은 치수일 경우, 실리콘 핀들 사이의 공간영역의 폭은 실리콘 핀의 폭보다 더 좁거나 동일할 수 있다.
이하 도 1 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 형성 방법을 설명하기로 한다. 도 1 내지 도 9는 활성영역의 폭 방향으로(즉, 게이트 라인을 따라) 절단했을 때의 단면이다.
먼저 도 1을 참조하여, 기판(100)을 식각하여 제1실리콘 핀(120)을 형성한다. 이때, 기판이 식각되어진 부분에 대응하는 트렌치(140)가 정의된다. 기판(100)은 실리콘 기판일 수 있다.
다음 도 2를 참조하여, 에피탁시얼(epitaxial) 성장 기술을 이용하여 에피탁시얼 희생막(160)을 형성한다. 에피탁시얼 희생막(160)은 제1실리콘 핀(120) 표면 및 식각된 기판 바닥 표면을 따라서 소정 두께로 형성된다. 에피탁시얼 성장기술은 사진식각공정의 해상도가 허락하는 것보다 더 작은 치수의 두께를 가지는 에피탁시얼막을 형성할 수 있다. 따라서, 에피탁시얼 희생막(160)의 두께는 현재 사진식각공정기술이 허락하는 해상도보다 더 작은 치수로 형성될 수 있다. 이후의 설명으로 분명해지겠지만, 에피탁시얼 희생막(160)의 두께는 인접하는 실리콘 핀 사이의 간격을 결정한다. 따라서, 형성되는 에피탁시얼 희생막(160)의 두께를 조절함으로써 인접하는 실리콘 핀 사이의 간격을 임의로 조절할 수 있다. 특히 인접하는 실리콘 핀 사이의 간격이 사진공정이 허락하는 치수보다 더 좁게 형성될 수 있다.
에피탁시얼 희생막(160)은 실리콘과 결정구조가 같고 격자상수가 비슷한 물질로 형성되는 것이 바람직하다. 일 예로서, 에피탁시얼 희생막(160)은 실리콘게르마늄(SiGe)으로 형성될 수 있다. 또는 산화세슘(CeO2), 불화칼슘(CaF2) 으로 형성될 수도 있다. 하지만, 이들은 단순히 일 예로서 열거한 것뿐이며, 후술하는 에피탁시얼 실리콘막에 대해서 식각 선택비를 가지며 에피탁시얼 실리콘막이 잘 자랄 수 있는 막질이면 어느 것이나 가능하다.
다음 도 3을 참조하여, 에피탁시얼 희생막(160)을 에치백하여 제1실리콘 핀(120)의 양측벽에 잔존하는 희생 실리콘 핀들(160L, 160R)을 형성한다.
다음 도 4를 참조하여 노출된 희생 실리콘 핀들(160, 160R)의 측벽들, 즉 제1실리콘 핀(120)에 접촉하지 않는 측벽들 상에 제2실리콘 핀들(180L, 180R)을 형성한다. 구체적으로, 기판(100) 전면에 즉, 노출된 기판 및 희생 실리콘 핀들(160L, 160R) 상에 에피탁시얼 실리콘막을 형성한 후 에치백 공정을 진행하여 희생 실리콘 핀들(160L, 160R)의 노출된 측벽들(즉, 제1실리콘 핀에 접하지 않는 희생 실리콘 핀들의 측벽들) 상에 제2실리콘 핀들(180L, 180R)을 형성한다. 에피탁시얼 성장 기술을 이용하기 때문에 사진식각공정에 의하는 것보다 제2실리콘 핀들(180L, 180R)의 두께 균일성이 향상된다.
희생 실리콘 핀들(160L, 160R) 및 제2실리콘 핀들(180L, 180R) 형성 공정을 반복적으로 실시하여 원하는 개수의 다중 실리콘 핀을 형성할 수 있다.
다음 도 5를 참조하여, 제2실리콘 핀들(180L, 180R)의 노출된 측벽들(즉, 희생 실리콘 핀들에 접촉하지 않는 측벽들)을 덮도록 제1절연막(200)을 형성한다. 구체적으로, 트렌치(140)를 완전히 채우도록 절연막을 형성한 후 평탄화 공정을 진행하여 실리콘 핀들(120, 180L, 180R)의 높이가 균일하도록 한다. 여기서, 평탄화 공정은 예컨대, 희생 실리콘 핀들(160L, 160R)이 노출될 때까지 진행될 수 있다. 또는 시간을 적절히 조절하여 희생 실리콘 핀들(160R, 160L)이 노출되고 소정 시간 더 평탄화 공정이 진행되도록 할 수 있다.
제1절연막(200)은 예컨대, 통상적인 박막증착 기술에 의한 실리콘산화막으로 형성될 수 있다. 단차도포성이 우수한 실리콘산화막으로 형성하는 것이 바람직하다. 계속해서 제1실리콘 핀(120) 및 제2실리콘 핀들(180L, 180R)에 대해서 채널 이온 주입 공정(210)을 진행한다. 본 발명에 따르면, 희생 실리콘 핀들(160L, 160R)이 있어 제1실리콘 핀(120) 및 제2실리콘 핀들(180L, 180R) 사이의 기판이 보호된다. 따라서, 채널 이온 주입 공정(210)시 제1실리콘 핀(120) 및 제2실리콘 핀들(180L, 180R) 사이의 기판에는 채널 형성용 불순물 이온이 주입되지 않게 되고, 제1실리콘 핀(120) 및 제2실리콘 핀들(180L, 180R)에는 원하는 농도 프로파일을 갖는 채널 형성용 불순물 이온이 주입된다.
다음 도 6을 참조하여, 제1절연막(200)의 일부분을 제거하여 그 높이를 낮추고, 희생 실리콘 핀들(160L, 160R)을 제거한다. 이에 따라 제1실리콘 핀(120) 및 제2실리콘 핀들(180L, 180R)을 포함하는 다중 실리콘 핀(190)이 형성된다. 여기서, 제1절연막(200)의 일부분을 제거한 후 희생 실리콘 핀들(160L, 160R)을 제거하는 것이 바람직하다. 구체적으로 제1절연막(200)의 일부분을 제거하여 그 높이가 제1실리콘 핀(120) 및 제2실리콘 핀들(180L, 180R)보다 더 낮아지도록 한다. 이때, 노출되는 제2실리콘 핀들(180L, 180R)의 높이(hc)가 채널의 높이를 결정한다. 이어서 희생 실리콘 핀들(160L, 160R)을 선택적으로 제거한다. 하지만 그 반대의 순서, 즉, 먼저 희생 실리콘 핀들(160L, 160R)을 제거한 후 제1절연막(200)의 일부분을 제거할 수도 있다.
희생 실리콘 핀들(160L, 160R)의 제거로 인해 그에 대응하는 공간영역(220)이 제1실리콘 핀(120) 및 제2실리콘 핀들(180L, 180R) 사이에 정의된다. 실리콘 핀들 사이의 간격은 희생 실리콘 핀의 두께에 대응한다. 전술한 바와 같이 에피탁시얼 성장 기술을 조절하면 사진식각공정이 허락하는 한계 치수보다 더 작은 두께를 가지는 희생 실리콘 핀을 형성할 수 있어 인접한 실리코 핀들 사이의 간격을 줄일 수 있다.
다음 도 7을 참조하여, 열산화 공정을 진행하여 노출된 제1실리콘 핀 및 제2실리콘 핀들 표면에 열산화막(240)을 형성하고 실리콘 핀들 사이의 공간영역(220)을 완전히 채우도록 잔존하는 제1절연막(200a) 및 열산화막(240) 상에 제2절연막(260)을 형성한다. 열산화막(240)은 실리콘 핀들의 일부가 산화되어 형성되기 때문에 실리콘 핀들(120, 18OL, 180R)의 폭이 당초 폭보다 더 줄어들게 된다. 제2절연막(260)은 제1절연막(200a)에 대해서 식각선택비를 가지는 물질로 형성된다. 예컨대, 제2절연막(260)은 통상의 박막증착 기술에 의한 실리콘질화막으로 형성될 수 있다.
다음 도 8을 참조하여, 실리콘 핀들 사이의 공간영역(220)의 일부분을 채우도록 제2절연막(260)의 일부분을 제거한다. 더 상세하게는, 잔존하는 제1절연막(200a)과 동일한 높이를 가지도록 제2절연막(260)의 일부분을 제거한다. 계속해서 잔존하는 제2절연막(260a)에 의해 노출된 열산화막을 제거한다. 채널 이온 주입 공정을 열산화막을 제거한 후 게이트 산화막을 형성하기 전에 실시할 수 도 있다.
이에 따라 제1절연막(200a) 및 제2절연막(260a)에 의해서 인접한 다중 실리콘 핀들과 전기적으로 격리된 다중 실리콘 핀들(120, 180L, 180R)이 완성된다. 제1절연막(200a) 및 제2절연막(260a)이 소자분리막으로서의 기능, 즉, 다중 실리콘 핀들(120, 180L, 180R)과 도시되지 않은 인접한 다중 실리콘 핀들 사이를 전기적으로 절연시킨다.
상술한 방법에서 열산화막(240)을 형성하지 않을 수도 있다. 바람직하게는 열산화막(240)을 형성한다. 열산화막(240)을 형성하면 실리콘 핀들(120, 180L, 180R)의 두께를 당초 두께보다 더 줄일 수 있기 때문에, 고집적화에 더욱 유리하다. 또한 열산화막(240)은 제2절연막(260)을 제거할 때, 실리콘 핀들(120, 180L, 180R)을 보호하는 역할을 할 수 있다.
다음 도 9를 참조하여, 노출된 실리콘 핀들(120, 180L, 180R) 상에 게이트 절연막(280)을 형성하고 이어서 게이트 전극(300)을 형성한다. 게이트 절연막(280)은 다중 실리콘 핀들(120, 180L, 180R)을 열산화 시키어 형성될 수 있다.
본 실시예에 따르면 실리콘 핀들이 3개 이상 그리고 홀수 개 형성된다.
다음 도 10 내지 도 15는 본 발명의 다른 실시예에 따른 다중 핀 전계효과 트랜지스터를 형성하는 방법을 설명하기 위한 단면도로서 활성영역의 폭 방향으로(즉, 게이트 라인을 따라) 절단했을 때의 단면이다.
먼저, 도 10을 참조하여 기판(100) 상에 에피탁시얼 희생층(160)을 성장시킨다. 예컨대, 기판(100)은 실리콘 기판이며 에피탁시얼 희생층(160)은 실리콘게르마늄으로 형성될 수 있다. 즉 실리콘 기판(100) 상에 잘 알려진 에피탁시얼 성장 기술을 이용하여 실리콘게르마늄을 소정 두께로 형성한다.
다음 도 11을 참조하여, 에피탁시얼 희생층(160)을 패터닝하여 실리콘게르마늄으로 이루어진 희생 실리콘 핀(160a)을 형성한다. 이때, 에피탁시얼 희생층(160)이 식각되어진 부분에 대응하는 트렌치(140)가 정의된다.
다음 도 12를 참조하여, 희생 실리콘 핀(160a)의 양측벽에 실리콘 핀들(180L, 180R)을 형성한다. 구체적으로 에피탁시얼 성장 기술을 사용하여 노출된 기판 및 희생 실리콘 핀(160a) 상에 에피탁시얼 실리콘막을 형성한 후 에치백 공정을 진행한다.
다음 도 13을 참조하여 실리콘 핀들(180L, 180R)의 노출된 측벽들(즉, 희생 실리콘 핀에 접촉하지 않는 측벽들)을 덮도록 제1절연막(200)을 형성한다. 구체적으로, 트렌치(140)를 완전히 채우도록 절연막을 형성한 후 균일한 높이의 실리콘 핀들을 형성하기 위해서 평탄화 공정을 진행한다. 예컨대, 제1절연막은 실리콘산화막으로 형성될 수 있다.
제1절연막(200)을 형성하기 전에 실리콘 핀들(180L, 180R)의 노출된 측벽들에 에피탁시얼 실리콘게르마늄 및 에피탁시얼 실리콘을 반복적으로 형성함으로써, 원하는 개수의 다중 실리콘 핀을 형성할 수 있다. 평탄화 공정을 진행한 후, 실리콘 핀들(180L, 180R)에 대해서 채널 이온 주입 공정(210)을 진행한다.
다음 도 14를 참조하여, 제1절연막(200)의 일부를 제거하여 그 높이를 낮추고 희생 실리콘 핀(160a)을 제거한다. 이에 따라 실리콘 핀들(180L, 180R)을 포함하는 다중 실리콘 핀(190)이 형성된다. 여기서, 제1절연막(200)의 일부분을 제거한 후 희생 실리콘 핀(160a)을 제거하는 것이 바람직하다. 구체적으로 제1절연막(200)의 일부분을 제거하여 그 높이가 실리콘 핀들(180L, 180R)보다 더 낮아지도록 한다. 이어서 희생 실리콘 핀(160a)을 선택적으로 제거한다. 하지만 그 반대의 순서, 즉, 먼저 희생 실리콘 핀(160a)을 제거한 후 제1절연막의 일부분을 제거할 수도 있다. 희생 실리콘 핀(160a)의 제거로 인해 그에 대응하는 공간영역(220)이 실리콘 핀들(180L, 180R) 사이에 정의된다.
다음 도 15를 참조하여 실리콘 핀들(180L, 180R) 사이의 공간영역(220)의 일부분을 채우는 제2절연막(260a)을 형성한다. 구체적으로 실리콘 핀들(180L, 180R) 사이의 공간영역(220)을 완전히 채우도록 절연막을 형성한 후, 그 일부분을 제거하여 그 높이가 잔존하는 제1절연막(200a)의 높이와 동일하도록 한다. 제2절연막(260a)은 예컨대 실리콘질화막으로 형성될 수 있다.
계속해서 도 15를 참조하여, 노출된 실리콘 핀들(180L, 180R) 상에 게이트 절연막(280)을 형성하고 이어서 게이트 전극(300)을 형성한다.
본 실시예에 따르면 실리콘 핀들이 2개 이상 그리고 짝수 개 형성된다.
도 16 내지 도 19는 본 발명의 또 다른 방법에 따른 다중 핀 전계효과 트랜지스터 형성 방법을 설명하기 위한 기판의 단면도들로서 도 4에 후속 하는 공정들을 도시한다.
앞서 설명한 방식과 동일하게 식각된 기판 측면에 즉, 실리콘 핀(또는 에피탁시얼 실리콘게르마늄 핀) 측면에 에피탁시얼 실리콘게르마늄 및 에피탁시얼 실리콘(또는 에피탁시얼 실리콘 및 에피탁시얼 실리콘게르마늄)을 번갈아 가면서 반복적으로 성장시킨 후, 에피탁시얼 실리콘게르마늄 및 에피탁시얼 실리콘게르마늄 핀을 제거하여 도 16에 도시된 바와 같이 다중 실리콘 핀들(190)을 형성한다.
다음 도 17을 참조하여, 실리콘 핀들의 측벽들을 덮는 절연막(200)을 형성한다. 즉, 실리콘 핀들 사이의 공간영역(220) 및 트렌치(140)를 채우는 절연막(200)을 형성한다. 절연막(200)은 예컨대 단차도포성이 우수한 실리콘산화막으로 형성된다. 이어서 실리콘 핀들(120, 180L, 180R)에 대해서 채널 이온 주입 공정(210)을 진행한다
다음 도 18을 참조하여, 절연막(200)의 일부분을 제거하여 그 높이가 실리콘 핀들(120, 180L, 180R)의 높이보다 낮아지도록 한다. 이때 노출되는 실리콘 핀들의 높이(hc)가 채널의 높이를 결정한다.
다음 도 19를 참조하여 노출된 실리콘 핀들 상에 게이트 절연막(280)을 형성하고 이어서 게이트 전극(300)을 형성한다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명에 따르면, 식각된 기판 측면에 에피탁시얼 성장 기술을 적용하여 반복적으로 실리콘게르마늄 및 실리콘을 형성하고 실리콘게르마늄을 제거함으로써 다중 실리콘 핀을 형성한다. 사진식각공정을 사용하는 종래 다중 실리콘 핀 형성 방법과 달리 본 발명은 에피탁시얼 기술을 사용하기 때문에 실리콘 핀 사이의 간격을 종래 방법에 비해 아주 좁게 형성할 수 있고 이에 따라 소자 집적도를 향상시킬 수 있다. 또한, 형성되는 핀들의 두께 균일성을 확보할 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 핀 전계효과 트랜지스터의 다중 실리콘 핀을 형성하는 방법을 설명하기 위한 주요 공정 단계에서의 반도체 기판의 단면도들이다.
도 10 내지 도 15는 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터의 다중 실리콘 핀을 형성하는 방법을 설명하기 위한 주요 공정 단계에서의 반도체 기판의 단면도들이다.
도 16 내지 도 19는 본 발명의 또 다른 실시예에 따른 핀 전계효과 트랜지스터의 다중 실리콘 핀을 형성하는 방법을 설명하기 위한 주요 공정 단계에서의 반도체 기판의 단면도들이다.

Claims (25)

  1. 반도체 기판을 식각하여 제1실리콘 핀을 형성하고;
    상기 실리콘 핀 양측벽에 순차적으로 희생 실리콘 핀들 및 제2실리콘 핀들을 형성하고;
    상기 희생 실리콘 핀들을 제거하는 것을 포함하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  2. 제 1 항에 있어서,
    상기 희생 실리콘 핀을 제거하기 전에, 제1절연막을 형성하여 상기 제2실리콘 핀들의 양측벽을 덮고;
    상기 희생 실리콘 핀들을 제거한 후, 상기 제1절연막의 일부분을 제거하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  3. 제 2 항에 있어서,
    상기 제1절연막의 일부분을 제거한 후, 상기 제1실리콘 핀 및 제2실리콘 핀들을 덮도록 제2절연막을 형성하고;
    잔존하는 제1절연막의 상부 표면과 동일한 높이를 가지도록 상기 제2절연막의 일부분을 제거하고;
    노출된 제1실리콘 핀 및 제2실리콘 핀들 상에 게이트 절연막을 형성하고;
    게이트 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  4. 제 3 항에 있어서,
    상기 제2절연막을 형성하기 전에, 노출된 제1실리콘 핀 및 제2실리콘 핀들 상에 열산화막을 형성하고;
    상기 제2절연막의 일부분을 제거한 후 노출된 열산화막을 제거하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  5. 제 4 항에 있어서,
    상기 제1절연막은 실리콘산화물로 형성되고 상기 제2절연막은 실리콘질화물로 형성되는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  6. 제 1 항에 있어서,
    상기 희생 실리콘 핀을 제거한 후, 상기 제1실리콘 핀 및 제2실리콘 핀들의 측벽들을 덮도록 제1절연막을 형성하고;
    상기 제1절연막의 일부를 제거하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  7. 제 6 항에 있어서,
    노출된 제1실리콘 핀 및 제2실리콘 핀들 상에 게이트 절연막을 형성하고;
    게이트 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  8. 제 4 항 또는 제 7 항에 있어서,
    상기 제1절연막을 형성한 후 상기 희생 실리콘 핀들을 제거하기 전에, 채널 이온 주입을 진행하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  9. 제 8 항에 있어서,
    상기 희생 실리콘 핀들은 상기 제1실리콘 핀을 구비하는 기판 전면에 에피탁시얼 실리콘게르마늄막을 형성한 후 에치백 공정을 진행하여 형성되고,
    상기 제2실리콘 핀은 상기 희생 실리콘 핀들 및 기판 상에 에피탁시얼 실리콘막을 형성한 후 에치백 공정을 진행하여 형성되는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법
  10. 제 1 항에 있어서,
    적어도 1회이상 반복하여 상기 희생 실리콘 핀들 및 제2실리콘 핀들을 형성하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  11. 제 1 항에 있어서,
    상기 희생 실리콘 핀들은 상기 제1실리콘 핀을 구비하는 기판 전면에 에피탁시얼 실리콘게르마늄막을 형성한 후 에치백 공정을 진행하여 형성되고,
    상기 제2실리콘 핀들은 상기 희생 실리콘 핀들 및 기판 상에 에피탁시얼 실리콘막을 형성한 후 에치백 공정을 진행하여 형성되는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  12. 실리콘층 및 실리콘게르마늄층이 차례로 적층된 기판을 준비하고;
    상기 실리콘게르마늄층을 식각하여 희생 실리콘 핀을 형성하고;
    상기 희생 실리콘 핀 양측벽에 실리콘 핀들을 형성하고;
    상기 희생 실리콘 핀을 제거하는 것을 포함하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  13. 제 12 항에 있어서,
    상기 희생 실리콘 핀을 제거하기 전에, 제1절연막을 형성하여 상기 실리콘 핀들의 양측벽을 덮고;
    상기 희생 실리콘 핀을 제거한 후, 상기 제1절연막의 일부를 제거하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  14. 제 13 항에 있어서,
    상기 제1절연막의 일부분을 제거한 후, 상기 제1실리콘 핀 및 제2실리콘 핀들을 덮도록 제2절연막을 형성하고;
    잔존하는 제1절연막의 상부 표면과 동일한 높이를 가지도록 상기 제2절연막의 일부분을 제거하고;
    노출된 제1실리콘 핀 및 제2실리콘 핀들 상에 게이트 절연막을 형성하고;
    게이트 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  15. 제 14 항에 있어서,
    상기 제2절연막을 형성하기 전에, 노출된 제1실리콘 핀 및 제2실리콘 핀들 상에 열산화막을 형성하고;
    상기 제2절연막의 일부분을 제거한 후 노출된 열산화막을 제거하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  16. 제 15 항에 있어서,
    상기 제1절연막은 실리콘산화물로 형성되고 상기 제2절연막은 실리콘질화물로 형성되는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  17. 제 12 항에 있어서,
    상기 희생 실리콘 핀을 제거한 후, 상기 실리콘 핀들의 측벽들을 덮도록 제1절연막을 형성하고;
    상기 제1절연막의 일부를 제거하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  18. 제 17 항에 있어서,
    노출된 실리콘 핀들 상에 게이트 절연막을 형성하고;
    게이트 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  19. 제 15 항 또는 제 18 항에 있어서,
    상기 제1절연막을 형성한 후 상기 희생 실리콘 핀을 제거하기 전에, 채널 이온 주입을 진행하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  20. 제 19 항에 있어서,
    실리콘 및 실리콘게르마늄이 차례로 적층된 기판을 준비하는 것은, 실리콘 기판 상에 에피탁시얼 성장법을 이용하여 실리콘게르마늄을 형성하는 것을 포함하고,
    상기 실리콘 핀들을 형성하는 것은 상기 기판 및 상기 희생 실리콘 핀 상에 에피탁시얼 실리콘막을 형성한 후 에치백 공정을 진행하는 것을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  21. 제 12 항에 있어서,
    적어도 1회이상 반복하여 상기 실리콘 핀들 양측벽에 차례로 추가 희생 실리콘 핀들 및 추가 실리콘 핀들을 형성하는 것을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  22. 제 12 항에 있어서,
    실리콘 및 실리콘게르마늄이 차례로 적층된 기판을 준비하는 것은, 실리콘 기판 상에 에피탁시얼 성장법을 이용하여 실리콘게르마늄을 형성하는 것을 포함하고,
    상기 실리콘 핀들을 형성하는 것은 상기 기판 및 상기 희생 실리콘 핀 상에 에피탁시얼 실리콘막을 형성한 후 에치백 공정을 진행하는 것을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 다중 실리콘 핀 형성 방법.
  23. 기판으로부터 돌출한 복수 개의 실리콘 핀들;
    최외각의 실리콘 핀들의 일부분을 덮는 제1절연막;
    상기 복수 개의 실리콘 핀들 사이의 공간 영역의 일부를 채우되 상기 제1절연막과 동일 높이는 가지는 제2절연막;
    노출된 실리콘 핀들 상에 형성된 게이트 절연막;
    상기 게이트 절연막, 제1절연막 및 제2절연막을 지나는 게이트 전극을 포함하는 핀 전계효과 트랜지스터.
  24. 제23항에 있어서,
    상기 제1절연막은 실리콘산화물이고 상기 제2절연막은 실리콘질화물인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  25. 제23항에 있어서,
    상기 제2절연막 아래에 배치된 열산화막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
KR1020030071439A 2003-10-14 2003-10-14 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법 KR100578130B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030071439A KR100578130B1 (ko) 2003-10-14 2003-10-14 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
US10/947,505 US20050077553A1 (en) 2003-10-14 2004-09-22 Methods of forming multi fin FETs using sacrificial fins and devices so formed

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030071439A KR100578130B1 (ko) 2003-10-14 2003-10-14 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법

Publications (2)

Publication Number Publication Date
KR20050035712A true KR20050035712A (ko) 2005-04-19
KR100578130B1 KR100578130B1 (ko) 2006-05-10

Family

ID=34420651

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030071439A KR100578130B1 (ko) 2003-10-14 2003-10-14 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법

Country Status (2)

Country Link
US (1) US20050077553A1 (ko)
KR (1) KR100578130B1 (ko)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100585178B1 (ko) * 2005-02-05 2006-05-30 삼성전자주식회사 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법
KR100614800B1 (ko) * 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법
KR100741468B1 (ko) * 2006-07-10 2007-07-20 삼성전자주식회사 반도체 장치 및 그 형성 방법
KR100756809B1 (ko) * 2006-04-28 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7579656B2 (en) 2005-09-26 2009-08-25 Samsung Electronics Co., Ltd. Transistor structure for semiconductor device and method of fabricating the same
US7691689B2 (en) 2005-11-04 2010-04-06 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having multiple channel transistors and semiconductor devices fabricated thereby
US7888246B2 (en) 2007-03-05 2011-02-15 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device and a method of fabricating the same
CN103311237A (zh) * 2012-03-08 2013-09-18 台湾积体电路制造股份有限公司 基于FinFET的ESD器件及其形成方法
KR20150060578A (ko) * 2013-11-26 2015-06-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 매립형 실리콘 게르마늄 산화물을 갖는 FinFET 소자를 위한 구조 및 방법
US9616647B2 (en) 2012-10-05 2017-04-11 Samsung Display Co., Ltd. Device for bonding window and method for manufacturing display device using the same

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE549748T1 (de) * 2005-01-28 2012-03-15 Nxp Bv Verfahren zur herstellung eines dual-gate fet
JP4648096B2 (ja) * 2005-06-03 2011-03-09 株式会社東芝 半導体装置の製造方法
US7960791B2 (en) * 2005-06-24 2011-06-14 International Business Machines Corporation Dense pitch bulk FinFET process by selective EPI and etch
KR100707200B1 (ko) * 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
EP1764827A1 (en) * 2005-09-16 2007-03-21 Interuniversitair Microelektronica Centrum ( Imec) Recursive spacer defined patterning
US7264743B2 (en) * 2006-01-23 2007-09-04 Lam Research Corporation Fin structure formation
KR101177282B1 (ko) * 2006-03-24 2012-08-24 삼성전자주식회사 반도체 메모리 소자의 제조 방법
US7573108B2 (en) 2006-05-12 2009-08-11 Micron Technology, Inc Non-planar transistor and techniques for fabricating the same
TWI283482B (en) * 2006-06-05 2007-07-01 Promos Technologies Inc Multi-fin field effect transistor and fabricating method thereof
KR100817074B1 (ko) * 2006-11-08 2008-03-26 삼성전자주식회사 핀 형태의 활성영역을 갖는 반도체소자 및 그의 제조방법
KR100945499B1 (ko) * 2006-12-01 2010-03-09 주식회사 하이닉스반도체 상변환 기억 소자의 트랜지스터 및 그의 제조방법
US7932551B2 (en) * 2006-12-28 2011-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of fabricating the same comprising a dual fin structure
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
US7902057B2 (en) * 2007-07-31 2011-03-08 Micron Technology, Inc. Methods of fabricating dual fin structures
JP2009206306A (ja) * 2008-02-28 2009-09-10 Seiko Epson Corp 半導体装置の製造方法及び電気光学装置の製造方法
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8048723B2 (en) * 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8293616B2 (en) 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
US8519481B2 (en) * 2009-10-14 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
CN102347349B (zh) * 2010-07-28 2014-07-23 中国科学院微电子研究所 半导体结构及其制作方法
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
JP5646416B2 (ja) * 2011-09-01 2014-12-24 株式会社東芝 半導体装置の製造方法
US9293584B2 (en) * 2011-11-02 2016-03-22 Broadcom Corporation FinFET devices
US9893163B2 (en) * 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
CN108172548B (zh) 2011-12-21 2023-08-15 英特尔公司 用于形成金属氧化物半导体器件结构的鳍的方法
CN103295900B (zh) * 2012-03-02 2016-08-10 中芯国际集成电路制造(上海)有限公司 形成鳍部及鳍式场效应晶体管的方法
US8987835B2 (en) * 2012-03-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a buried semiconductor material between two fins
US8618616B2 (en) * 2012-04-13 2013-12-31 GlobalFoundries, Inc. FinFET structures and methods for fabricating the same
US8652932B2 (en) * 2012-04-17 2014-02-18 International Business Machines Corporation Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures
CN103474353B (zh) * 2012-06-08 2016-01-20 中芯国际集成电路制造(上海)有限公司 一种鳍片和sti结构制作方法
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8617961B1 (en) * 2012-07-18 2013-12-31 International Business Machines Corporation Post-gate isolation area formation for fin field effect transistor device
US9728464B2 (en) 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8987790B2 (en) 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
CN103871888B (zh) * 2012-12-18 2017-09-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US8809171B2 (en) * 2012-12-28 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming FinFETs having multiple threshold voltages
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US8927373B2 (en) 2013-03-13 2015-01-06 Samsung Electronics Co, Ltd. Methods of fabricating non-planar transistors including current enhancing structures
US9356147B2 (en) * 2013-06-14 2016-05-31 Globalfoundries Inc. FinFET spacer etch for eSiGe improvement
US9000498B2 (en) * 2013-06-28 2015-04-07 Stmicroelectronics, Inc. FinFET with multiple concentration percentages
US9054218B2 (en) 2013-08-07 2015-06-09 International Business Machines Corporation Method of manufacturing a FinFET device using a sacrificial epitaxy region for improved fin merge and FinFET device formed by same
US8999821B2 (en) * 2013-08-19 2015-04-07 Applied Materials, Inc. Fin formation by epitaxial deposition
US9520502B2 (en) * 2013-10-15 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having epitaxial capping layer on fin and methods for forming the same
US9985030B2 (en) 2014-04-07 2018-05-29 International Business Machines Corporation FinFET semiconductor device having integrated SiGe fin
US9437699B2 (en) * 2014-10-03 2016-09-06 Taiwan Semiconductor Manufacturing Company Limited Method of forming nanowires
CN105870014B (zh) * 2015-01-19 2019-06-14 中国科学院微电子研究所 一种鳍的形成方法
US10312149B1 (en) 2015-03-26 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure and method for forming the same
US9418994B1 (en) * 2015-03-26 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure
US9362361B1 (en) 2015-05-18 2016-06-07 Globalfoundries Inc. Methods of forming elastically relaxed SiGe virtual substrates on bulk silicon
US9324617B1 (en) * 2015-05-18 2016-04-26 Globalfoundries Inc. Methods of forming elastically relaxed SiGe virtual substrates on bulk silicon
CN105047717A (zh) * 2015-06-30 2015-11-11 上海华力微电子有限公司 鳍式场效应晶体管结构及其制作方法
US9443953B1 (en) 2015-08-24 2016-09-13 International Business Machines Corporation Sacrificial silicon germanium channel for inversion oxide thickness scaling with mitigated work function roll-off and improved negative bias temperature instability
US9449882B1 (en) * 2015-10-29 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9978748B2 (en) 2015-12-09 2018-05-22 International Business Machines Corporation Method of cutting fins to create diffusion breaks for finFETs
CN106057678B (zh) * 2016-06-17 2019-07-30 中国科学院微电子研究所 基于外延层的半导体器件及其制造方法及包括其的电子设备
US9799570B1 (en) 2017-02-13 2017-10-24 International Business Machines Corporation Fabrication of vertical field effect transistors with uniform structural profiles
US10468501B2 (en) * 2017-09-29 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-filling germanium through selective bottom-up growth
CN109786327B (zh) * 2017-11-10 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
WO2019132891A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Transistors with high density channel semiconductor over dielectric material
KR20210055785A (ko) 2018-10-03 2021-05-17 램 리써치 코포레이션 나노와이어들을 위한 선택적인 에칭
US11257932B2 (en) * 2020-01-30 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor device structure and method for forming the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166084A (en) * 1991-09-03 1992-11-24 Motorola, Inc. Process for fabricating a silicon on insulator field effect transistor
US6548373B2 (en) * 1999-09-15 2003-04-15 United Microelectronics Corp. Method for forming shallow trench isolation structure
US6437375B1 (en) * 2000-06-05 2002-08-20 Micron Technology, Inc. PD-SOI substrate with suppressed floating body effect and method for its fabrication
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6630388B2 (en) * 2001-03-13 2003-10-07 National Institute Of Advanced Industrial Science And Technology Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US6765303B1 (en) * 2003-05-06 2004-07-20 Advanced Micro Devices, Inc. FinFET-based SRAM cell
US7078299B2 (en) * 2003-09-03 2006-07-18 Advanced Micro Devices, Inc. Formation of finFET using a sidewall epitaxial layer

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100614800B1 (ko) * 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법
KR100585178B1 (ko) * 2005-02-05 2006-05-30 삼성전자주식회사 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법
US7579656B2 (en) 2005-09-26 2009-08-25 Samsung Electronics Co., Ltd. Transistor structure for semiconductor device and method of fabricating the same
US7952140B2 (en) 2005-11-04 2011-05-31 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having multiple channel transistors and semiconductor devices fabricated thereby
US7691689B2 (en) 2005-11-04 2010-04-06 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having multiple channel transistors and semiconductor devices fabricated thereby
KR100756809B1 (ko) * 2006-04-28 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100741468B1 (ko) * 2006-07-10 2007-07-20 삼성전자주식회사 반도체 장치 및 그 형성 방법
US7888246B2 (en) 2007-03-05 2011-02-15 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device and a method of fabricating the same
US8101509B2 (en) 2007-03-05 2012-01-24 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device
US8373165B2 (en) 2007-03-05 2013-02-12 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device and a method of fabricating the same
CN103311237A (zh) * 2012-03-08 2013-09-18 台湾积体电路制造股份有限公司 基于FinFET的ESD器件及其形成方法
CN103311237B (zh) * 2012-03-08 2015-11-04 台湾积体电路制造股份有限公司 基于FinFET的ESD器件及其形成方法
US9616647B2 (en) 2012-10-05 2017-04-11 Samsung Display Co., Ltd. Device for bonding window and method for manufacturing display device using the same
US11090919B2 (en) 2012-10-05 2021-08-17 Samsung Display Co., Ltd. Device for bonding window and method for manufacturing display device using the same
KR20150060578A (ko) * 2013-11-26 2015-06-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 매립형 실리콘 게르마늄 산화물을 갖는 FinFET 소자를 위한 구조 및 방법

Also Published As

Publication number Publication date
KR100578130B1 (ko) 2006-05-10
US20050077553A1 (en) 2005-04-14

Similar Documents

Publication Publication Date Title
KR100578130B1 (ko) 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
US10157920B2 (en) Multi-fin device and method of making same
US7741182B2 (en) Method of fabricating a dual gate FET
KR100552058B1 (ko) 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR100444095B1 (ko) 전계 효과 트랜지스터 형성 방법 및 2중 게이트 전계 효과 트랜지스터 형성 방법
KR100499159B1 (ko) 리세스 채널을 갖는 반도체장치 및 그 제조방법
TWI524531B (zh) 鰭型場效電晶體與半導體裝置之製造方法
JP3543946B2 (ja) 電界効果型トランジスタ及びその製造方法
US8786057B2 (en) Integrated circuit on corrugated substrate
JP4378293B2 (ja) 歪みＳｉＭＯＳＦＥＴを形成するための構造および方法
US9607995B2 (en) Semiconductor structure and fabrication method thereof, and static random access memory cell
US10263111B2 (en) FinFET and method for manufacturing the same
US20100065917A1 (en) Semiconductor device and method of manufacturing the same
JP5645368B2 (ja) 半導体装置およびその製造方法
TW201806156A (zh) 半導體結構及其製作方法
US20210202322A1 (en) Semiconductor device
JP2007149942A (ja) 半導体装置およびその製造方法
JP2008085357A (ja) 電界効果型トランジスタの製造方法
US9536986B2 (en) Enriched, high mobility strained fin having bottom dielectric isolation
JP2007506290A (ja) 絶縁構造部上の半導体チャンネル
US10643997B2 (en) Semiconductor device with metal gates
KR20050028628A (ko) 반도체 소자 및 그 제조 방법
TW202240874A (zh) 垂直通道矽場效應電晶體的製造製程
US9853153B2 (en) Method of manufacturing fin field effect transistor
CN112687622A (zh) 鳍式场效应晶体管的单扩散区切断结构及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090415

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee