CN103295900B - 形成鳍部及鳍式场效应晶体管的方法 - Google Patents

形成鳍部及鳍式场效应晶体管的方法 Download PDF

Info

Publication number
CN103295900B
CN103295900B CN201210053862.1A CN201210053862A CN103295900B CN 103295900 B CN103295900 B CN 103295900B CN 201210053862 A CN201210053862 A CN 201210053862A CN 103295900 B CN103295900 B CN 103295900B
Authority
CN
China
Prior art keywords
fin
semiconductor layer
layer
semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210053862.1A
Other languages
English (en)
Other versions
CN103295900A (zh
Inventor
王文博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201210053862.1A priority Critical patent/CN103295900B/zh
Priority to US13/777,142 priority patent/US9129994B2/en
Publication of CN103295900A publication Critical patent/CN103295900A/zh
Application granted granted Critical
Publication of CN103295900B publication Critical patent/CN103295900B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种形成鳍部及鳍式场效应晶体管的方法，形成鳍部的方法包括：提供具有第一鳍部的基底；利用外延生长法在第一鳍部平行其延伸方向的两侧面交叠形成第一半导体层和第二半导体层，所述第一半导体层和第二半导体层均至少为一层，所述第二半导体层的材料和所述第一鳍部的材料相同；去除所述第一半导体层，所述第二半导体层作为第二鳍部，所述鳍部包括所述第一鳍部和第二鳍部。本技术方案可以增加鳍部的密度。

Description

形成鳍部及鳍式场效应晶体管的方法
技术领域
本发明涉及半导体技术领域，尤其涉及形成鳍部及鳍式场效应晶体管的方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，鳍式场效应晶体管包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构包括栅介质层(图中未示出)和位于栅介质层上的栅电极12。对于Fin FET，鳍部14的顶部以及沿鳍部延伸方向的两侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
随着半导体技术的发展，器件结构进一步等比缩小，当电源电压低于1V时，普通体硅CMOS电路速度剧减，这是因为当降低阈值电压时，很难做到不使器件电流驱动性能下降、不增大静态泄漏电流。加之，器件驱动性能的下降因器件寄生效应、内层互连布线和结电容的增加而显得更为严重。因此，为了实现CMOS芯片的高速、低功耗，必须在以下几个方面进行技术上的革新，如更新IC设计，采用新型材料(如SOI、低介电介质)，低阻金属(Cu)互连。更新体硅IC设计必将增加电路的复杂性，从而增加IC制造成本。现有技术中，为了提高器件的性能，采用SOI(silicon-on-insulator，绝缘体上硅)结构形成鳍式晶体管。
图2～图3为现有技术中利用SOI结构形成鳍式场效应晶体管的方法，现有技术中利用SOI结构形成鳍式场效应晶体管的方法包括：参考图2，提供SOI衬底，该SOI衬底包括第一半导体衬底21，位于第一半导体衬底21上的埋层22，位于埋层22上的第二半导体衬底23；参考图3，图形化第二半导体衬底23形成鳍部24。之后形成栅极结构、源极和漏极。
鳍式场效应晶体管驱动电流的大小与鳍部24的密度有关，鳍部24的密度越大，鳍式场效应晶体管驱动电流越大。现有技术中，图形化第二半导体衬底23形成鳍部24的方法为光刻、刻蚀。由于现有技术中，受光刻分辨率的限制，相邻两鳍部24之间的节距(fin pitch)d较大，鳍部的密度相应较小。利用现有技术的光刻、刻蚀工艺形成鳍部24时，鳍部24的密度不能进一步增大，相应的鳍式场效应晶体管的驱动电流也不能提高。
更多关于鳍式场效应晶体管的结构及形成方法请参考公开号为“US7868380B2”的美国专利。
发明内容
本发明解决的问题是现有技术中鳍式场效应晶体管的鳍部的密度较小。
为解决上述问题，本发明具体实施例提供一种形成鳍部的方法，包括：
提供具有第一鳍部的基底；
利用外延生长法在第一鳍部平行其延伸方向的两侧面交叠形成第一半导体层和第二半导体层，所述第一半导体层和第二半导体层均至少为一层，所述第二半导体层的材料和所述第一鳍部的材料相同；
去除所述第一半导体层，所述第二半导体层作为第二鳍部，所述鳍部包括所述第一鳍部和第二鳍部。
可选的，所述利用外延生长法在第一鳍部平行其延伸方向的两侧面交叠形成第一半导体层和第二半导体层包括：
利用外延生长法在第一鳍部的表面交叠形成第一半导体层和第二半导体层；
对所述第一半导体层、第二半导体层进行平坦化，使所述第一半导体层的顶面、第二半导体层的顶面与所述第一鳍部的顶面相平。
可选的，利用化学机械抛光进行所述平坦化。
可选的，在形成第一半导体层、第二半导体层之前，还包括：在所述第一鳍部的表面形成氧化层；湿法剥离所述氧化层。
可选的，利用湿氧或干氧氧化所述第一鳍部，在所述第一鳍部的表面形成氧化层。
可选的，所述第一半导体层的材料为单晶锗硅，所述第二半导体层的材料为单晶硅。
可选的，利用高选择比湿法刻蚀或干法刻蚀去除所述第一半导体层。
可选的，所述具有第一鳍部的基底的形成方法包括：
提供SOI衬底，所述SOI衬底包括：第一半导体衬底，位于所述第一半导体衬底上的埋层，位于所述埋层上的第二半导体衬底；
对所述第二半导体衬底进行图形化形成第一鳍部。
可选的，所述第一半导体衬底的材料为单晶硅。
可选的，所述第二半导体衬底的材料为单晶硅。
可选的，所述埋层的材料为氧化硅。
可选的，图形化所述第二半导体衬底的方法为光刻、刻蚀。
本发明具体实施例还提供一种形成鳍式场效应晶体管的方法，包括：
用所述的方法形成鳍部。
与现有技术相比，本发明具有以下优点：
本发明具体实施例的形成鳍部的方法，提供具有第一鳍部的基底，在第一鳍部平行其延伸方向的两侧面交叠形成第一半导体层和第二半导体层，第一半导体层和第二半导体层均至少为一层，之后，去除第一半导体层，由第二半导体层作为第二鳍部，第一鳍部和第二鳍部共同构成了鳍式场效应晶体管的鳍部。其中，第一鳍部相当于现有技术中的鳍部，利用外延生长法形成第二鳍部，形成的鳍部包括第一鳍部和第二鳍部，由于外延生长没有分辨率的限制，依此方法可以增加鳍部的密度，克服现有技术中光刻工艺的限制而无法增加鳍部密度的缺点。
在具体实施例中，外延生长形成的第一半导体层、第二半导体层也形成在第一鳍部的顶面，可以对第一半导体层、第二半导体层进行平坦化，使第一半导体层的顶面、第二半导体层的顶面与第一鳍部的顶面相平，工艺简单。
在具体实施例中，如果第一鳍部的宽度较大时，可以在第一鳍部的表面形成氧化层，然后剥离氧化层，以此来减薄第一鳍部达到减小第一鳍部宽度的目的。具体的，可以通过氧化第一鳍部的时间控制氧化层的厚度，来达到控制剩余的第一鳍部的宽度，因此对第一鳍部的减薄工艺简单，容易控制。
附图说明
图1为现有技术的一种鳍式场效应晶体管的立体结构示意图；
图2～图3为现有技术中利用SOI结构形成鳍式晶体管的方法的剖面结构示意图；
图4为本发明具体实施例形成鳍部的方法的流程示意图；
图5～图9、图11、图12为本发明具体实施例形成鳍部的方法的剖面结构示意图；
图10为图9所示的第一鳍部、第一半导体层、第二半导体层的顶视示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
图4为本发明具体实施例形成鳍部的方法的流程示意图，参考图4，本发明具体实施例形成鳍部的方法包括：
步骤S41，提供具有第一鳍部的基底；
步骤S42，利用外延生长法在第一鳍部平行其延伸方向的两侧面交叠形成第一半导体层和第二半导体层，所述第一半导体层和第二半导体层均至少为一层，所述第二半导体层的材料和所述第一鳍部的材料相同；
步骤S43，去除所述第一半导体层，所述第二半导体层作为第二鳍部，所述鳍部包括所述第一鳍部和第二鳍部。
图5～图12为本发明具体实施例形成鳍部的方法的剖面结构示意图，结合参考图4和图5～图12详细说明本发明具体实施例形成鳍部的方法。
结合参考图4和图6，执行步骤S41，提供具有第一鳍部44的基底40。本发明具体实施例中，具有第一鳍部44的基底40的形成方法包括：参考图5，提供SOI衬底，所述SOI衬底包括：第一半导体衬底41，位于所述第一半导体衬底41上的埋层42，位于所述埋层42上的第二半导体衬底43；参考图6，对所述第二半导体衬底43进行图形化形成第一鳍部44，其中图形化第二半导体衬底43的方法为光刻、刻蚀工艺。第一半导体衬底41的材料选择单晶硅，第二半导体衬底43的材料选择单晶硅，埋层42的材料选择氧化硅。但本发明中，第一半导体衬底41、第二半导体衬底43的材料不限于单晶硅，也可以选自单晶锗或者单晶锗硅、Ⅲ-Ⅴ族元素化合物、单晶碳化硅；埋层42不限于氧化硅层，也可以为本领域技术人员公知的其他介质层。
本发明具体实施例中，图形化所述第二半导体衬底43的方法为光刻、刻蚀，但本发明中，图形化第二半导体衬底43的方法不限于光刻、刻蚀工艺。
另外，本发明具体实施例中，基底40不限于通过刻蚀SOI衬底的第二半导体衬底形成，基底40也可以为单层的半导体层，例如可以为体硅(bulkwafer)，对该单层的半导体层进行光刻、刻蚀形成第一鳍部。
接着，参考图7，在第一鳍部44的表面形成氧化层45；之后，参考图8，利用湿法剥离所述氧化层45。在湿法剥离氧化层45后，第一鳍部44的宽度w减小，即第一鳍部44减薄，而且，第一鳍部44的高度也减小。在本发明具体实施例中，高温条件下利用湿氧或干氧氧化第一鳍部44，在所述第一鳍部44的表面形成氧化层45。其中高温氧化的温度范围可以很大，一般在700-1200度之间，温度越高，对第一鳍部的氧化速度越快。具体的，可以通过氧化第一鳍部44的时间控制氧化层45的厚度，来达到控制剩余的第一鳍部44的宽度w，因此该减薄工艺简单，容易控制。其中，干氧指通氧气进行氧化，湿氧指通水蒸气进行氧化。去除所述氧化层的方法为：湿法剥离，即利用湿法刻蚀去除氧化层。其中，第一鳍部44与埋层42接触的面为底面，与该底面相对的面为第一鳍部44的顶面，底面和顶面之间的面为第一鳍部的侧面，在第一鳍部的表面形成氧化层45具体指在第一鳍部44的顶面和侧面形成氧化层45。
在该具体实施例中，由于第一鳍部44的宽度较大，因此在第一鳍部的表面形成氧化层，然后剥离氧化层，以此来减薄第一鳍部达到减小第一鳍部宽度的目的。但本发明中，当第一鳍部44的宽度w满足器件的要求，不需要进行减薄时，则无需在第一鳍部44的表面形成氧化层，通过剥离氧化层减薄第一鳍部44。
结合参考图4和图11，执行步骤S42，利用外延生长法在第一鳍部44平行其延伸方向的两侧面交叠形成第一半导体层46和第二半导体层47，所述第一半导体层46和第二半导体层47均至少为一层，所述第二半导体层47的材料和所述第一鳍部44的材料相同。本发明具体实施例中，第一半导体层46的材料为单晶锗硅，第二半导体层47的材料为单晶硅。
本发明具体实施例中，利用外延生长法在第一鳍部44平行其延伸方向的两侧面交叠形成第一半导体层46和第二半导体层47包括：结合参考图9和图10，图10为图9所示的第一鳍部44、第一半导体层46、第二半导体层47的顶视示意图，利用外延生长法在第一鳍部44的表面交叠形成第一半导体层46和第二半导体层47，即先利用外延生长法在第一鳍部44的表面形成第一半导体层46，然后利用外延生长法在第一半导体层46的表面形成第二半导体层47，如果形成的第一半导体层46和第二半导体层47均为两层以上包括两层，则依次类推形成多层结构的第一半导体层46和第二半导体层47，图9中显示的为多层结构的第一半导体层46和第二半导体层47，且第一半导体层46和第二半导体层47交叠形成，具体的形成第一半导体层46、第二半导体层47的层数需要根据实际需求确定；以上提到的第一鳍部44的表面包括第一鳍部44的顶面、以及四个侧面，其中第一鳍部44与埋层42接触的面为底面，与该底面相对的面为顶面，底面和顶面之间的面为侧面；第一半导体层46的表面指第一半导体层46的顶面、以及四个侧面，第一半导体层46与埋层42接触的面为底面，与该底面相对的面为顶面，底面和顶面之间的面为侧面。之后，结合参考图11，对所述第一半导体层、第二半导体层进行平坦化，使所述第一半导体层的顶面、第二半导体层的顶面与所述第一鳍部的顶面相平。本发明具体实施例中，利用化学机械抛光进行所述平坦化。
本发明具体实施例中，外延生长形成位于最内层的第一半导体层46时，第一半导体层46形成在第一鳍部44的顶面以及四个侧面；外延生长形成最内层的第二半导体层47时，第二半导体层47形成在第一半导体层的顶面以及四个侧面；依次类推。为了形成鳍式场效应晶体管的鳍部，需要去除高出第一鳍部44顶面的第一半导体层46和第二半导体层47，本发明具体实施例中利用化学机械抛光去除高出第一鳍部44顶面的第一半导体层46和第二半导体层47，但不限于化学机械抛光。在去除高出第一鳍部44顶面的第一半导体层46和第二半导体层47后，也可以继续去除相同高度的第一半导体层、第二半导体层和第一鳍部，只要确保剩余的第一半导体层的顶面、第二半导体层的顶面、第一鳍部的顶面三者在一个平面内即可；具体实施时，需要根据实际需求确定。
另外，本发明具体实施例中，化学机械抛光工艺之后，结合参考图9、图10和图11，抛光后的第一半导体层46、第二半导体层47均位于第一鳍部44的四个侧面，而仅位于和第一鳍部44延伸方向平行的两个侧面441的第二半导体层47可以作为第二鳍部，但位于另两个侧面442上的第二半导体层47不影响鳍式场效应晶体管的性能，可选择刻蚀去除或保留此两侧面442的半导体层。
在本发明中，利用外延生长法在第一鳍部平行其延伸方向的两侧面交叠形成第一半导体层和第二半导体层的方法不限于以上具体实施例描述的方法，可以为利用水平外延仅在第一鳍部的四个侧面交叠形成第一半导体层和第二半导体层，这样可以省去化学机械抛光工艺。也可以为，利用水平外延仅在第一鳍部平行其延伸方向的两个侧面交叠形成第一半导体层和第二半导体层，另两个侧面覆盖掩膜层，不在该另两个侧面形成第一半导体层和第二半导体层，之后可以去除覆盖的掩膜层。
结合参考图4和图12，执行步骤S43，去除所述第一半导体层46，所述第二半导体层47作为第二鳍部，所述鳍部包括所述第一鳍部44和第二鳍部即第二半导体层47。在本发明具体实施例中，去除所述第一半导体层46具体为去除平坦化后的第一半导体层，鳍部包括减薄后的第一鳍部44和第二鳍部，该第二鳍部为平坦化后的二半导体层47位于平行第一鳍部44平行其延伸方向的两个侧面的部分。本发明具体实施例中，利用高选择比湿法刻蚀或干法刻蚀去除平坦化后的第一半导体层。
本发明具体实施例的形成鳍部的方法，提供具有第一鳍部的基底，在第一鳍部平行其延伸方向的两侧面交叠形成第一半导体层和第二半导体层，第一半导体层和第二半导体层均至少为一层，之后，去除第一半导体层，由第二半导体层作为第二鳍部，第一鳍部和第二鳍部共同构成了鳍式场效应晶体管的鳍部。其中，第一鳍部相当于现有技术中的鳍部，利用外延生长法形成第二鳍部，以此来增加鳍部的密度，克服现有技术中光刻工艺的限制而无法增加鳍部密度的缺点。
在具体实施例中，外延生长形成的第一半导体层、第二半导体层也形成在第一鳍部的顶面，可以对第一半导体层、第二半导体层进行平坦化，使第一半导体层的顶面、第二半导体层的顶面与第一鳍部的顶面相平，工艺简单。
在具体实施例中，如果第一鳍部的宽度较大时，可以在第一鳍部的表面形成氧化层，然后剥离氧化层，以此来减薄第一鳍部达到减小第一鳍部宽度的目的。具体的，可以通过氧化第一鳍部的时间控制氧化层的厚度，来达到控制剩余的第一鳍部的宽度，因此对第一鳍部的减薄工艺简单，容易控制。
本发明具体实施例还提供一种形成鳍式场效应晶体管的方法，包括：用以上所述的方法形成鳍部；之后形成栅极结构、源极和漏极。形成源极和漏极的方法为本领域技术人员公知技术，在此不做赘述。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (9)

1.一种形成鳍部的方法，其特征在于，包括：
提供SOI衬底，所述SOI衬底包括：第一半导体衬底，位于所述第一半导体衬底上的埋层，位于所述埋层上的第二半导体衬底；
对所述第二半导体衬底进行图形化形成第一鳍部；
利用外延生长法在第一鳍部的表面交叠形成第一半导体层和第二半导体层；
在形成第一半导体层、第二半导体层之前，还包括：在所述第一鳍部的表面形成氧化层；湿法剥离所述氧化层形成减薄的第一鳍部；
利用化学机械抛光对所述第一半导体层、第二半导体层进行平坦化，使所述第一半导体层的顶面、第二半导体层的顶面与减薄的所述第一鳍部的顶面相平，所述第一半导体层和第二半导体层均至少为一层，所述第二半导体层的材料和所述第一鳍部的材料相同；
去除所述第一半导体层，所述第二半导体层作为第二鳍部，所述鳍部包括减薄的所述第一鳍部和所述第二鳍部。
2.如权利要求1所述的形成鳍部的方法，其特征在于，利用湿氧或干氧氧化所述第一鳍部，在所述第一鳍部的表面形成氧化层。
3.如权利要求1所述的形成鳍部的方法，其特征在于，所述第一半导体层的材料为单晶锗硅，所述第二半导体层的材料为单晶硅。
4.如权利要求1所述的形成鳍部的方法，其特征在于，利用高选择比湿法刻蚀或干法刻蚀去除所述第一半导体层。
5.如权利要求1所述的形成鳍部的方法，其特征在于，所述第一半导体衬底的材料为单晶硅。
6.如权利要求1所述的形成鳍部的方法，其特征在于，所述第二半导体衬底的材料为单晶硅。
7.如权利要求1所述的形成鳍部的方法，其特征在于，所述埋层的材料为氧化硅。
8.如权利要求1所述的形成鳍部的方法，其特征在于，图形化所述第二半导体衬底的方法为光刻、刻蚀。
9.一种形成鳍式场效应晶体管的方法，其特征在于，包括：
用权利要求1～8任一项所述的方法形成鳍部。
CN201210053862.1A 2012-03-02 2012-03-02 形成鳍部及鳍式场效应晶体管的方法 Active CN103295900B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201210053862.1A CN103295900B (zh) 2012-03-02 2012-03-02 形成鳍部及鳍式场效应晶体管的方法
US13/777,142 US9129994B2 (en) 2012-03-02 2013-02-26 Fin field effect transistor and fabrication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210053862.1A CN103295900B (zh) 2012-03-02 2012-03-02 形成鳍部及鳍式场效应晶体管的方法

Publications (2)

Publication Number Publication Date
CN103295900A CN103295900A (zh) 2013-09-11
CN103295900B true CN103295900B (zh) 2016-08-10

Family

ID=49042346

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210053862.1A Active CN103295900B (zh) 2012-03-02 2012-03-02 形成鳍部及鳍式场效应晶体管的方法

Country Status (2)

Country Link
US (1) US9129994B2 (zh)
CN (1) CN103295900B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8883570B2 (en) * 2012-07-03 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate FETs and methods for forming the same
US9006786B2 (en) * 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9263555B2 (en) * 2014-07-03 2016-02-16 Globalfoundries Inc. Methods of forming a channel region for a semiconductor device by performing a triple cladding process
CN105047717A (zh) * 2015-06-30 2015-11-11 上海华力微电子有限公司 鳍式场效应晶体管结构及其制作方法
US10763118B2 (en) * 2018-07-11 2020-09-01 International Business Machines Corporation Cyclic selective deposition for tight pitch patterning

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054741A (zh) * 2009-10-27 2011-05-11 台湾积体电路制造股份有限公司 形成集成电路结构的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1308063B1 (it) * 1999-05-28 2001-11-29 St Microelectronics Srl Procedimento per la realizzazione di una fetta di materialesemiconduttore comprendente regioni di potenza dielettricamente
US6864164B1 (en) * 2002-12-17 2005-03-08 Advanced Micro Devices, Inc. Finfet gate formation using reverse trim of dummy gate
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
KR100578130B1 (ko) * 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
KR100577562B1 (ko) 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
US7026195B2 (en) * 2004-05-21 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Planarizing method for forming FIN-FET device
ATE549748T1 (de) * 2005-01-28 2012-03-15 Nxp Bv Verfahren zur herstellung eines dual-gate fet
US7960791B2 (en) * 2005-06-24 2011-06-14 International Business Machines Corporation Dense pitch bulk FinFET process by selective EPI and etch
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054741A (zh) * 2009-10-27 2011-05-11 台湾积体电路制造股份有限公司 形成集成电路结构的方法

Also Published As

Publication number Publication date
US9129994B2 (en) 2015-09-08
US20130228863A1 (en) 2013-09-05
CN103295900A (zh) 2013-09-11

Similar Documents

Publication Publication Date Title
CN103295900B (zh) 形成鳍部及鳍式场效应晶体管的方法
US7800152B2 (en) Methods for manufacturing a finfet using a conventional wafer and apparatus manufactured therefrom
TWI287867B (en) Independently accessed double-gate and tri-gate transistors in same process flow
KR100304713B1 (ko) 부분적인 ｓｏｉ 구조를 갖는 반도체소자 및 그 제조방법
JP2003298051A (ja) ダブルゲートｆｅｔ素子及びその製造方法
CN107068562A (zh) 三维鳍式隧穿场效应晶体管
JP2008021930A (ja) 半導体装置
US11362087B2 (en) Systems and methods for fabricating FinFETs with different threshold voltages
TWI524433B (zh) 積體電路及製造具有包覆非平面電晶體結構之積體電路的方法
TW200845398A (en) Semiconductor device and manufacture method thereof
CN110534570A (zh) 半导体器件
CN103258738A (zh) 超晶格纳米线场效应晶体管及其形成方法
WO2011131028A1 (zh) 一种体区接触的soi晶体管结构及其制备方法
TWI686903B (zh) 斷閘極金氧半場效電晶體的閘極結構及其製造方法
CN205749689U (zh) 一种鳍式场效应晶体管寄生电容的测试结构
CN111435678B (zh) 环栅晶体管的制备方法
JP4131897B2 (ja) Ｓｏｉ素子の製造方法
JP3425603B2 (ja) 電界効果トランジスタの製造方法
CN108511393A (zh) 制造半导体器件的方法和半导体器件
TWI528424B (zh) 於金氧半場效電晶體形成遮蔽閘之方法
CN103730361B (zh) 半导体器件制造方法
CN104425277A (zh) 晶体管的形成方法
CN104752501B (zh) 一种半导体器件及其制造方法
US7372106B2 (en) Semiconductor device and method for manufacturing semiconductor device
CN113013035B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant