CN107068562A - 三维鳍式隧穿场效应晶体管 - Google Patents

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Abstract

本发明涉及三维鳍式隧穿场效应晶体管，其中，一种形成隧穿场效应晶体管的方法包括在衬底上的半导体鳍片上方形成栅极结构，在该栅极结构之间具有至少两个间距；以及在该栅极结构之间凹入该鳍片。在该鳍片上方沉积第一介电层，以填充其间具有较小间距的该栅极结构之间的第一间隙。用第二介电层填充具有较大间距的该栅极结构之间的第二间隙。通过蚀刻该第一介电层打开该第一间隙，而该第二介电层防止打开该第二间隙。在该第一间隙中的该鳍片上形成源区。介电质填充该第一间隙中的该源区。通过蚀刻该第二介电层及该第一介电层打开该第二间隙。在该第二间隙中的该鳍片上形成漏区。

Description

三维鳍式隧穿场效应晶体管
技术领域
本发明涉及半导体装置，尤其涉及自鳍片形成以提供较大有效沟道宽度(Weff)的隧穿场效应晶体管(tunneling field effect transistor；TFET)。
背景技术
与金属氧化物半导体场效应晶体管(metal oxide semiconductor field effecttransistor；MOSFET)相比，隧穿场效应晶体管(TFET)包括本质上较好的亚阈值斜率(subthreshold slope；SS)及微缩能力(scaling capability)。不过，TFET的主要问题是它们因带间隧穿(band-to-band tunneling)的有限有效沟道宽度(Weff)而导致驱动电流方面的不良性能。该不良性能使直接生产厂商避开使用TFET技术。
发明内容
一种形成隧穿场效应晶体管的方法包括：在衬底上的半导体鳍片上方形成栅极结构，在该栅极结构之间具有至少两个间距；以及在该栅极结构之间凹入该鳍片。在该鳍片上方沉积第一介电层，以填充其间具有较小间距的该栅极结构之间的第一间隙。用第二介电层填充具有较大间距的该栅极结构之间的第二间隙。通过蚀刻该第一介电层打开该第一间隙，而该第二介电层防止打开该第二间隙。在该第一间隙中的该鳍片上形成源区。介电质填充该第一间隙中的该源区。通过蚀刻该第二介电层及该第一介电层打开该第二间隙。在该第二间隙中的该鳍片上形成漏区。
另一种形成隧穿场效应晶体管的方法包括在衬底上的半导体鳍片上方形成栅极结构，在该栅极结构之间具有至少两个间距；在该栅极结构之间凹入该鳍片；在该鳍片上方沉积第一介电层以填充其间具有较小间距的该栅极结构之间的第一间隙，其方式为使用夹断(pinch off)来填充该第一间隙，而第二间隙因其较大的尺寸而保持不被填充；用第二介电层填充具有较大间距的该栅极结构之间的第二间隙；通过蚀刻该第一介电层打开该第一间隙，而该第二介电层防止打开该第二间隙；在该第一间隙中的该鳍片上并沿着面向该第一间隙的该鳍片的暴露垂直表面形成源区；在该第一间隙中的该源区上形成介电填充物；通过蚀刻该第二介电层及该第一介电层打开该第二间隙；以及在该第二间隙中的该鳍片上并沿着面向该第二间隙的该鳍片的暴露垂直表面形成漏区，其中，该源区与该漏区包括相反的掺杂物导电性，且该源区及该漏区占据该鳍片的整个宽度及高度，以增加沿该鳍片纵向所形成的沟道的宽度。
一种隧穿场效应晶体管(tunneling field effect transistor；TFET)包括形成于衬底上的半导体鳍片上方的栅极结构，在该栅极结构之间具有至少两个间距，与具有较大间距的第二间隙相比，第一间隙具有较小间距。源区形成于横跨该第一间隙的该鳍片中并延伸以占据鳍片横截面的整个宽度及高度；以及漏区形成于横跨该第二间隙的该鳍片中并延伸以占据与栅极结构上的该源区相对的一侧上的鳍片横截面的整个宽度及高度。
通过结合附图阅读下面的本发明的示例实施例的详细说明将很容易了解这些及其它特征及优点。
附图说明
本揭露将通过参照下面的附图在下面的优选实施例的说明中提供细节，其中：
图1是部分制造的半导体装置的立体视图，显示依据本发明原理的以不同间距形成于鳍片上的栅极结构；
图2是图1的部分制造半导体装置的立体视图，显示依据本发明原理的位于该栅极结构之间的鳍片凹部；
图3A是图2的部分制造半导体装置的立体视图，显示依据本发明原理的具有位于小间距栅极结构之间的夹断(pinch off)的第一介电质沉积；
图3B是沿图3A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的具有位于该小间距栅极结构之间的夹断的该第一介电质沉积；
图4A是图3A的部分制造半导体装置的立体视图，显示依据本发明原理的用以填充大间距栅极结构的第二介电质沉积；
图4B是沿图4A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的位于该大间距栅极结构之间的该第二介电质沉积；
图5A是图4A的部分制造半导体装置的立体视图，显示依据本发明原理的向下平坦化该第二介电质至该第一介电质的平坦化制程；
图5B是沿图5A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的经平坦化的该第二介电质；
图6A是图5A的部分制造半导体装置的立体视图，显示依据本发明原理的移除栅极结构之间的该第一介电质以暴露该鳍片；
图6B是沿图6A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的栅极结构之间的该第一介电质的该移除；
图7A是图6A的部分制造半导体装置的立体视图，显示依据本发明原理的沉积掺杂物施体(donor)层以在该鳍片上形成源区；
图7B是沿图7A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的用以在该鳍片上形成该源区的该掺杂物施体层的该沉积；
图8A是图7A的部分制造半导体装置的立体视图，显示依据本发明原理的沉积并平坦化有机介电层(organic dielectric layer；ODL)；
图8B是沿图8A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的该ODL的该沉积及平坦化；
图9A是图8A的部分制造半导体装置的立体视图，显示依据本发明原理的暴露于栅极结构之间的该大间距间隙中的该鳍片；
图9B是沿图9A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的暴露于栅极结构之间的该大间距间隙中的该鳍片；
图10A是图9A的部分制造半导体装置的立体视图，显示依据本发明原理的该ODL移除及该掺杂物施体层氧化；
图10B是沿图10A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的该ODL移除及该掺杂物施体层氧化；
图11A是图10A的部分制造半导体装置的立体视图，显示依据本发明原理的在该大间隙中的该暴露鳍片上生长外延层以形成漏区；
图11B是沿图11A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的在该大间隙中的该暴露鳍片上生长该外延层以形成该漏区；
图12A是图11A的部分制造半导体装置的立体视图，显示依据本发明原理的该掺杂物施体层移除；
图12B是沿图12A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的该掺杂物施体层移除；
图13A是图12A的部分制造半导体装置的立体视图，显示依据本发明原理用以接触的层间介电质(interlevel dielectric；ILD)的形成及图案化；
图13B是沿图13A的剖切线B-B所作的剖视图，其中，剖切线B-B沿纵向切割穿过该鳍片的中心，并显示依据本发明原理的该ILD图案化；
图14是图13B的部分制造半导体装置的剖视图，显示依据本发明原理的源漏接触形成；
图15是图14的部分制造半导体装置的剖视图，显示依据本发明原理的栅极接触形成；
图16显示依据示例实施例的金属氧化物半导体场效应晶体管(MOSFET)与隧穿场效应晶体管(TFET)之间的结构及导电能带之间的比较图；以及
图17显示依据示例实施例形成TFET的方法的方块/流程图。
具体实施方式
依据本发明原理，通过使用半导体鳍片来提供沟道，从而提供隧穿FET(tunnelingFET；TFET)。该TFET包括三维(3D)结构，其通过带间隧穿的改进有效沟道宽度(Weff)来提供较好的亚阈值斜率(subthreshold slope；SS)、微缩能力以及驱动电流。在一个实施例中，采用不对称源漏区。该TFET的该三维结构可为自对准，而不独立图案化源漏区(S/D区)。这避免光刻步骤以及与包括对准问题的光刻相关联的挑战。另外，可在没有S/D注入的情况下制造该三维结构。S/D注入常常导致结晶损伤以及性能损失。
应当理解，将就给定的示例架构说明本发明；不过，可在本发明的范围内改变其它架构、结构、衬底材料以及制程特征及步骤。
还应当理解，当元件例如层、区或衬底被称为在另一个元件“上”或“上方”时，它可直接位于该另一个元件上或者也可存在中间元件。相反，当一个元件被称为“直接”位于另一个元件“上”或“上方”时，没有中间元件存在。还应当理解，当一个元件被称为与另一个元件“连接”或“耦接”时，它可与该另一个元件直接连接或耦接，或者可存在中间元件。相反，当一个元件被称为与另一个元件“直接连接”或“直接耦接”时，没有中间元件存在。
本发明实施例可包括集成电路芯片的设计，该设计可以图形电脑编程语言创建或者储存于电脑储存媒体中(例如磁盘、磁带、物理硬盘驱动器，或虚拟硬盘驱动器，例如在储存访问网络中)。如果设计者不制造芯片或用以制造芯片的光刻掩膜，则设计者可直接或间接地通过物理方式(例如通过提供储存设计的储存媒体副本)或电子方式(例如通过因特网(Internet))向此类实体传输最终设计。接着，所储存的设计被转换成适当的格式(例如GDSII)用以制造光刻掩膜，该光刻掩膜通常包括将要形成于晶圆上的所考虑芯片设计的多个副本。该光刻掩膜用以定义将要被蚀刻或者以其它方式加工的晶圆(和/或其上的层)的区域。
本文中所述的方法可用于制造集成电路芯片。制造者可以原始晶圆形式(也就是，作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。在后一种情况中，该芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，接着将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为(a)例如母板的部分的中间产品或(b)最终产品之其一的部分。该最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。
还应当理解，将就所列元素例如SiGe来说明材料化合物。这些化合物包括该化合物内的元素的不同比例，例如SiGe包括SixGe1-x，其中，x小于或等于1等。另外，其它元素可包括于该化合物中并仍依据本发明原理作用。具有额外元素的化合物在本文中将被称为合金。
说明书中参照本发明原理的“一个实施例”以及其它变更是指联系该实施例所述的特定特征、结构、特性等包括于本发明原理的至少一个实施例中。因此，在本说明书中不同地方出现的词组“在一个实施例中”以及任意其它变更不一定都指同一实施例。
应当理解，任意下面“/”、“和/或”以及“至少其中一个”的使用，例如“A/B”、“A和/或B”以及“A与B的至少其中一个”的情况，意图包括仅第一所列选项(A)或者仅第二所列选项(B)的选择，或者两个选项(A与B)的选择。又例如，在“A、B和/或C”以及“A、B及C的至少其中一个”的情况下，此类术语意图包括仅第一所列选项(A)的选择，或者仅第二所列选项(B)的选择，或者仅第三所列选项(C)的选择，或者仅第一及第二所列选项(A与B)的选择，或者仅第一及第三所列选项(A与C)的选择，或者仅第二及第三所列选项(B与C)的选择，或者全部三个选项(A及B及C)的选择。本领域及相关领域的技术人员很容易了解，这可扩展至更多所列项目。
现在请参照附图，其中类似的附图标记表示相同或相似的元件，开始参照图1，其显示依据一个示例实施例以立体视图显示的部分制造半导体装置10。装置10可包括绝缘体上半导体(semiconductor-on-insulator；SOI)衬底12，不过可采用其它衬底及衬底材料。SOI衬底12包括块体衬底15，该块体衬底可包括Si、Ge、SiGe、SiC、第III-V族材料或任意其它合适的材料。SOI衬底12包括埋置介电层14，该埋置介电层可包括氧化物，不过可采用其它介电材料。
在埋置介电层14上形成的半导体层被图案化为鳍片24。接着，鳍片24具有形成于鳍片24上方的栅极结构32。栅极结构32包括伪栅极22。伪栅极22可包括多晶硅。在先栅极实施例中，可替代伪栅极22形成栅极导体(位于栅极介电质上)。
栅极结构32以小栅极间距16及大栅极间距18隔开。大栅极间距区域18将用以在鳍片24上形成漏区30，且该小间距区域将用以形成源区28。该栅极间距可包括在例如约1.2至约2.5之间的比值(大/小)。
栅极结构32包括形成于其上的间隙壁20。间隙壁20可包括氮化物材料。沿鳍片24的基部形成间隙壁纵肋(spacer stringer)26(类似间隙壁)。间隙壁纵肋26可包括氮化物材料。
请参照图2，在栅极结构32之间凹入鳍片24。在一个实施例中，执行反应离子蚀刻(reactive ion etch；RIE)以相对栅极结构32的介电材料选择性降低鳍片24。该蚀刻制程通过降低鳍片24的源区28及漏区30来形成凹部34。这暴露鳍片24的内部部分。
请参照图3A，在装置10的结构上方形成介电层40。介电层40的沉积导致在栅极结构32之间的小间隙16中形成夹断(pinch-off)，但在栅极结构32之间的大间隙18中没有。介电层40可包括氧化物，例如氧化硅，不过可采用其它介电材料。
请参照图3B，其显示沿图3A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。
请参照图4A，在装置10的结构上方形成另一个介电层42。介电层42的沉积填充其余间隙。介电层10可包括氮化物，例如氮化硅，不过可采用其它介电材料。介电层42相对介电层40应当为选择性可蚀刻。
请参照图4B，其显示沿图4A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。
请参照图5A，介电层42经平坦化以形成平坦顶部表面44。该平坦化可包括化学机械抛光(chemical mechanical polish；CMP)，不过可采用其它平坦化制程。该平坦化制程停止于介电层40上并可接受轻微的过抛光。
请参照图5B，其显示沿图5A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。
请参照图6A，通过湿式蚀刻制程在小间距间隙16中的栅极结构32之间移除介电层40。该湿式蚀刻制程执行于装置10上方以移除该夹断以及暴露的介电质40，但通过介电层42保护栅极结构32之间的大间隙18中的介电层40。该湿式蚀刻制程可包括HF(氢氟酸)蚀刻或等同物。该湿式蚀刻制程暴露栅极结构32之间的区域46中的鳍片24。
请参照图6B，其显示沿图6A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。
请参照图7A，在装置10上方共形沉积掺杂物施体层48。施体层48可包括硼或其它掺杂物。在一个实施例中，施体层48包括B2H6。
请参照图7B，其显示沿图7A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。施体层48与小间隙16中的鳍片24接触。在沉积施体层48以后，执行驱入制程以使施体层48的掺杂物扩散进入鳍片24中，从而形成源区50。该驱入制程包括退火制程，以在鳍片24与施体层48之间形成接触的情况下，将该掺杂物驱入鳍片24中。在一个实施例中，源区50包括SiB(SiBx)。在另一个实施例中，替代沉积施体层48及执行驱入制程，可在鳍片24的暴露区域上(位于小间隙16中)选择性生长掺杂外延层(未图示)。该掺杂外延层可包括例如B(硼)掺杂SiGe。接着，该选择性生长掺杂外延层将经退火以驱入掺杂物，从而形成源区50。接着，可移除该外延层。
较佳地，通过使用栅极结构32来界定源区50，从而使源区50在鳍片24上自对准。源区50的形成没有使用光刻图案化且没有采用离子注入来掺杂源区50。
请参照图8A，有机介电层(organic dielectric layer；ODL)52沉积于装置10上方并经平坦化以填充小间隙16。ODL 52的该平坦化可包括CMP，不过可采用其它平坦化制程。该平坦化制程停止于介电层42上。
请参照图8B，其显示沿图8A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。
请参照图9A，自大间隙18移除介电层42及介电层40，以暴露鳍片24。相对ODL 52及栅极结构32的材料选择性移除介电层42。这之后接着相对ODL 52及栅极结构32的材料选择性移除介电层40。可通过湿式或干式蚀刻移除介电层42。可通过湿式蚀刻(例如HF)移除介电层40。这暴露大间隙18中的鳍片24，以准备形成漏区。
请参照图9B，其显示沿图9A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。
请参照图10A，执行可选的ODL剥离，以自小间隙16移除ODL 52。执行退火制程以氧化施体层48，从而形成介电层。接着，执行氧化物清洗制程，以清洗暴露鳍片24，准备形成漏区。该清洗制程可包括稀释氢氟酸(diluted HF；DHF)蚀刻。
请参照图10B，其显示沿图10A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。
请参照图11A，形成漏区56。可通过使用大间隙18中的暴露鳍片24上的外延生长层54来形成漏区56。外延生长层54包括掺杂物，该掺杂物在驱入制程(退火)期间被驱入鳍片24中。外延生长层54可包括例如SiP，以驱入P(磷)掺杂物。在一个实施例中，漏区56包括SiPx。可采用其它掺杂物。要注意的是，依据本发明原理，作为TFET的特征，源区50与漏区56包括具有相反导电性的掺杂物。
在另一个实施例中，可类似于源区50形成漏区56。在此实施例中，可在装置10上方沉积掺杂物施体层(未图示)(例如PH3、AsH3等)，并执行驱入制程来掺杂鳍片24，从而形成漏区56。
较佳地，通过使用栅极结构32来界定漏区56，从而使漏区56在鳍片24上自对准。漏区56的形成没有使用光刻图案化且没有采用离子注入来掺杂漏区56。
请参照图11B，其显示沿图11A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。
请参照图12A，自装置10剥离氧化施体层48。该剥离制程可包括沸腾HNO3蚀刻(例如65％)或王水(Aqua Regia)以剥除例如氧化B2H6。
请参照图12B，其显示沿图12A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。栅极结构32下方的鳍片部分(24)为隧穿电荷提供大的有效沟道宽度。源区50及漏区56延伸于鳍片24的整个横截面上方并至少由于该大的有效沟道宽度而超越传统的平面装置提供高驱动电流。该三维TFET也与块体衬底(15)隔离。
请参照图13A，执行替代金属栅极制程，以通过蚀刻制程例如RIE(反应离子蚀刻)移除间隙壁20之间的介电材料22(例如多晶硅及硬掩膜)。接着，形成栅极介电质70与鳍片24接触。栅极介电质70可包括高k介电材料，例如HfO2或类似物。接着，在间隙壁20之间的栅极介电质70上形成栅极导体68。栅极导体68可包括金属，例如W、Cu、Al等。
随后，在装置10上方沉积可流动介电层60。可流动介电层60可包括氧化物材料。采用光刻制程来定义蚀刻掩膜，以蚀刻接触开口62。接触开口62被向下蚀刻至源区50及外延生长层54。该蚀刻制程可在外延生长层54中形成凹槽缺口64。这为以后形成的接触增加接触面积。
请参照图13B，其显示沿图13A的剖切线B-B所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。外延生长层54经进一步蚀刻以形成凹槽缺口64，从而增加接触的接触面积并因此降低至漏区54/56的接触电阻。
请参照图14，其显示在与图13A的剖切线B-B相同的位置所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。在接触开口62中形成衬里72。这之后接着执行导电材料沉积制程以形成接触74。衬里72可包括Ti、TiN、TaN、NiPt、Ni等。该导电材料沉积可包括W、Al、Cu或其它金属。执行CMP或其它平坦化制程以自顶部表面移除衬里72以及接触74的导电材料。
请参照图15，其显示在与图13A的剖切线B-B相同的位置所作的剖视图。剖切线B-B沿纵向切割穿过鳍片24。穿过可流动介电层60蚀刻栅极接触开口并形成栅极接触76。栅极接触76着陆于栅极导体68上。栅极接触76可包括W、Al、Cu或类似金属。执行CMP或其它平坦化制程以自顶部表面移除栅极接触76的材料。
横跨鳍片沟道截面24’的整个宽度及整个高度形成源区50及漏区56。这最优化有效沟道宽度并允许TFET装置10克服传统装置所遇到的性能问题。
请参照图16，其显示金属氧化物半导体场效应晶体管(MOSFET)100与隧穿场效应晶体管(TFET)102的比较。MOSFET 100包括针对源(S)及漏(D)区的相同掺杂导电性(N++)。TFET 110包括针对源(S)(P++)及漏(D)(N++)区的不同掺杂导电性。当向栅极(G)施加栅极电压(Vg)时，MOSFET 100跨越能障(费米能量(EF))导电。当向栅极(G)施加栅极电压(Vg)时，TFET 110导电或隧穿穿过能障。
请参照图17，其示意显示形成隧穿场效应晶体管的方法。在一些替代实施中，方块中所示功能可以不同于附图中所示的顺序发生。例如，实际上，连续显示的两个方块可基本同时执行，或者该些方块有时可以相反顺序执行，取决于所涉及的功能。还要注意，该方块示意图和/或流程图的每个方块以及该方块示意图和/或流程图中的方块组合可通过专用的基于硬件的系统实施，该系统执行特定的功能或动作，或执行专用硬件与电脑指令的组合。
在方块202中，在衬底上的半导体鳍片上方形成栅极结构，在该栅极结构之间具有至少两个间距。该栅极结构可包括伪栅极结构，不过，在先栅极制程中，该栅极结构可包括主动栅极结构。在方块204中，在该栅极结构之间凹入该鳍片。该凹部暴露该鳍片的垂直表面。在该栅极结构之间凹入该鳍片使源区及漏区能够形成以占据该鳍片的整个宽度及高度，从而增加沿该鳍片纵向形成的沟道的宽度。
在方块206中，在该鳍片上方沉积第一介电层，以填充其间具有较小间距的该栅极结构之间的第一间隙。在一个实施例中，该第一介电层填充该第一间隙的方式是在该沉积期间使用夹断(pinch off)来填充该第一间隙，而该第二间隙因其较大的尺寸而保持不被填充。
在方块208中，用第二介电层填充具有较大间距的该栅极结构之间的第二间隙。在方块210中，通过蚀刻该第一介电层打开该第一间隙，而该第二介电层防止打开该第二间隙。
在方块212中，在该第一间隙中的该鳍片上形成源区。在方块213中，沉积掺杂物施体层。在方块215中，通过退火制程向该鳍片中驱入掺杂物。随后，在形成漏区之前的制程中氧化并剥离该施体掺杂物层。在一个替代实施例中，在方块217中，通过在该第一间隙中的该鳍片上选择性外延生长掺杂物施体层来形成源区。在方块219中，通过退火制程向该鳍片中驱入掺杂物。可移除该掺杂物施体层。
在方块220中，在该第一间隙中的该源区上设置介电填充物。该介电填充物可包括ODL并具有选择性以相对该ODL允许移除氧化物及氮化物。在方块222中，通过蚀刻该第二介电层及该第一介电层打开该第二间隙。
在方块224中，在该第二间隙中的该鳍片上形成漏区。在方块225中，在该第二间隙中的该鳍片上的该漏区形成可包括沉积掺杂物施体层。在方块227中，通过退火制程驱入掺杂物。
在一个替代实施例中，在方块229中，通过在该第二间隙中的该鳍片上选择性外延生长掺杂物施体层可形成该漏极。在方块231中，通过退火制程驱入掺杂物。在任意实施例中，该掺杂物施体层可保持作为该漏区的部分。该源区及该漏区包括相反的掺杂物导电性，以形成TFET。
在方块232中，可执行替代金属栅极制程，以用主动栅极替代伪栅极。在方块234中，在图案化层间介电(interlevel dielectric；ILD)层中形成源漏接触。在方块236中，在该ILD中形成栅极接触。在方块238中，制程继续。
说明优选实施例三维鳍式隧穿场效应晶体管(意图为说明性质而非限制)以后，要注意的是，本领域的技术人员可根据上述教导作修改及变更。因此，应当理解，在所揭露的特定实施例中可作变更，其落入所附权利要求所总结的本发明的范围内。在如此说明具有专利法所要求的细节及特性的本发明的态样以后，由所附权利要求阐述所要求并希望由专利保护的内容。

Claims (20)

1.一种形成隧穿场效应晶体管的方法，包括：
在衬底上的半导体鳍片上方形成栅极结构，在该栅极结构之间具有至少两个间距；
在该栅极结构之间凹入该鳍片；
在该鳍片上方沉积第一介电层，以填充其间具有较小间距的该栅极结构之间的第一间隙；
用第二介电层填充具有较大间距的该栅极结构之间的第二间隙；
通过蚀刻该第一介电层打开该第一间隙，而该第二介电层防止打开该第二间隙；
在该第一间隙中的该鳍片上形成源区；
在该第一间隙中的该源区上形成介电填充物；
通过蚀刻该第二介电层及该第一介电层打开该第二间隙；以及
在该第二间隙中的该鳍片上形成漏区。
2.如权利要求1所述的方法，其中，在该第一间隙中的该鳍片上形成该源区包括：
沉积掺杂物施体层；以及
通过退火制程驱入掺杂物。
3.如权利要求2所述的方法，还包括：
氧化该掺杂物施体层；以及
在形成该漏区之前剥离该掺杂物施体层。
4.如权利要求1所述的方法，其中，在该第一间隙中的该鳍片上形成该源区包括：
在该第一间隙中的该鳍片上选择性外延生长掺杂物施体层；以及
通过退火制程驱入掺杂物。
5.如权利要求1所述的方法，其中，在该鳍片上方沉积该第一介电层以填充该第一间隙包括在该沉积期间使用夹断来填充该第一间隙，而该第二间隙因其较大的尺寸而保持不被填充。
6.如权利要求1所述的方法，其中，在该第二间隙中的该鳍片上形成该漏区包括：
沉积掺杂物施体层；以及
通过退火制程驱入掺杂物。
7.如权利要求1所述的方法，其中，在该第二间隙中的该鳍片上形成该漏区包括：
在该第二间隙中的该鳍片上选择性外延生长掺杂物施体层；以及
通过退火制程驱入掺杂物。
8.如权利要求1所述的方法，其中，该源区与该漏区包括相反的掺杂物导电性。
9.如权利要求1所述的方法，其中，在该栅极结构之间凹入该鳍片使该源区及该漏区能够占据该鳍片的整个宽度及高度，从而增加沿该鳍片纵向所形成的沟道的宽度。
10.一种形成隧穿场效应晶体管的方法，包括：
在衬底上的半导体鳍片上方形成栅极结构，在该栅极结构之间具有至少两个间距；
在该栅极结构之间凹入该鳍片；
在该鳍片上方沉积第一介电层以填充其间具有较小间距的该栅极结构之间的第一间隙，其方式为使用夹断来填充该第一间隙，而第二间隙因其较大的尺寸而保持不被填充；
用第二介电层填充具有较大间距的该栅极结构之间的第二间隙；
通过蚀刻该第一介电层打开该第一间隙，而该第二介电层防止打开该第二间隙；
在该第一间隙中的该鳍片上并沿着面向该第一间隙的该鳍片的暴露垂直表面形成源区；
在该第一间隙中的该源区上形成介电填充物；
通过蚀刻该第二介电层及该第一介电层打开该第二间隙；以及
在该第二间隙中的该鳍片上并沿着面向该第二间隙的该鳍片的暴露垂直表面形成漏区，其中，该源区与该漏区包括相反的掺杂物导电性，且该源区及该漏区占据该鳍片的整个宽度及高度，以增加沿该鳍片纵向所形成的沟道的宽度。
11.如权利要求10所述的方法，其中，在该第一间隙中的该鳍片上形成该源区包括：
沉积掺杂物施体层；以及
通过退火制程驱入掺杂物。
12.如权利要求11所述的方法，还包括：
氧化该掺杂物施体层；以及
在形成该漏区之前剥离该掺杂物施体层。
13.如权利要求10所述的方法，其中，在该第一间隙中的该鳍片上形成该源区包括：
在该第一间隙中的该鳍片上选择性外延生长掺杂物施体层；以及
通过退火制程驱入掺杂物。
14.如权利要求10所述的方法，其中，在该第二间隙中的该鳍片上形成该漏区包括：
沉积掺杂物施体层；以及
通过退火制程驱入掺杂物。
15.如权利要求10所述的方法，其中，在该第二间隙中的该鳍片上形成该漏区包括：
在该第二间隙中的该鳍片上选择性外延生长掺杂物施体层；以及
通过退火制程驱入掺杂物。
16.一种隧穿场效应晶体管(tunneling field effect transistor；TFET)，包括：
栅极结构，形成于衬底上的半导体鳍片上方，在该栅极结构之间具有至少两个间距，与具有较大间距的第二间隙相比，第一间隙具有较小间距；
源区，形成于横跨该第一间隙的该鳍片中并延伸以占据鳍片横截面的整个宽度及高度；以及
漏区，形成于横跨该第二间隙的该鳍片中并延伸以占据与栅极结构上的该源区相对的一侧上的鳍片横截面的整个宽度及高度。
17.如权利要求16所述的隧穿场效应晶体管，还包括外延生长层，形成于该漏区中的该鳍片上。
18.如权利要求16所述的隧穿场效应晶体管，其中，该源区与该漏区包括相反的掺杂物导电性。
19.如权利要求16所述的隧穿场效应晶体管，其中，该源区及该漏区占据该鳍片横截面的该整个宽度及高度，以增加沿该鳍片纵向所形成的有效沟道宽度。
20.如权利要求16所述的隧穿场效应晶体管，其中，该至少两个间距包括在约1.2至约2.5之间的间距比。
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