JP2022016400A - 負性容量層を有する電界効果トランジスタ - Google Patents

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jian xun Yang
建倫 楊
Kenrin Yo
克正 張
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Abstract

Figure 2022016400000001
【課題】半導体デバイス及び半導体デバイスを製造する方法を提供する。
【解決手段】半導体デバイスは、フィンベース部108A及び積層型フィン部108B、108Bを含むフィン構造108を基板106上に形成する。積層型フィン部は、フィンベース部上の半導体層122(第1の半導体層、第1の半導体層より上の第2の半導体層及び第1の半導体層と第2の半導体層との間の犠牲半導体層)を含む。方法は、犠牲半導体層を負性容量(NC)層107で置き換えることと、NC層、第1の半導体層及び第2の半導体層の周りにゲート電極112Bを形成することとをさらに含む。NC層は、NC誘電材料を含む。
【選択図】図1B

Description

半導体技術の進歩に伴い、より高い記憶容量、より高速な処理システム、より高いパフォーマンスおよびより低いコストに対する要求が高まっている。これらの要求を満たすために、半導体業界は、プレーナ型MOSFETおよびフィン型電界効果トランジスタ(finFET)を含む金属酸化物半導体電界効果トランジスタ(MOSFET)などの半導体デバイスの寸法を縮小し続けている。このような小型化は、半導体製造プロセスの複雑化を招いている。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。
いくつかの実施形態による、負性容量(NC)層を有する半導体デバイスの等角図および部分断面図をそれぞれ示す。 いくつかの実施形態による、負性容量(NC)層を有する半導体デバイスの等角図および部分断面図をそれぞれ示す。 いくつかの実施形態による、負性容量(NC)層を有する半導体デバイスの等角図および部分断面図をそれぞれ示す。 いくつかの実施形態による、負性容量(NC)層を有する半導体デバイスの等角図および部分断面図をそれぞれ示す。 いくつかの実施形態による、負性容量(NC)層を有する半導体デバイスの等角図および部分断面図をそれぞれ示す。 いくつかの実施形態による、NC層を有する半導体デバイス内の様々な容量および様々な容量の回路図をそれぞれ示す。 いくつかの実施形態による、NC層を有する半導体デバイス内の様々な容量および様々な容量の回路図をそれぞれ示す。 いくつかの実施形態による、2つのNC層を有する半導体デバイスの部分断面図をそれぞれ示す。 いくつかの実施形態による、2つのNC層を有する半導体デバイスの部分断面図をそれぞれ示す。 いくつかの実施形態による、2つのNC層を有する半導体デバイス内の様々な容量および様々な容量の回路図をそれぞれ示す。 いくつかの実施形態による、2つのNC層を有する半導体デバイス内の様々な容量および様々な容量の回路図をそれぞれ示す。 いくつかの実施形態による、NC層を有する半導体デバイスを製造する方法の流れ図である。 いくつかの実施形態による、製造プロセスの様々な段階でのNC層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのNC層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのNC層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのNC層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのNC層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのNC層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのNC層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのNC層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのNC層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのNC層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、NC層を有する積層型半導体デバイスの等角図を示す。 いくつかの実施形態による、NC層を有する積層型半導体デバイスの等角図を示す。 いくつかの実施形態による、NC層を有する積層型半導体デバイスの等角図を示す。
以下、具体的な実施形態について添付図面に基づいて説明する。図中、同一、機能的に同一、及び/又は実質的に同一の構成要素には同一の参照符号を付す。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明において、第1の特徴点が第2の特徴点よりも上に形成されるとは、第1の特徴点と第2の特徴点とが直接接して形成される態様を含んでもよいし、第1の特徴点と第2の特徴点とが直接接しないように、第1の特徴点と第2の特徴点との間に付加的な特徴点が形成されてもよい。ここで、第1のパターンが第2のパターン上に形成されるとは、第1のパターンが第2のパターンに直接接して形成されることを意味する。また、本開示は、様々な例において符号及び/又は文字を繰り返してもよい。この反復は、それ自体では、様々な実施形態及び/又は議論された構成の間の関係を指示するものではない。
さらに、図に示されているように、ある素子又は特徴と別の素子又は特徴との関係を説明しやすくするために、「下方」、「下」、「下部」、「上」、「上部」などのような空間的に相対的な用語を本明細書で使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく(90度又は他の配向に回転されてもよい)、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
なお、本明細書において、「一実施形態」、「一つの実施形態」、「例示的な実施形態」、「例示的」等の記載は、説明した実施形態が特定の特徴、構造、特性を含むことができることを示しているが、全ての本実施形態は、必ずしも特定の特徴、構造、特性を含むとは限らない。また、このような語句は、必ずしも同一の実施形態を参照するものではない。そして、ある実施形態に関連して特定の特徴、構造、又は特性が記載されている場合、他の実施形態に関連してそれらの特徴、構造、又は特性を達成することは、明記するまでもなく当業者の知識の範囲内である。
なお、これらの語句又は専門用語は、限定ではなく説明のためのものであり、本明細書の語句又は専門用語は、ここでの教示に鑑みて当業者に解釈されることが理解される。
本明細書で使用される「公称」という用語は、製品又はプロセスの設計段階で設定された、コンポーネント又はプロセス操作の特性又はパラメータの望ましい値又は目標値を、望ましい値よりも大きく及び/又は小さい値の範囲とともに指す。値の範囲は、一般的に、製造プロセス又は公差の僅かな変動によるものである。
本明細書で使用される場合、「エッチング選択性」という用語は、同じエッチング条件での2つの異なる材料のエッチング速度の比を指す。
本明細書で使用される場合、「基板」という用語は、後続の材料層が追加される材料を表す。基板自体は、パターニングすることができる。基板の上に追加された材料は、パターニングされてもよいし、パターニングされていないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの多様な半導体材料であり得る。あるいは、基板は、ガラスおよびサファイアウェーハなどの電気的非導電性材料から作製され得る。
本明細書で使用される場合、「high-k」という用語は、高誘電率を指す。半導体デバイスの構造および製造プロセスの分野において、high-kは、SiOの誘電率よりも大きい誘電率(例えば、3.9より大きい)を指す。
本明細書で使用される場合、「low-k」という用語は、低誘電率を指す。半導体装置の構造および製造プロセスの分野において、low-kは、SiOの誘電率よりも小さい誘電率(例えば、約3.9未満)を指す。
本明細書で使用される場合、「p型」という用語は、構造、層および/または領域を、ホウ素などのp型ドーパントでドープされているものとして定義する。
本明細書で使用される場合、「n型」という用語は、構造、層、および/または領域を、リンなどのn型ドーパントでドープされているものとして定義する。
本明細書で使用される場合、「垂直」という用語は、名目上、基板の表面に垂直な方向に沿ったものを意味する。
本明細書で使用される場合、「クロスオーバー」という用語は、ある点で交差する方向に沿った構造を意味する。
いくつかの実施形態では、「約」及び「実質的に」という用語は、その値の5%以内(例えば、その値の±1%、±2%、±3%、±4%、±5%)で変化する所定量の値を示すことができる。これらの値は一例に過ぎず、限定するためのものではない。なお、「約」及び「実質的に」という用語は、当業者が本明細書の教示に照らして解釈される値の百分率を指すことができる。
本明細書に開示されるフィン構造の実施形態は、任意の適切な方法によってパターニングされ得る。例えば、フィン構造は、ダブルパターニングまたはマルチパターニングプロセスを含む、1つ以上のフォトリソグラフィプロセスを使用してパターニングされ得る。ダブルパターニングまたはマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを形成することができる。例えば、基板上に犠牲層を形成し、フォトリソグラフィープロセスを用いて犠牲層をパターニングする。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層を除去し、残りのスペーサーを使用してフィン構造をパターニングすることができる。
半導体技術の進歩に伴い、ゲートとチャネル間の結合を増加させてゲート制御を向上させ、オフ状態電流を低減し、短チャネル効果(SCE)を低下させるため、マルチゲートデバイスが導入されている。導入されたそのようなマルチゲートデバイスの1つは、ゲートオールアラウンドフィン電界効果トランジスタ(GAA finFET)である。GAA finFETデバイスは、積層型ナノシート/ナノワイヤー構成のチャネルを提供する。GAA finFETデバイスの名前は、チャネルの周囲に拡張し、チャネルの2つまたは4つの側面でチャネルのゲート制御を提供することができるゲート構造に由来する。GAA finFETデバイスは、MOSFET製造プロセスと互換性があり、それらの構造により、ゲート制御を維持し、SCEを軽減しながらスケーリングすることができる。
半導体デバイスの低消費電力、高性能および小面積(総称して「PPA」と呼ばれる)に対する要求が高まるにつれ、GAA finFETデバイスには課題があり得る。例えば、積層型ナノシート/ナノワイヤは、各層の間に望ましくない寄生容量を有する可能性があるため、GAA finFETデバイスのデバイス性能に悪影響を与える可能性がある。さらに、積層型ナノシート/ナノワイヤは、連続フィンチャネルと比較して活性チャネル面積を低減でき、積層型ナノシート/ナノワイヤ層の数を増加させると、寄生容量を増加させることができる。
本開示における様々な実施形態は、負性容量(NC)層を有する半導体デバイスを形成する方法を提供する。負性容量(NC)は、コンデンサ上の電荷の増加に伴うコンデンサ両端の電圧の低下を指す。誘電材料および/または強誘電材料には、負性容量が見られる。誘電材料および/または強誘電材料のNCは、デバイスの性能を向上させるためのデバイスに適用することができる。本開示における例示的な方法は、第1のセットの半導体層、第1のセットの半導体層上の第2のセットの半導体層、および第1のセットの半導体層と第2のセットの半導体層との間のNC層を有する半導体デバイスを形成することができる。
いくつかの実施形態では、NC誘電材料は、強誘電特性を有する誘電材料と、斜方晶系相の誘電材料(例えば、斜方晶系相の酸化ハフニウム(HfO))、および/またはアルミニウム(Al)、ガドリニウム(Gd)、シリコン(Si)、イットリウム(Y)、ジルコニウム(Zr)およびそれらの組み合わせなどの1つ以上のドーパントでドープされた誘電材料(例えば、HfO)を含み得る。GAA finFETデバイスのNC層は、内部電圧増幅機構によってサブスレッショルドスイング(SS)を低減し、GAA finFETデバイスのチャネルのオン電流とオフ電流(Ion/Ioff)の比を高めることができる。SSは、GAA finFETデバイスの電流オン/オフスイッチング特性を表すことができ、GAA finFETデバイスのスイッチング速度を決定する要因となり得る。GAA finFETデバイスでのSSの低減は、より低いスイッチングエネルギーとともにより高速な動作を実現でき、GAA finFETデバイスで供給電圧を効果的にスケールダウンし、消費電力を大幅に削減することができる。いくつかの実施形態では、NC層を有するGAA finFETデバイスの消費電力は、NC層を有さないGAA finFETデバイスと比較して約10%~約40%低減できる。
いくつかの実施形態では、GAA finFETデバイスの半導体層間のNC層は、GAA finFETデバイスの寄生容量を低減できる。寄生容量は、GAA finFETデバイスの、ある信号線と別の信号線、または信号線と基板との間の電気的結合から生じて、高周波数でのデバイスの性能に悪影響を及ぼす可能性がある。いくつかの実施形態では、NC層は、2つの半導体層の間に配置し、かつ2つの半導体層のそれぞれの周りに巻き付けられたゲート誘電層と接触することができる。いくつかの実施形態では、GAA finFETデバイスは、半導体層間に2つ以上のNC層(例えば、2つのNC層)を含み得る。いくつかの実施形態では、NC層は、互いに接触している2つの領域を含み得る。いくつかの実施形態では、第1のNC層を有する第1のフィン構造を、第2のNC層を有する第2のフィン構造上に積層して、寄生容量をさらに低減し、GAA finFETデバイスのデバイス性能を向上させることができる。いくつかの実施形態では、1つ以上のNC層を有するGAA finFETデバイスのデバイス性能を、NC層を有さないGAA finFETデバイスと比較して、約10%~約40%向上させることができる。
finFET 102A~102Bを有する半導体デバイス100を、いくつかの実施形態による、図1A~1Gを参照して説明する。図1Aは、いくつかの実施形態による、負性容量(NC)層107を有する半導体デバイス100の等角図を示す。図1Bは、いくつかの実施形態による、NC層107を有する半導体デバイス100の線B-Bに沿った断面図を示す。図1Cは、図1Bの断面図の拡大領域Cを示し、図1Dは、図1Cの断面図の拡大領域Dを示し、そして、図1Eは、いくつかの実施形態による、図1AのNC層107を有する半導体デバイス100の線E-Eに沿った部分断面図を示す。図1Fは、NC層107を有する半導体デバイス100の様々な容量を示し、図1Gは、いくつかの実施形態による、様々な容量の回路図を示す。
いくつかの実施形態では、finFETs 102A~102Bは、両方ともp型finFET(PFET)、両方ともn型finFET(NFETS)、または導電型finFETの1つであり得る。図1A~1Cは、2つのGAA finFETを示し、半導体デバイス100は、任意の数のGAA finFETを有し得る。また、半導体デバイス100は、簡略化のために示されていない、接点、導電性ビア、導電線、誘電層、パッシベーション層、配線などの他の構造的構成要素を使用することにより、集積回路(IC)に組み込むことができる。同じ注釈が付いたfinFETs 102A~102Bの要素の説明は、特に明記されていない限り、互いに適用される。
finFET 102A~102Bは、基板106上に形成することができる。基板106は、シリコン(Si)などの半導体材料であり得る。いくつかの実施形態では、基板106は、結晶シリコン基板(例えば、ウェハ)を含み得る。いくつかの実施形態では、基板106は、(i)ゲルマニウム(Ge)などの元素半導体と、(ii)炭化ケイ素(SiC)などの化合物半導体と、(iii)シリコンゲルマニウム(SiGe)などの合金半導体と、(iv)シリコンオンインシュレータ(SOI)構造と、(v)シリコンゲルマニウム(SiGe)オンインシュレータ構造(SiGeOI)と、(vi)ゲルマニウムオンインシュレータ(GeOI)構造と、(vii)それらの組み合わせとを含み得る。さらに、基板106は、設計要件(例えば、p型基板またはn型基板)に応じてドープすることができる。いくつかの実施形態では、基板106は、p型ドーパント(例えば、ホウ素、インジウム、アルミニウムまたはガリウム)またはn型ドーパント(例えば、リンまたはヒ素)でドープすることができる。
図1A~1Fを参照して、finFETs 102A~102Bは、STI領域104、フィン構造108、ゲート構造112およびゲートスペーサー114をさらに含み得る。STI領域104は、finFET 102AとfinFET 102Bとの間で互いから、および基板106上に異なるフィン構造(図示せず)を有する隣接するfinFET、および/または基板106と統合されるかまたは基板106上に堆積される隣接する能動および受動要素(図示せず)から電気的絶縁を提供することができる。STI領域104は、誘電材料で形成できる。いくつかの実施形態では、STI領域104は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、フッ素ドープケイ酸塩ガラス(FSG)、low-k誘電材料および/または他の適切な絶縁材料を含み得る。いくつかの実施形態では、STI領域104は、多層構造を含み得る。
フィン構造108は、X軸に沿って、finFET 102A~102Bを通って延びることができる。フィン構造108は、フィンベース部108Aと、フィンベース部108A上に配置されたフィン上部108Bとを含み得る。いくつかの実施形態では、フィンベース部108Aは、基板106と同様の材料を含み得る。フィンベース部108Aは、フォトリソグラフィによるパターニングおよび基板106のエッチングによって形成することができる。いくつかの実施形態では、フィン上部108Bは、積層型フィン部108B1および108B2と、エピタキシャルフィン領域110とを含み得る。積層型フィン部108B1および108B2のそれぞれは、ナノシートまたはナノワイヤの形態である、半導体層122-1、122-2、122-3および122-4(総称して「半導体層122」と呼ばれる)のスタックを含み得る。半導体層122のそれぞれは、finFET 102A~102Bのゲート構造112の下にあるチャネル領域を形成することができる。
いくつかの実施形態では、半導体層122は、基板106と同様または異なる半導体材料を含み得る。いくつかの実施形態では、半導体層122のそれぞれは、実質的な量のGeなしでSiを含み得る。半導体層122の半導体材料は、それらのエピタキシャル成長プロセス中に、ドープされていないかまたはその場でドープされ得る。半導体層122は、それぞれが約5nm~約10nmの範囲である、Z軸に沿った対応する垂直寸法122t(例えば、厚さ)を有し得る。半導体層122の他の寸法および材料は、本開示の範囲および精神に含まれる。半導体層122の4つの層が図1A~1Gに示されるが、finFET 102A~102Bは、任意の数の半導体層122を有し得る。
図1A~1Gを参照して、いくつかの実施形態によれば、NC層107は、半導体層122-2と122-3との間に配置できる。NC層107は、酸化ハフニウム(HfO)、酸化ハフニウムアルミニウム(HfAlO)、ケイ酸ハフニウム(HfSiO)、酸化ハフニウムジルコニウム(HfZrO)などの強誘電特性を有するNC誘電材料を含み得る。NC層107は、スパッタリング、PVD、CVDまたは他の適切なプロセスを使用して形成することができる。NC層107の誘電材料の強誘電特性は、誘電材料の原子要素、原子要素の原子パーセントおよび/または誘電材料の結晶構造の相を含むが、これらに限定されない様々な要因によって影響を受け得る。相はまた、誘電材料を形成するための堆積プロセス条件および後処理条件によって影響を受け得る。したがって、NC層107の誘電材料と同じ原子元素および/または原子元素の同じ原子パーセントを有する誘電材料は、負性容量特性を示さない可能性があるため、多くはNC誘電材料とは見なされない。
いくつかの実施形態では、NC層107は、斜方晶系相のhigh-k誘電材料(例えば、斜方晶系相のhigh-k HfO)および/またはドーピング、ストレスおよび/または熱アニーリングなどの1つ以上の処理方法に供されるhigh-k誘電材料を含み得る。いくつかの実施形態では、NC層107は、アルミニウム(Al)、ガドリニウム(Gd)、シリコン(Si)、イットリウム(Y)、ジルコニウム(Zr)および/またはそれらの組み合わせなどの金属をHfOにドープおよび/または熱アニーリングすることによって形成された安定的な斜方晶系相のNC誘電材料を含み得る。NC層107のNC誘電材料の他の材料および形成方法は、本開示の範囲および精神に含まれる。
いくつかの実施形態では、NC層107は、斜方晶系相を有する約6nm~約18nmの範囲のZ軸に沿った垂直寸法107t(例えば、厚さ)を有し得る。垂直寸法107tが6nm未満の場合、NC誘電材料は、アニール後に堆積したままの単斜晶系相から斜方晶系相に変換されない場合がある。垂直寸法107tが18nmより大きい場合、NC層107は、NC層の負性容量特性を低下させ得る、単斜晶、正方晶および斜方晶系結晶相が混合し得る。いくつかの実施形態では、図1B~1DにおけるNC層107の断面図は、約90度回転した「H」形状を有し得る。NC層107は、約10nm~約50nmの範囲のX軸に沿って回転した「H」形状の上部における水平寸法107w1(例えば、幅)と約5nm~約45nmの範囲のX軸に沿って回転した「H」形状の中間部における水平寸法107w2(例えば、幅)を有し得る。いくつかの実施形態では、107w2の107w1に対する比は、約0.5~約0.95の範囲であり得る。この比が約0.5未満の場合、NC層107は、半導体デバイス100の寄生容量を低減しない可能性がある。この比が約0.9より大きい場合、NC層107を形成するプロセスは、より複雑になり得るが、NC層107による寄生容量の低減効果は飽和し得る。
いくつかの実施形態では、ffinFET 102A~102BのNC層107は、内部電圧増幅機構を介してサブスレッショルドスイングを低減できるため、finFET 102A~102Bの供給電圧をスケールダウンし、電力消費を低減することができる。NC層107の負性容量効果は、電圧動作の下限を克服し、finFET 102A~102Bのより低いスイッチングエネルギーとともにより高速な動作を実現することができる。いくつかの実施形態では、NC層107は、寄生容量を低減し、finFET 102A~102Bのデバイス性能を向上させることができる。
図1A~1Gを参照して、エピタキシャルフィン領域110は、積層型フィン部108B1と108B2の間にそれぞれ配置できる。いくつかの実施形態では、エピタキシャルフィン領域110は、多角形、楕円形および円形などの任意の幾何学的形状を有し得る。エピタキシャルフィン領域110は、エピタキシャル成長した半導体材料を含み得る。いくつかの実施形態では、エピタキシャル成長した半導体材料は、基板106と同じ材料または異なる材料を含む。いくつかの実施形態では、エピタキシャルフィン領域110のためのエピタキシャル成長した半導体材料は、互いに同じであっても異なってもよい。
図1A~1Gを参照して、ゲート構造112は、多層構造であり得、積層型フィン部108B1および108B2の半導体層122の周りに巻き付けられ得る。いくつかの実施形態では、半導体層122のそれぞれを、1つのゲート構造112または1つのゲート構造112の1つ以上の層によってそれぞれ巻き付けることができ、そのため、ゲート構造112は「ゲートオールアラウンド(GAA)構造」と呼ばれ得、finFET 102Aおよび102Bはまた、「GAA FET 102A~102B」または「GAA finFET 102A~102B」と呼ばれ得る。
ゲート構造112のそれぞれは、半導体層122上に配置されたゲート誘電層112Aと、ゲート誘電層112A上に配置されたゲート電極112Bとを含み得る。図1Eに示すように、ゲート誘電層112Aは、半導体層122のそれぞれの周りに巻き付けることができるため、半導体層122を互いに、および導電性ゲート電極112Bから電気的に絶縁して、finFET 102A~102Bの動作中にゲート構造112と半導体層122との間の短絡を防止することができる。
図1Cを参照して、各ゲート誘電層112Aは、界面層(IL)109および負性容量high-k(NC HK)層111を含み得る。いくつかの実施形態では、IL 109は、酸化ケイ素を含み得、約0.5nm~約1.0nmの範囲の厚さ109tを有し得る。いくつかの実施形態では、NC HK層111は、NC層107と同じまたは異なるNC誘電材料を含み得る。いくつかの実施形態では、NC HK層111は、アルミニウム(Al)、ガドリニウム(Gd)、シリコン(Si)、イットリウム(Y)、ジルコニウム(Zr)およびそれらの組み合わせなどの金属をHfOにドープおよび/または熱アニーリングすることによって形成された安定的な斜方晶系相のNC誘電材料を含み得る。NC HK層111のNC誘電材料は、high-k誘電材料と同じ原子元素を含み得るが、NC HK層111は、high-k誘電材料と異なる特性を有し得る。例えば、NC HK層111のNC誘電材料は、同じタイプの原子元素を有する対応するhigh-k誘電材料よりも低い抵抗率を有し得る。いくつかの実施形態では、NC HK層111は、約1.5nm~約3.0nmの範囲の厚さ111tを有し得る。
いくつかの実施形態では、各ゲート電極112Bは、ゲートバリア層(図示せず)、ゲート仕事関数層130およびゲート金属充填層132を含み得る。図1Eに示されるように、半導体層122のそれぞれは、1つのゲートバリア層および1つのゲート仕事関数層130によって巻き付けることができる。隣接する半導体層122間の空間およびゲート構造112の層の厚さに応じて、半導体層122は、隣接する半導体層122間の空間を充填するゲート電極112Bの1つ以上の層によって巻き付けることができる。図1Eは、半導体層122の周りに部分的に巻き付けられたゲート金属充填層132を示すが、ゲート金属充填層132は、いくつかの実施形態によれば、隣接する半導体層122(図示せず)間の空間を充填するために半導体層122の周りに巻き付けることもできる。
いくつかの実施形態では、ゲートバリア層は、後続のゲート仕事関数層130の形成のための核形成層として機能、および/またはゲート仕事関数層130から下にある層(例えば、ゲート誘電層112Aまたは酸化物層)への金属(例えば、Al)の実質的な拡散を防止するのを助けることができる。いくつかの実施形態では、各ゲート仕事関数層130は、単一の金属層または金属層のスタックを含み得る。金属層のスタックは、互いに等しいかまたは異なる仕事関数値を有する金属を含み得る。いくつかの実施形態では、各ゲート金属充填層132は、単一の金属層または金属層のスタックを含み得る。積層した金属層は、互いに異なる金属を含んでよい。finFET 102A~102Bのゲート構造112は類似していることが示されるが、finFET 102A~102Bは、材料および/または電気的特性(例えば、閾値電圧および仕事関数値)が互いに異なるゲート構造を有し得る。また、ゲート構造112が水平GAA構造を有することが示されるが、他のゲート構造(例えば、垂直GAA構造)は、本開示の範囲および精神に含まれる。
図1A~1Bを参照して、いくつかの実施形態によれば、ゲートスペーサー114は、ゲート構造112の側壁上に形成することができ、ゲート誘電層112Aの部分と物理的に接触することができる。ゲートスペーサー114は、酸化ケイ素、窒化ケイ素、low-k材料およびそれらの組み合わせなどの絶縁材料を含み得る。ゲートスペーサー114は、単層または絶縁層のスタックを含み得る。ゲートスペーサー114は、約3.9未満(例えば、約3.5、約3.0または約2.8)の誘電率を有するlow-k材料を有し得る。
図1A~1Bを参照して、半導体デバイス100は、層間誘電(ILD)層118をさらに含み得る。ILD層118は、エピタキシャルフィン領域110およびSTI領域104上に配置できる。ILD層118は、流動性誘電材料に適した堆積方法を使用して堆積された誘電材料を含み得る。例えば、流動性酸化ケイ素は、流動性CVD(FCVD)を使用して堆積させることができる。いくつかの実施形態では、誘電材料は酸化ケイ素である。
図1A~1Eを参照して、半導体デバイス100は、内部スペーサー構造127をさらに含み得る。内部スペーサー構造127は、半導体層122の間に配置し、エピタキシャルフィン領域110およびNC HK層111に隣接して配置することができる。内部スペーサー構造127は、SiOC、SiCN、SiOCN、SiN、酸化ケイ素(SiO)、酸窒化ケイ素(SiON)およびこれらの組み合わせ等の誘電材料を含み得る。いくつかの実施形態では、内側スペーサー構造127は、単層または複数層の絶縁材料を含み得る。いくつかの実施形態では、内側スペーサー構造127は、ゲート構造112とエピタキシャルフィン領域110とを分離できる。いくつかの実施形態では、内側スペーサー構造127は、約3nm~約7nmの範囲のX軸に沿った厚さ127tを有し得る。いくつかの実施形態では、NC層107に隣接する内側スペーサー構造は、2つの領域、即ち、半導体層122-2と122-3の間の第1の領域127A、およびNC層107のNC誘電材料間の第2の領域127Bを有し得る。いくつかの実施形態では、内側スペーサー構造127の第2の領域127Bは、約3nm~約5nmの範囲のX軸に沿った幅、および約7nm~約11nmの範囲のZ軸に沿った高さを有し得る。
図1Fを参照して、いくつかの実施形態によれば、NC層107を有する半導体デバイス100の容量は、ゲート構造112と半導体層122との間のフリンジ容量CP1と、ゲート構造112とソース領域(例えば、エピタキシャルフィン領域110)との間の平行板容量CP2と、ゲート構造112とソース接点140との間のフリンジ容量CP3と、エピタキシャルフィン領域110と半導体層122との間のオーバーラップ容量CP4と、NC層107の負性容量CNCAとを含み得る。
図1Gは、いくつかの実施形態による、NC層107を有する半導体デバイス100の様々な容量の回路図を示す。いくつかの実施形態では、CMOS NS1は、半導体層122-1の周りに巻き付けられたゲート構造112とグランドとの間のCP1、CP2、CP3およびCP4の容量を表すことができる。CMOS NS2-CMOS NCNは、半導体層122-2、122-3、122-4および122-nの同様の容量を表すことができ、ここで、nは半導体層122の数を表すことができ、かつ1より大きい整数にすることができる。CNC1は、半導体層122-1の周りに巻き付けられたNC HK層111の容量を表すことができる。CNC1~CNCNは、同様に、半導体層122-2、122-3、122-4および122-nに巻き付けられたNC HK層111の容量を表すことができる。CNCAは、NC層107の容量を表すことができる。いくつかの実施形態では、CNCAは、図1Gに示されるように、CNC2およびCNC3に並列に接続し、そしてCMOS NS2およびCMOS NS3に直列に接続することができる。いくつかの実施形態では、CNCAは、CNC1~CNCNとともに、消費電力を低減し、finFET 102A~102Bのデバイス性能を向上させることができる。
図2Aおよび2Bは、いくつかの実施形態による、2つのNC層107-1および107-2を有する半導体デバイス100の部分断面図を示す。図1A~1Eにおける要素と同じ注釈が付いた図2A~2Bにおける要素については、上述したとおりである。図2Aに示されるように、NC層107-1および107-2は、NC層107と同様の強誘電特性を有するNC誘電材料を含み得る。NC層107-1は、半導体層122-1と122-2との間に配置できる。NC層107-2は、半導体層122-3と122-4との間に配置できる。いくつかの実施形態では、NC層107-1は、NC層107-2と同じNC誘電体材料を含み得る。いくつかの実施形態では、NC層107-1は、NC層107-2と異なるNC誘電体材料を含み得る。いくつかの実施形態では、NC層107-1と107-2は、約5nm~約18nmの範囲のZ軸に沿った垂直寸法107-1tと107-2t(例えば、厚さ)をそれぞれ有し得る。いくつかの実施形態では、半導体デバイス100は、消費電力をさらに低減し、半導体デバイス100のデバイス性能を向上させるために、3つ以上のNC層を含み得る。
図2Cと2Dは、いくつかの実施形態による、2つのNC層107-1および107-2を有する半導体デバイス100内の様々な容量と様々な容量の回路図をそれぞれ示す。図1F-1G中の要素と同一の注釈が付いた図2C-2D中の要素については、上述したとおりである。図2Cに示すように、CNCAは、NC層107-1の容量を表し得、CNCBは、NC層107-2の容量を表し得る。いくつかの実施形態では、図2Dに示すように、CNCAは、CNC1およびCNC2に並列接続され、かつCMOS NS1およびCMOS NS2に直列接続され得、CNCBは、CNC3およびCNC4に並列接続され、かつCMOS NS3およびCMOS NS4に直列接続され得る。いくつかの実施形態では、CNCAおよびCNCBは、CNC1-CNCNとともに、消費電力をさらに低減し、finFET 102A-102Bのデバイス性能を向上させ得る。
図3は、いくつかの実施形態による、NC層107を有する半導体デバイス100を製造する方法300の流れ図である。追加の製造動作は、方法300の様々な動作の間に実行され得、単に明瞭さおよび説明の便宜のために省略され得る。また、一部の動作は、図3に示すものと同時に、または異なる順序で実行され得る。したがって、追加のプロセスは、方法300の前、間、および/または後に提供され得、これらの追加のプロセスは、本明細書で簡単に説明され得る。説明のために、図3に示される動作は、図4-13に示されるような半導体デバイス100を製造する例示的な製造プロセスを参照して説明される。図4-13は、いくつかの実施形態による、その製造の様々な段階における図1Aの線B-Bに沿った半導体デバイス100の部分断面図である。図4-13は、NC層107を有する半導体デバイス100の製造プロセスを示すが、方法300は、NC層107-1および107-2を有する半導体デバイス100と他の半導体デバイスに適用することができる。図1A-1E中の要素と同一の注釈が付いた図4-13中の要素については、上述したとおりである。
図3を参照すると、方法300は、動作310と、フィンベース部および積層型フィン部を含むフィン構造を基板上に形成するプロセスとから始まる。積層型フィン部は、フィンベース部上の第1のセットの半導体層、第1のセットの半導体層より上の第2のセットの半導体層、および第1のセットの半導体層と第2のセットの半導体層との間の犠牲半導体層を含む。例えば、図1A、図1B、図4に示すように、フィンベース部108Aと積層型フィン部108Bおよび108Bとを有するフィン構造108を基板106上に形成することができる。積層型フィン部108B および108B は、第1のセットの半導体層122-1、122-2、および420-1、第2のセットの半導体層122-3、122-4、および420-2、ならびに第1のセットの半導体層と第2のセットの半導体層との間の犠牲半導体層407を含み得る。
積層型フィン部108B および108B の各半導体層は、その下地層上にエピタキシャル成長し、続いて垂直エッチングを行って、開口部434を形成することができる。いくつかの実施形態では、S/D領域は、後続のプロセスにおいて開口部434に形成され得る。いくつかの実施形態では、犠牲半導体層407と半導体層122、420-1、および420-2の垂直エッチングは、バイアスエッチングプロセスを含み得る。いくつかの実施形態では、バイアスエッチングプロセスは、方向性であり得、犠牲半導体層407と半導体層122、420-1および420-2は、実質的に横方向エッチングを有し得ない。
積層型フィン部108B と108B は、互いに異なる半導体材料を含み得る。いくつかの実施形態では、半導体層420-1および420-2(「半導体層420」と総称される)と122は、基板106と同様のまたは異なる半導体材料を含み得る。いくつかの実施形態では、半導体層420および122は、互いに異なる酸化速度および/またはエッチング選択性を有する半導体材料を含み得る。いくつかの実施形態では、半導体層420は、Geが約5原子パーセント~約20原子パーセントの範囲にあり、残りの原子パーセントがSiであるシリコンゲルマニウム(SiGe)を含み得る。いくつかの実施形態では、半導体層122は、任意の実質的な量のGeなしでSiを含み得る。半導体層420は、約5nm~約12nmの範囲のZ軸に沿った垂直寸法420t(例えば、厚さ)を有し得る。半導体層122は、約5nm~約10nmの範囲のZ軸に沿った垂直寸法122t(例えば、厚さ)を有し得る。垂直寸法420tと122tは、互いに等しくてもよいし、異なってもよい。積層型フィン部108B および108B の4つの半導体層122と2つの半導体層420が図4に示されるが、半導体デバイス100は、任意の数の半導体層420および122を有し得る。
いくつかの実施形態では、犠牲半導体層407は、半導体層420および122と同様のまたは異なる半導体材料を含み得る。いくつかの実施形態では、犠牲半導体層407は、Geが約20原子パーセント~約40原子パーセントの範囲にあり、残りの原子パーセントがSiであるSiGeを含み得る。いくつかの実施形態では、犠牲半導体層407は、より高いエッチング速度のために、半導体層420よりも高いGe濃度を有するSiGeを含み得、犠牲半導体層407と半導体層420のGe濃度の間の差は、約10原子パーセント~約15原子パーセントの範囲であり得る。差が約10原子パーセント未満である場合、犠牲半導体層407は、半導体層420よりも高いエッチング速度を有さない可能性があり、犠牲半導体層407は、NC層107によって置き換えられない可能性がある。差が約15原子パーセントよりも大きい場合、犠牲半導体層407、半導体層420、および半導体層122は、各層間により多くのエピタキシャル欠陥および応力を有し得る。犠牲半導体層407は、約8nm~約15nmの範囲のZ軸に沿った厚さ407tを有し得る。いくつかの実施形態では、より高いエッチング速度のために、厚さ407tは厚さ420tよりも大きくなり得、407tと420tとの間の差は、約3nm~約12nmの範囲であり得る。いくつかの実施形態では、407tの420tに対する比は、約1.2~約2の範囲であり得る。差が約3nm未満であるか、または比が約1.2未満である場合、犠牲半導体層407は、半導体層420よりも高いエッチング速度を有さない可能性があり、犠牲半導体層407は、NC層107によって置き換えられない可能性がある。差が約12nmよりも大きいか、または比が約2よりも大きい場合、犠牲半導体層407は、後続のプロセスにおいてICの様々な半導体デバイスにおいて異なる凹み深さを有する可能性があるため、NC層107にシームまたはボイドが発生する可能性がある。
図3を参照すると、動作320において、犠牲半導体層の第1の領域を選択的にエッチングする。例えば、図5に示すように、犠牲半導体層407および半導体層420は、横方向にエッチングすることができ、犠牲半導体層407は、半導体層420よりも多く選択的にエッチングすることができる。犠牲半導体層407の第1の領域は、エッチングされて、横方向凹み407rを形成することができる。横方向エッチングは、ドライエッチングプロセス、ウェットエッチングプロセス、またはこれらの組み合わせによって実行することができる。エッチングプロセスは、複数のサイクルのエッチングおよびパージプロセスを含み得る。各サイクルのエッチングプロセスは、フッ化水素(HF)とフッ素系ガスとを有するガス混合物を使用することを含み得る。各サイクルのパージプロセスは、HFと窒素(N)とを有するガス混合物を使用することを含み得る。パージプロセスにおけるHFは、後続のサイクルのために、副産物を除去し、および/またはエッチングされた部分の表面を洗浄することができる。パージプロセスは、各サイクルにおいてエッチングプロセスよりも長くなり得る。
いくつかの実施形態では、犠牲半導体層407は、半導体層420よりも高いエッチング速度を有し得る。いくつかの実施形態では、犠牲半導体層407のより高いGe濃度およびより大きな厚さ407tは、半導体層420よりも高いエッチング速度をもたらし得る。いくつかの実施形態では、犠牲半導体層407中のGe濃度は、半導体層420中のGe濃度よりも少なくとも10原子パーセントだけ高くなり得る。いくつかの実施形態では、半導体層420は、横方向にエッチングされて、約5nm~約10nmの範囲のX軸に沿った水平寸法412d(例えば、深さ)を有する横方向凹み420rを形成し得る。いくつかの実施形態では、犠牲半導体層407の第1の領域に形成された横方向凹み407rは、約8nm~約20nmの範囲のX軸に沿った水平寸法407d(例えば、深さ)を有し得る。いくつかの実施形態では、犠牲半導体層407の第2の領域407*は、横方向エッチングの後に残る。いくつかの実施形態では、犠牲半導体層407の第2の領域407*は、プロセスばらつきに起因して横方向エッチングの後に曲面(例えば、第2の領域407*に対して凹状の形状)を有し得る。いくつかの実施形態では、第2の領域407*は、約15nm未満のX軸に沿った水平寸法407w(例えば、幅)を有し得る。いくつかの実施形態では、犠牲半導体層407は、横方向エッチングの後に完全に除去され得て、犠牲半導体層407は実質的に残らない。
図3を参照すると、動作330において、第1の負性容量(NC)誘電構造を犠牲半導体層の第1の領域に形成する。例えば、図6および図7に示すように、犠牲半導体層407の第1の領域に第1のNC誘電構造107Aを形成することができる。いくつかの実施形態では、第1のNC誘電構造の形成は、第1の界面層(IL)609の形成、第1のNC HK層611の堆積、および第1のNC HK層611の横方向エッチングを含み得る。いくつかの実施形態では、第1のIL609は、約0.5nm~約1nmの範囲の厚さを有する酸化ケイ素を含み得、化学洗浄プロセス中に形成され得る。第1のIL609は、その堆積中に第1のNC HK層611の成長を助け得る。
第1のNC HK層611は、図1A-1Eを参照してNC層107について説明されたNC誘電材料を含み得る。第1のNC HK層611は、熱ALDによってブランケット堆積され得る。いくつかの実施形態では、熱ALDは、1種がHfOの堆積のためのものであり、もう1種がHfOのドーピングのためのものである2種の前駆体を使用し得る。第1のNC HK層611は、約1.5nm~約3nmの範囲の厚さ611tを有し得る。
第1のNC HK層611の横方向エッチングを、ブランケット堆積された第1のNC HK層611に対して実行することにより、図7に示すように横方向凹み407r*内に第1のNC誘電構造107Aを形成し得る。いくつかの実施形態では、第1のNC誘電構造107Aを形成するエッチングプロセスは、希釈HF(DHF)を使用するウェットエッチングプロセスを含み得る。エッチングプロセスの後、第1のNC HK層611を半導体層122の端部から除去し得、IL 109の第1の部分109AおよびNC HK層111の第1の部分111Aを半導体層122の周囲に形成し得る。
図8-10に示すように、第1のNC誘電構造107Aの形成に続いて、内部スペーサー構造127およびエピタキシャルフィン領域110の形成を行い得る。内部スペーサー構造127の形成は、内部スペーサー層827のブランケット堆積と、ブランケット堆積された内部スペーサー層827の横方向エッチングと、を含み得る。いくつかの実施形態では、内部スペーサー層827は、ALD、FCVD、または他の適切な方法によって堆積された単層または誘電層のスタックを含み得る。内部スペーサー層827の横方向エッチングは、HFとNHとのガス混合物を使用するドライエッチングプロセスによって実行され得る。横方向エッチングプロセスの後、内部スペーサー構造127は、半導体層122の間に、かつ第1のNC誘電構造107A、IL 109の第1の部分109A、およびNC HK層111の第1の部分111Aに隣接して形成され得る。
図10に示すように、内部スペーサー構造127の形成に続いて、エピタキシャルフィン領域110の形成を行い得る。いくつかの実施形態では、エピタキシャルフィン領域110は、開口部434内の半導体層122の露出面上に成長し得る。いくつかの実施形態では、エピタキシャルフィン領域110は、複数のエピタキシャルフィンサブ領域を含み得る。
図3を参照すると、動作340において、犠牲半導体層の第2の領域を除去する。例えば、図11に示すように、犠牲半導体層407の第2の領域407*と半導体層420*を除去して、開口部1107と1120をそれぞれ形成し得る。いくつかの実施形態では、第2の領域407*および半導体層420*は、犠牲半導体層407の第1の領域のエッチングプロセスと同様のエッチングプロセスによって除去され得る。いくつかの実施形態では、エッチングプロセスは、フッ化水素(HF)とフッ素系ガスとを有するガス混合物を使用することを含み得る。エッチングプロセスの後、犠牲半導体層407の第2の領域407*および半導体層420*は、半導体層122の間で除去され得る。
図3を参照すると、動作350において、犠牲半導体層の第2の領域に第2のNC誘電構造を充填する。第2のNC誘電構造は、第1のNC誘電構造に隣接する。例えば、図12に示すように、犠牲半導体層407の第2の領域407*を除去した後、第2のNC誘電構造107Bは、第2の領域407*(図11中の開口部1107)を充填することができる。第2のNC誘電構造107Bは、第1のNC誘電構造107Aに隣接することができる。いくつかの実施形態では、第2のNC誘電構造107Bは、第1のNC誘電構造107Aと同じNC誘電材料を含み得る。いくつかの実施形態では、第2のNC誘電構造107Bは、第1のNC誘電構造107Aとは異なるNC誘電材料を含み得る。第1のNC誘電構造107Aおよび第2のNC誘電構造107Bは、犠牲半導体層407を置き換えるためのNC層107を形成し得る。NC層107およびNC HK層111の負性容量は、寄生容量を低減し、finFET 102A-102Bのデバイス性能を向上させることができる。NC層107はまた、内部電圧増幅機構によってSSを低減し、finFET 102A-102Bの消費電力を低減することができる。
いくつかの実施形態では、NC層107は、斜方晶系相を有する約6nm~約18nmの範囲のZ軸に沿った垂直寸法107t(例えば、厚さ)を有し得る。垂直寸法107tが6nm未満である場合、NC誘電材料は、アニール後に、堆積したままの単斜晶系相から斜方晶系相に変換されない場合がある。垂直寸法107tが18nmより大きい場合、NC層107は、NC層の負性容量特性を低下させ得る、単斜晶、正方晶および斜方晶系結晶相が混合し得る。
いくつかの実施形態では、第2のNC誘電構造107Bの形成は、IL 109の第2の部分190Bの形成、およびNC HK層111の第2の部分111Bの形成を含み得る。いくつかの実施形態では、IL 109の第2の部分109Bは、約0.5nm~約1nmの範囲の厚さを有する酸化ケイ素を含み得、化学洗浄プロセス中に形成され得る。いくつかの実施形態では、NC HK層111の第2の部分111Bの形成は、図1A-1Eを参照してNC層107について説明されたNC誘電材料のブランケット堆積を含み得る。NC HK層111の第2の部分111Bは、NC HK層111の第1の部分111Aと同様に、熱ALDによってブランケット堆積され得る。NC HK層の第2の部分111Bのブランケット堆積後、第2の領域407*は、NC誘電材料で充填され、第2のNC誘電構造107Bを形成し得る。
図13に示すように、第2のNC誘電構造107Bの充填に続いて、NC HK層111上にゲート電極を形成することができる。いくつかの実施形態では、ゲート仕事関数層130のための仕事関数金属層、および仕事関数金属層上のゲート金属充填層132のための導電性材料層を、NC HK層111上に形成し得る。いくつかの実施形態では、図1A-1Eおよび13に示すように、ゲート仕事関数層130およびゲート金属充填層132は、半導体層420の除去の結果として、ナノシート/ナノワイヤ形状の半導体層122の周りに巻き付けられ得る。
図14A-14Cは、いくつかの実施形態による、NC層を有する積層型半導体デバイス1400-1、1400-2、および1400-3(「積層型半導体デバイス1400」と総称される)の等角図を示す。図14A-14Cに示すように、finFET 1402-1A、1402-2A、および1402-3A(「finFET 1402A」と総称)は、finFET 1402-1B、1402-2B、および1402-3B(「finFET 1402B」と総称)の上に垂直に積層されて、デバイス面積を低減し、消費電力を低減し、デバイス性能を向上させることができる。ゲート構造1412-1、1412-2、1412-3A、および1412-3B(「ゲート構造1412」と総称)は、ゲート接点1444-1、1444-2、および1444-3(「ゲート接点1444」と総称)に接続することができ、相互接続構造1446-1、446-2、および1446-3(「相互接続構造1446」と総称)にさらに接続することができる。FinFET 1402Aは、S/D接点構造1440-1A、1440-2A、および1440-3A(「S/D接点構造1440A」と総称)に接続することができ、アースまたはVssなどの埋め込みパワーレール1442-1A、1442-2A、および1442-3A(「埋め込みパワーレール1442A」と総称)にさらに接続することができる。FinFET 1402Bは、S/D接点構造1440-1B、1440-2B、および1440-3B(「S/D接点構造1440B」と総称)に接続することができ、電源またはVddなどの埋め込みパワーレール1442-1B、1442-2B、および1442-3B(「埋め込みパワーレール1442B」と総称)にさらに接続することができる。いくつかの実施形態では、半導体デバイス1400-1、1400-2、および1400-3のそれぞれの各NC層は、図1A-1Eを参照してNC層107について説明されたNC誘電材料を含み得る。いくつかの実施形態では、半導体デバイス1400-1、1400-2、または1400-3の上部および下部デバイスのNC層は、同じNC誘電材料を含み得る。いくつかの実施形態では、半導体デバイス1400-1、1400-2、または1400-3の上部および下部デバイスのNC層は、異なるNC誘電材料を含み得る。いくつかの実施形態では、積層型半導体デバイス1400の上部および下部デバイスのそれぞれは、2つ以上のNC層を含み得る。
図14Aを参照すると、finFET 1402-1Aのフィン構造は、デバイス面積を低減し、各フィン構造の独立制御を提供するために、finFET 1402-1Bのフィン構造の上に積層され、finFET 1402-1Bのフィン構造に平行な方向に沿って延びることができる。図14Bを参照すると、finFET 1402-2Aのフィン構造は、寄生容量を低減し、デバイス性能を向上させるために、finFET 1402-2Bのフィン構造に垂直な方向に沿って延びることができる。図14Cを参照すると、互いに垂直なフィン構造に加えて、finFET 1402-3Aのゲート構造1412-3Aは、さらにコンパクトな金属相互接続を提供して寄生抵抗および容量を低減するために、finFET 1402-3Bのゲート構造1412-3Bに垂直な方向に沿って延びることができる。いくつかの実施形態では、図14A-14C中のfinFTE 1402AおよびfinFET 1402Bのそれぞれは、さらに消費電力を低減し、寄生容量を低減し、デバイス性能を向上させるために、1つ以上のNC層を含み得る。
本開示における様々な実施形態は、1つ以上のNC層107を有する半導体デバイス(例えば、半導体デバイス100および積層型半導体デバイス1400)を形成する方法を提供する。本開示における例示的な方法は、第1のセットの半導体層122-1および122-2と、第1のセットの半導体層122-1および122-2より上の第2のセットの半導体層122-3および122-4と、第1のセットの半導体層と第2のセットの半導体層との間のNC層107とを有する半導体デバイス100を形成することができる(図1Cに示す)。
いくつかの実施形態では、NC層107のNC誘電材料は、強誘電特性を有する誘電材料、斜方晶系相の誘電材料(例えば、斜方晶系相の酸化ハフニウム(HfO))、および/またはアルミニウム(Al)、ガドリニウム(Gd)、シリコン(Si)、イットリウム(Y)、ジルコニウム(Zr)またはそれらの組み合わせなどの1つ以上のドーパントでドープされた誘電材料(例えば、HfO)を含み得る。NC層107は、内部電圧増幅機構によってサブスレッショルドスイング(SS)を低減し、半導体デバイス100のチャネルのオン電流とオフ電流(Ion/Ioff)の比を高めることができる。半導体デバイス100におけるSSの低減は、より高速なデバイス動作およびより低いスイッチングエネルギーを実現することができ、半導体デバイス100において、供給電圧を効果的にスケールダウンし、消費電力を大幅に削減することができる。いくつかの実施形態では、NC層107を有する半導体デバイス100および積層型半導体デバイス1400の消費電力は、NC層を有さないGAA finFETデバイスと比較して、約10%~約40%低減することができる。
いくつかの実施形態では、半導体デバイス100の半導体層122の間のNC層107は、半導体デバイス100の寄生容量を低減することができる。いくつかの実施形態では、NC層107は、半導体層122-2と122-3の間に配置され得、半導体層122-2および122-3のそれぞれの周りに巻き付けられたゲート誘電層112Aと接触し得る。いくつかの実施形態では、半導体デバイス100は、図2Aおよび2Bに示すように、半導体層122の間の2つのNC層107-1および107-2を含み得る。いくつかの実施形態では、NC層107は、図4-13に示すように、異なるプロセスステップにおいて形成され、互いに接触する第1のNC誘電構造107Aおよび第2のNC誘電構造107Bを含み得る。いくつかの実施形態では、 第1のNC層を有する第1のフィン構造は、第2のNC層を有する第2のフィン構造上に積層されて、さらに寄生容量を低減し、積層型半導体デバイス1400のデバイス性能を向上させることができる。いくつかの実施形態では、1つ以上のNC層を有する半導体デバイス100および積層型半導体デバイス1400のデバイス性能は、NC層を有さないGAA finFETデバイスと比較して、約10%~約40%向上することができる。
いくつかの実施形態では、方法は、フィンベース部および積層型フィン部を含むフィン構造を基板上に形成することを含む。積層型フィン部は、フィンベース部上の第1の半導体層、第1の半導体層より上の第2の半導体層、および第1の半導体層と第2の半導体層との間の犠牲半導体層を含む。方法は、犠牲半導体層を負性容量(NC)層で置き換えることと、NC層、第1の半導体層、および第2の半導体層の周りにゲート構造を形成することとをさらに含む。NC層は、NC誘電材料を含む。
いくつかの実施形態では、方法は、フィンベース部および積層型フィン部を有するフィン構造を基板上に形成することを含む。積層型フィン部は、フィンベース部上の第1のセットの半導体層、第1のセットの半導体層より上の第2のセットの半導体層、および第1のセットの半導体層と第2のセットの半導体層との間の犠牲半導体層を含む。方法は、犠牲半導体層の第1の領域に第1の負性容量(NC)誘電構造を形成することと、第1のNC誘電構造の第1の側に隣接して内部スペーサー構造を形成することと、フィン構造上に、かつ内部スペーサー構造に隣接して、エピタキシャルソース/ドレイン(S/D)領域を形成することとをさらに含む。第1のNC誘電構造は、第1のNC誘電材料を含む。方法は、犠牲半導体層の第2の領域に第2のNC誘電構造を充填することと、第1のNC誘電構造、第2のNC誘電構造、第1のセットの半導体層、および第2のセットの半導体層の周りにゲート構造を形成することとをさらに含む。第2の領域は、犠牲半導体層の第1の領域に隣接し、第2のNC誘電構造は、第2のNC誘電材料を含み、第2のNC誘電構造は、第1のNC誘電構造の第2の側に隣接する。
いくつかの実施形態では、半導体デバイスは、フィンベース部および積層型フィン部を有するフィン構造を基板上に含む。積層型フィン部は、フィンベース部上の第1の半導体層と、第1の半導体層より上の第2の半導体層とを含む。半導体デバイスは、第1の半導体層と第2の半導体層との間の負性容量(NC)層と、それぞれ第1および第2の半導体層の周りに巻き付けられ、NC層と接触する第1および第2のゲート誘電層と、第1の半導体層、第2の半導体層、およびNC層の周りに巻き付けられたゲート電極とをさらに含む。NC層は、NC誘電材料を含む。
開示の要約書ではなく、発明の詳細な説明のセクションは、請求項を解釈するために使用されることを意図していることを理解すべきである。開示部の要約は、本発明の例示的な一つまたは複数の実施形態を開示するものであって、発明者によって検討された全ての実施形態を開示するものではないので、これらによって特許請求の範囲に記載の主題を限定することは意図されていない。
前述の開示は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書で紹介した実施形態の同じ目的を実行し、及び/又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。

Claims (20)

  1. フィンベース部と、前記フィンベース部上の第1の半導体層、前記第1の半導体層の上方の第2の半導体層、および前記第1の半導体層と前記第2の半導体層との間の犠牲半導体層を含む積層型フィン部とを含むフィン構造を基板上に形成することと、
    前記犠牲半導体層を、NC誘電材料を含む負性容量(NC)層で置換することと、
    前記NC層、前記第1の半導体層及び前記第2の半導体層の周囲にゲート電極を形成することと、を含む方法。
  2. 前記犠牲半導体層の置換は、
    前記犠牲半導体層の第1の領域を選択的にエッチングすることと、
    前記犠牲半導体層の前記第1の領域に第1のNC誘電体構造を形成することと、を含む請求項1に記載の方法。
  3. 前記第1のNC誘電体構造を形成することは、
    前記犠牲半導体層の前記第1の領域に、前記NC誘電体材料の層を堆積させることと、
    前記NC誘電体材料の層の一部をエッチングすることと、を含む請求項2に記載の方法。
  4. 前記犠牲半導体層の置換は、
    前記犠牲半導体層の第2の領域を除去することと、
    第2の領域を第2のNC誘電体構造で充填することと、をさらに含み、前記第2のNC誘電体構造は、NC誘電体材料を含み、第1のNC誘電体構造に隣接している、請求項2に記載の方法。
  5. 前記積層型フィン部は、前記第2の半導体層の上方に設けられた第3の半導体層と、前記第2の半導体層と前記第3の半導体層との間に設けられた追加の犠牲半導体層とをさらに含み、
    前記追加半導体層を追加のNC層で置換することをさらに含み、前記追加のNC層は、追加のNC誘電体材料を含む、請求項1に記載の方法。
  6. 前記追加のNC誘電体材料は、前記NC誘電体材料と同じである、請求項5に記載の方法。
  7. 前記フィン構造の上方に追加のフィン構造を形成することであって、
    前記フィン構造は、第1の方向に沿って延在し、
    前記追加のフィン構造は、第2の方向に沿って延在し、
    前記追加のフィン構造は、前記フィン構造の上方の第3の半導体層と、前記第3の半導体層の上方の第4の半導体層と、前記第3と第4の半導体層との間の追加の犠牲半導体層とを含むことと、
    前記追加の犠牲半導体層を、追加のNC誘電体材料を含む追加のNC層で置換することと、
    前記追加のNC層、前記第3の半導体層及び前記第4の半導体層の周囲に付加ゲート電極を形成することであって、前記ゲート電極は第3の方向に沿って延在し、前記追加のゲート電極は第4の方向に沿って延在していることと、をさらに含む請求項1に記載の方法。
  8. 前記第1の方向は前記第2の方向に平行であり、前記第3の方向は前記第1の方向に平行である、請求項7に記載の方法。
  9. 前記第1の方向は前記第2の方向に垂直であり、前記第3の方向は前記第1の方向に平行である、請求項7に記載の方法。
  10. 前記第1の方向は前記第2の方向に垂直であり、前記第3の方向は前記第1の方向に垂直である、請求項7に記載の方法。
  11. フィンベース部と、フィンベース部上の第1のセットの半導体層、第1のセットの半導体層の上方の第2のセットの半導体層、および第1のセットの半導体層と第2のセットの半導体層との間の犠牲半導体層とを含む積層型フィン部を有するフィン構造を基板上に形成すること、
    前記犠牲半導体層の第1の領域に、NC誘電体材料を含む第1の負電容量(NC)誘電体構造を形成すること、
    前記第1のNC誘電体構造体の第1の側に隣接する内部スペーサー構造を形成することと、
    フィン構造上に、内部スペーサー構造に隣接して、エピタキシャルソース/ドレイン(S/D)領域を形成することと、
    前記犠牲半導体層の第2の領域に第2のNC誘電体構造を充填することであって、
    前記第2領域は、前記犠牲半導体層の前記第1領域に隣接し、
    前記第2のNC誘電体構造は、第2のNC誘電体材料を含み、
    前記第2のNC誘電体構造は、前記第1のNC誘電体構造の第2の側に隣接することと、
    前記第1のNC誘電体構造、前記第2のNC誘電体構造、前記第1のセットの半導体層、および前記第2のセットの半導体層の周囲にゲート電極を形成することと、を含む方法。
  12. 前記第1のNC誘電体構造を形成することは、
    前記犠牲半導体層の前記第1領域を選択的にエッチングすることと、
    前記犠牲半導体層の前記第1の領域に前記第1のNC誘電体材料の層を堆積させることと、
    前記第1のNC誘電体材料の層の一部をエッチングすることと、を含む、請求項11に記載の方法。
  13. 前記第2のNC誘電体構造を形成することは、
    前記犠牲半導体層の前記第2領域を除去することと、
    前記第2のNC誘電体材料で前記第2の領域を充填することと、を含む、請求項11に記載の方法。
  14. 前記第2のNC誘電体材料は、前記第1のNC誘電体材料と同じである、請求項13に記載の方法。
  15. 前記積層型フィン部は、前記第2のセットの半導体層の上方の第3のセットの半導体層と、前記第2のセットと前記第3のセットの半導体層との間に設けられた追加の犠牲半導体層とをさらに含み、
    前記追加半導体層を追加のNC層で置換することをさらに含み、前記追加のNC層は、追加のNC誘電体材料を含み、前記追加の誘電体材料は、前記第1および第2のNC誘電体材料と同じであるか、または異なる、請求項11に記載の方法。
  16. 前記第1および第2の犠牲半導体層のそれぞれは、シリコンゲルマニウムを含む、請求項11に記載の方法。
  17. フィンベース部と、前記フィンベース部上の第1の半導体層及び前記第1の半導体層の上方の第2の半導体層を含む積層型フィン部とを含む、基板上のフィン構造と、
    前記第1の半導体層と前記第2の半導体層との間に形成され、NC誘電体材料を含むNC層と、
    前記第1及び第2の半導体層の周りにそれぞれ巻き付けられ、前記NC層と接触する第1及び第2のゲート絶縁層と、
    それぞれ第1、第2の半導体層、及び前記NC層の周りに巻き付けられるゲート電極と、を含む、半導体デバイス。
  18. 前記第2のセットの半導体層の上方に設けられる第3のセットの半導体層と、
    前記第2のセットと前記第3のセットの半導体層との間に追加のNC層と、を含み、前記追加のNC層は、追加のNC誘電体材料を含む、請求項17に記載の半導体デバイス。
  19. 前記追加のNC誘電体材料は、前記NC誘電体材料と同じである、請求項18に記載の半導体デバイス。
  20. 前記フィン構造の上方の追加のフィン構造をさらに含み、前記追加のフィン構造は、
    前記フィン構造の上方の第3のセットの半導体層と、
    前記第3のセットの半導体層の上方の第4のセットの半導体層と、
    第3のセットの半導体層と第4のセットの半導体層との間の追加のNC層と、を含む、請求項17に記載の半導体デバイス。

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