JP2022016400A - 負性容量層を有する電界効果トランジスタ - Google Patents

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jian xun Yang
建倫 楊
Kenrin Yo
克正 張
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Abstract

Figure 2022016400000001
【課題】半導体デバイス及び半導体デバイスを製造する方法を提供する。
【解決手段】半導体デバイスは、フィンベース部１０８Ａ及び積層型フィン部１０８Ｂ１、１０８Ｂ２を含むフィン構造１０８を基板１０６上に形成する。積層型フィン部は、フィンベース部上の半導体層１２２（第１の半導体層、第１の半導体層より上の第２の半導体層及び第１の半導体層と第２の半導体層との間の犠牲半導体層）を含む。方法は、犠牲半導体層を負性容量（ＮＣ）層１０７で置き換えることと、ＮＣ層、第１の半導体層及び第２の半導体層の周りにゲート電極１１２Ｂを形成することとをさらに含む。ＮＣ層は、ＮＣ誘電材料を含む。
【選択図】図１Ｂ

Description

半導体技術の進歩に伴い、より高い記憶容量、より高速な処理システム、より高いパフォーマンスおよびより低いコストに対する要求が高まっている。これらの要求を満たすために、半導体業界は、プレーナ型ＭＯＳＦＥＴおよびフィン型電界効果トランジスタ（ｆｉｎＦＥＴ）を含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの半導体デバイスの寸法を縮小し続けている。このような小型化は、半導体製造プロセスの複雑化を招いている。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。
いくつかの実施形態による、負性容量（ＮＣ）層を有する半導体デバイスの等角図および部分断面図をそれぞれ示す。 いくつかの実施形態による、負性容量（ＮＣ）層を有する半導体デバイスの等角図および部分断面図をそれぞれ示す。 いくつかの実施形態による、負性容量（ＮＣ）層を有する半導体デバイスの等角図および部分断面図をそれぞれ示す。 いくつかの実施形態による、負性容量（ＮＣ）層を有する半導体デバイスの等角図および部分断面図をそれぞれ示す。 いくつかの実施形態による、負性容量（ＮＣ）層を有する半導体デバイスの等角図および部分断面図をそれぞれ示す。 いくつかの実施形態による、ＮＣ層を有する半導体デバイス内の様々な容量および様々な容量の回路図をそれぞれ示す。 いくつかの実施形態による、ＮＣ層を有する半導体デバイス内の様々な容量および様々な容量の回路図をそれぞれ示す。 いくつかの実施形態による、２つのＮＣ層を有する半導体デバイスの部分断面図をそれぞれ示す。 いくつかの実施形態による、２つのＮＣ層を有する半導体デバイスの部分断面図をそれぞれ示す。 いくつかの実施形態による、２つのＮＣ層を有する半導体デバイス内の様々な容量および様々な容量の回路図をそれぞれ示す。 いくつかの実施形態による、２つのＮＣ層を有する半導体デバイス内の様々な容量および様々な容量の回路図をそれぞれ示す。 いくつかの実施形態による、ＮＣ層を有する半導体デバイスを製造する方法の流れ図である。 いくつかの実施形態による、製造プロセスの様々な段階でのＮＣ層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのＮＣ層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのＮＣ層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのＮＣ層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのＮＣ層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのＮＣ層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのＮＣ層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのＮＣ層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのＮＣ層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、製造プロセスの様々な段階でのＮＣ層を有する半導体デバイスの部分断面図を示す。 いくつかの実施形態による、ＮＣ層を有する積層型半導体デバイスの等角図を示す。 いくつかの実施形態による、ＮＣ層を有する積層型半導体デバイスの等角図を示す。 いくつかの実施形態による、ＮＣ層を有する積層型半導体デバイスの等角図を示す。
以下、具体的な実施形態について添付図面に基づいて説明する。図中、同一、機能的に同一、及び／又は実質的に同一の構成要素には同一の参照符号を付す。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明において、第１の特徴点が第２の特徴点よりも上に形成されるとは、第１の特徴点と第２の特徴点とが直接接して形成される態様を含んでもよいし、第１の特徴点と第２の特徴点とが直接接しないように、第１の特徴点と第２の特徴点との間に付加的な特徴点が形成されてもよい。ここで、第１のパターンが第２のパターン上に形成されるとは、第１のパターンが第２のパターンに直接接して形成されることを意味する。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この反復は、それ自体では、様々な実施形態及び／又は議論された構成の間の関係を指示するものではない。
さらに、図に示されているように、ある素子又は特徴と別の素子又は特徴との関係を説明しやすくするために、「下方」、「下」、「下部」、「上」、「上部」などのような空間的に相対的な用語を本明細書で使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
なお、本明細書において、「一実施形態」、「一つの実施形態」、「例示的な実施形態」、「例示的」等の記載は、説明した実施形態が特定の特徴、構造、特性を含むことができることを示しているが、全ての本実施形態は、必ずしも特定の特徴、構造、特性を含むとは限らない。また、このような語句は、必ずしも同一の実施形態を参照するものではない。そして、ある実施形態に関連して特定の特徴、構造、又は特性が記載されている場合、他の実施形態に関連してそれらの特徴、構造、又は特性を達成することは、明記するまでもなく当業者の知識の範囲内である。
なお、これらの語句又は専門用語は、限定ではなく説明のためのものであり、本明細書の語句又は専門用語は、ここでの教示に鑑みて当業者に解釈されることが理解される。
本明細書で使用される「公称」という用語は、製品又はプロセスの設計段階で設定された、コンポーネント又はプロセス操作の特性又はパラメータの望ましい値又は目標値を、望ましい値よりも大きく及び／又は小さい値の範囲とともに指す。値の範囲は、一般的に、製造プロセス又は公差の僅かな変動によるものである。
本明細書で使用される場合、「エッチング選択性」という用語は、同じエッチング条件での２つの異なる材料のエッチング速度の比を指す。
本明細書で使用される場合、「基板」という用語は、後続の材料層が追加される材料を表す。基板自体は、パターニングすることができる。基板の上に追加された材料は、パターニングされてもよいし、パターニングされていないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの多様な半導体材料であり得る。あるいは、基板は、ガラスおよびサファイアウェーハなどの電気的非導電性材料から作製され得る。
本明細書で使用される場合、「ｈｉｇｈ－ｋ」という用語は、高誘電率を指す。半導体デバイスの構造および製造プロセスの分野において、ｈｉｇｈ－ｋは、ＳｉＯ２の誘電率よりも大きい誘電率（例えば、３．９より大きい）を指す。
本明細書で使用される場合、「ｌｏｗ－ｋ」という用語は、低誘電率を指す。半導体装置の構造および製造プロセスの分野において、ｌｏｗ－ｋは、ＳｉＯ２の誘電率よりも小さい誘電率（例えば、約３．９未満）を指す。
本明細書で使用される場合、「ｐ型」という用語は、構造、層および／または領域を、ホウ素などのｐ型ドーパントでドープされているものとして定義する。
本明細書で使用される場合、「ｎ型」という用語は、構造、層、および／または領域を、リンなどのｎ型ドーパントでドープされているものとして定義する。
本明細書で使用される場合、「垂直」という用語は、名目上、基板の表面に垂直な方向に沿ったものを意味する。
本明細書で使用される場合、「クロスオーバー」という用語は、ある点で交差する方向に沿った構造を意味する。
いくつかの実施形態では、「約」及び「実質的に」という用語は、その値の５％以内（例えば、その値の±１％、±２％、±３％、±４％、±５％）で変化する所定量の値を示すことができる。これらの値は一例に過ぎず、限定するためのものではない。なお、「約」及び「実質的に」という用語は、当業者が本明細書の教示に照らして解釈される値の百分率を指すことができる。
本明細書に開示されるフィン構造の実施形態は、任意の適切な方法によってパターニングされ得る。例えば、フィン構造は、ダブルパターニングまたはマルチパターニングプロセスを含む、１つ以上のフォトリソグラフィプロセスを使用してパターニングされ得る。ダブルパターニングまたはマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを形成することができる。例えば、基板上に犠牲層を形成し、フォトリソグラフィープロセスを用いて犠牲層をパターニングする。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層を除去し、残りのスペーサーを使用してフィン構造をパターニングすることができる。
半導体技術の進歩に伴い、ゲートとチャネル間の結合を増加させてゲート制御を向上させ、オフ状態電流を低減し、短チャネル効果（ＳＣＥ）を低下させるため、マルチゲートデバイスが導入されている。導入されたそのようなマルチゲートデバイスの１つは、ゲートオールアラウンドフィン電界効果トランジスタ（ＧＡＡ ｆｉｎＦＥＴ）である。ＧＡＡ ｆｉｎＦＥＴデバイスは、積層型ナノシート／ナノワイヤー構成のチャネルを提供する。ＧＡＡ ｆｉｎＦＥＴデバイスの名前は、チャネルの周囲に拡張し、チャネルの２つまたは４つの側面でチャネルのゲート制御を提供することができるゲート構造に由来する。ＧＡＡ ｆｉｎＦＥＴデバイスは、ＭＯＳＦＥＴ製造プロセスと互換性があり、それらの構造により、ゲート制御を維持し、ＳＣＥを軽減しながらスケーリングすることができる。
半導体デバイスの低消費電力、高性能および小面積（総称して「ＰＰＡ」と呼ばれる）に対する要求が高まるにつれ、ＧＡＡ ｆｉｎＦＥＴデバイスには課題があり得る。例えば、積層型ナノシート／ナノワイヤは、各層の間に望ましくない寄生容量を有する可能性があるため、ＧＡＡ ｆｉｎＦＥＴデバイスのデバイス性能に悪影響を与える可能性がある。さらに、積層型ナノシート／ナノワイヤは、連続フィンチャネルと比較して活性チャネル面積を低減でき、積層型ナノシート／ナノワイヤ層の数を増加させると、寄生容量を増加させることができる。
本開示における様々な実施形態は、負性容量（ＮＣ）層を有する半導体デバイスを形成する方法を提供する。負性容量（ＮＣ）は、コンデンサ上の電荷の増加に伴うコンデンサ両端の電圧の低下を指す。誘電材料および／または強誘電材料には、負性容量が見られる。誘電材料および／または強誘電材料のＮＣは、デバイスの性能を向上させるためのデバイスに適用することができる。本開示における例示的な方法は、第１のセットの半導体層、第１のセットの半導体層上の第２のセットの半導体層、および第１のセットの半導体層と第２のセットの半導体層との間のＮＣ層を有する半導体デバイスを形成することができる。
いくつかの実施形態では、ＮＣ誘電材料は、強誘電特性を有する誘電材料と、斜方晶系相の誘電材料（例えば、斜方晶系相の酸化ハフニウム（ＨｆＯ２））、および／またはアルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）およびそれらの組み合わせなどの１つ以上のドーパントでドープされた誘電材料（例えば、ＨｆＯ２）を含み得る。ＧＡＡ ｆｉｎＦＥＴデバイスのＮＣ層は、内部電圧増幅機構によってサブスレッショルドスイング（ＳＳ）を低減し、ＧＡＡ ｆｉｎＦＥＴデバイスのチャネルのオン電流とオフ電流（Ｉｏｎ／Ｉｏｆｆ）の比を高めることができる。ＳＳは、ＧＡＡ ｆｉｎＦＥＴデバイスの電流オン／オフスイッチング特性を表すことができ、ＧＡＡ ｆｉｎＦＥＴデバイスのスイッチング速度を決定する要因となり得る。ＧＡＡ ｆｉｎＦＥＴデバイスでのＳＳの低減は、より低いスイッチングエネルギーとともにより高速な動作を実現でき、ＧＡＡ ｆｉｎＦＥＴデバイスで供給電圧を効果的にスケールダウンし、消費電力を大幅に削減することができる。いくつかの実施形態では、ＮＣ層を有するＧＡＡ ｆｉｎＦＥＴデバイスの消費電力は、ＮＣ層を有さないＧＡＡ ｆｉｎＦＥＴデバイスと比較して約１０％～約４０％低減できる。
いくつかの実施形態では、ＧＡＡ ｆｉｎＦＥＴデバイスの半導体層間のＮＣ層は、ＧＡＡ ｆｉｎＦＥＴデバイスの寄生容量を低減できる。寄生容量は、ＧＡＡ ｆｉｎＦＥＴデバイスの、ある信号線と別の信号線、または信号線と基板との間の電気的結合から生じて、高周波数でのデバイスの性能に悪影響を及ぼす可能性がある。いくつかの実施形態では、ＮＣ層は、２つの半導体層の間に配置し、かつ２つの半導体層のそれぞれの周りに巻き付けられたゲート誘電層と接触することができる。いくつかの実施形態では、ＧＡＡ ｆｉｎＦＥＴデバイスは、半導体層間に２つ以上のＮＣ層（例えば、２つのＮＣ層）を含み得る。いくつかの実施形態では、ＮＣ層は、互いに接触している２つの領域を含み得る。いくつかの実施形態では、第１のＮＣ層を有する第１のフィン構造を、第２のＮＣ層を有する第２のフィン構造上に積層して、寄生容量をさらに低減し、ＧＡＡ ｆｉｎＦＥＴデバイスのデバイス性能を向上させることができる。いくつかの実施形態では、１つ以上のＮＣ層を有するＧＡＡ ｆｉｎＦＥＴデバイスのデバイス性能を、ＮＣ層を有さないＧＡＡ ｆｉｎＦＥＴデバイスと比較して、約１０％～約４０％向上させることができる。
ｆｉｎＦＥＴ １０２Ａ～１０２Ｂを有する半導体デバイス１００を、いくつかの実施形態による、図１Ａ～１Ｇを参照して説明する。図１Ａは、いくつかの実施形態による、負性容量（ＮＣ）層１０７を有する半導体デバイス１００の等角図を示す。図１Ｂは、いくつかの実施形態による、ＮＣ層１０７を有する半導体デバイス１００の線Ｂ－Ｂに沿った断面図を示す。図１Ｃは、図１Ｂの断面図の拡大領域Ｃを示し、図１Ｄは、図１Ｃの断面図の拡大領域Ｄを示し、そして、図１Ｅは、いくつかの実施形態による、図１ＡのＮＣ層１０７を有する半導体デバイス１００の線Ｅ－Ｅに沿った部分断面図を示す。図１Ｆは、ＮＣ層１０７を有する半導体デバイス１００の様々な容量を示し、図１Ｇは、いくつかの実施形態による、様々な容量の回路図を示す。
いくつかの実施形態では、ｆｉｎＦＥＴｓ １０２Ａ～１０２Ｂは、両方ともｐ型ｆｉｎＦＥＴ（ＰＦＥＴ）、両方ともｎ型ｆｉｎＦＥＴ（ＮＦＥＴＳ）、または導電型ｆｉｎＦＥＴの１つであり得る。図１Ａ～１Ｃは、２つのＧＡＡ ｆｉｎＦＥＴを示し、半導体デバイス１００は、任意の数のＧＡＡ ｆｉｎＦＥＴを有し得る。また、半導体デバイス１００は、簡略化のために示されていない、接点、導電性ビア、導電線、誘電層、パッシベーション層、配線などの他の構造的構成要素を使用することにより、集積回路（ＩＣ）に組み込むことができる。同じ注釈が付いたｆｉｎＦＥＴｓ １０２Ａ～１０２Ｂの要素の説明は、特に明記されていない限り、互いに適用される。
ｆｉｎＦＥＴ １０２Ａ～１０２Ｂは、基板１０６上に形成することができる。基板１０６は、シリコン（Ｓｉ）などの半導体材料であり得る。いくつかの実施形態では、基板１０６は、結晶シリコン基板（例えば、ウェハ）を含み得る。いくつかの実施形態では、基板１０６は、（ｉ）ゲルマニウム（Ｇｅ）などの元素半導体と、（ｉｉ）炭化ケイ素（ＳｉＣ）などの化合物半導体と、（ｉｉｉ）シリコンゲルマニウム（ＳｉＧｅ）などの合金半導体と、（ｉｖ）シリコンオンインシュレータ（ＳＯＩ）構造と、（ｖ）シリコンゲルマニウム（ＳｉＧｅ）オンインシュレータ構造（ＳｉＧｅＯＩ）と、（ｖｉ）ゲルマニウムオンインシュレータ（ＧｅＯＩ）構造と、（ｖｉｉ）それらの組み合わせとを含み得る。さらに、基板１０６は、設計要件（例えば、ｐ型基板またはｎ型基板）に応じてドープすることができる。いくつかの実施形態では、基板１０６は、ｐ型ドーパント（例えば、ホウ素、インジウム、アルミニウムまたはガリウム）またはｎ型ドーパント（例えば、リンまたはヒ素）でドープすることができる。
図１Ａ～１Ｆを参照して、ｆｉｎＦＥＴｓ １０２Ａ～１０２Ｂは、ＳＴＩ領域１０４、フィン構造１０８、ゲート構造１１２およびゲートスペーサー１１４をさらに含み得る。ＳＴＩ領域１０４は、ｆｉｎＦＥＴ １０２ＡとｆｉｎＦＥＴ １０２Ｂとの間で互いから、および基板１０６上に異なるフィン構造（図示せず）を有する隣接するｆｉｎＦＥＴ、および／または基板１０６と統合されるかまたは基板１０６上に堆積される隣接する能動および受動要素（図示せず）から電気的絶縁を提供することができる。ＳＴＩ領域１０４は、誘電材料で形成できる。いくつかの実施形態では、ＳＴＩ領域１０４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、フッ素ドープケイ酸塩ガラス（ＦＳＧ）、ｌｏｗ－ｋ誘電材料および／または他の適切な絶縁材料を含み得る。いくつかの実施形態では、ＳＴＩ領域１０４は、多層構造を含み得る。
フィン構造１０８は、Ｘ軸に沿って、ｆｉｎＦＥＴ １０２Ａ～１０２Ｂを通って延びることができる。フィン構造１０８は、フィンベース部１０８Ａと、フィンベース部１０８Ａ上に配置されたフィン上部１０８Ｂとを含み得る。いくつかの実施形態では、フィンベース部１０８Ａは、基板１０６と同様の材料を含み得る。フィンベース部１０８Ａは、フォトリソグラフィによるパターニングおよび基板１０６のエッチングによって形成することができる。いくつかの実施形態では、フィン上部１０８Ｂは、積層型フィン部１０８Ｂ１および１０８Ｂ２と、エピタキシャルフィン領域１１０とを含み得る。積層型フィン部１０８Ｂ１および１０８Ｂ２のそれぞれは、ナノシートまたはナノワイヤの形態である、半導体層１２２－１、１２２－２、１２２－３および１２２－４（総称して「半導体層１２２」と呼ばれる）のスタックを含み得る。半導体層１２２のそれぞれは、ｆｉｎＦＥＴ １０２Ａ～１０２Ｂのゲート構造１１２の下にあるチャネル領域を形成することができる。
いくつかの実施形態では、半導体層１２２は、基板１０６と同様または異なる半導体材料を含み得る。いくつかの実施形態では、半導体層１２２のそれぞれは、実質的な量のＧｅなしでＳｉを含み得る。半導体層１２２の半導体材料は、それらのエピタキシャル成長プロセス中に、ドープされていないかまたはその場でドープされ得る。半導体層１２２は、それぞれが約５ｎｍ～約１０ｎｍの範囲である、Ｚ軸に沿った対応する垂直寸法１２２ｔ（例えば、厚さ）を有し得る。半導体層１２２の他の寸法および材料は、本開示の範囲および精神に含まれる。半導体層１２２の４つの層が図１Ａ～１Ｇに示されるが、ｆｉｎＦＥＴ １０２Ａ～１０２Ｂは、任意の数の半導体層１２２を有し得る。
図１Ａ～１Ｇを参照して、いくつかの実施形態によれば、ＮＣ層１０７は、半導体層１２２－２と１２２－３との間に配置できる。ＮＣ層１０７は、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）などの強誘電特性を有するＮＣ誘電材料を含み得る。ＮＣ層１０７は、スパッタリング、ＰＶＤ、ＣＶＤまたは他の適切なプロセスを使用して形成することができる。ＮＣ層１０７の誘電材料の強誘電特性は、誘電材料の原子要素、原子要素の原子パーセントおよび／または誘電材料の結晶構造の相を含むが、これらに限定されない様々な要因によって影響を受け得る。相はまた、誘電材料を形成するための堆積プロセス条件および後処理条件によって影響を受け得る。したがって、ＮＣ層１０７の誘電材料と同じ原子元素および／または原子元素の同じ原子パーセントを有する誘電材料は、負性容量特性を示さない可能性があるため、多くはＮＣ誘電材料とは見なされない。
いくつかの実施形態では、ＮＣ層１０７は、斜方晶系相のｈｉｇｈ－ｋ誘電材料（例えば、斜方晶系相のｈｉｇｈ－ｋ ＨｆＯ２）および／またはドーピング、ストレスおよび／または熱アニーリングなどの１つ以上の処理方法に供されるｈｉｇｈ－ｋ誘電材料を含み得る。いくつかの実施形態では、ＮＣ層１０７は、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）および／またはそれらの組み合わせなどの金属をＨｆＯ２にドープおよび／または熱アニーリングすることによって形成された安定的な斜方晶系相のＮＣ誘電材料を含み得る。ＮＣ層１０７のＮＣ誘電材料の他の材料および形成方法は、本開示の範囲および精神に含まれる。
いくつかの実施形態では、ＮＣ層１０７は、斜方晶系相を有する約６ｎｍ～約１８ｎｍの範囲のＺ軸に沿った垂直寸法１０７ｔ（例えば、厚さ）を有し得る。垂直寸法１０７ｔが６ｎｍ未満の場合、ＮＣ誘電材料は、アニール後に堆積したままの単斜晶系相から斜方晶系相に変換されない場合がある。垂直寸法１０７ｔが１８ｎｍより大きい場合、ＮＣ層１０７は、ＮＣ層の負性容量特性を低下させ得る、単斜晶、正方晶および斜方晶系結晶相が混合し得る。いくつかの実施形態では、図１Ｂ～１ＤにおけるＮＣ層１０７の断面図は、約９０度回転した「Ｈ」形状を有し得る。ＮＣ層１０７は、約１０ｎｍ～約５０ｎｍの範囲のＸ軸に沿って回転した「Ｈ」形状の上部における水平寸法１０７ｗ１（例えば、幅）と約５ｎｍ～約４５ｎｍの範囲のＸ軸に沿って回転した「Ｈ」形状の中間部における水平寸法１０７ｗ２（例えば、幅）を有し得る。いくつかの実施形態では、１０７ｗ２の１０７ｗ１に対する比は、約０．５～約０．９５の範囲であり得る。この比が約０．５未満の場合、ＮＣ層１０７は、半導体デバイス１００の寄生容量を低減しない可能性がある。この比が約０．９より大きい場合、ＮＣ層１０７を形成するプロセスは、より複雑になり得るが、ＮＣ層１０７による寄生容量の低減効果は飽和し得る。
いくつかの実施形態では、ｆｆｉｎＦＥＴ １０２Ａ～１０２ＢのＮＣ層１０７は、内部電圧増幅機構を介してサブスレッショルドスイングを低減できるため、ｆｉｎＦＥＴ １０２Ａ～１０２Ｂの供給電圧をスケールダウンし、電力消費を低減することができる。ＮＣ層１０７の負性容量効果は、電圧動作の下限を克服し、ｆｉｎＦＥＴ １０２Ａ～１０２Ｂのより低いスイッチングエネルギーとともにより高速な動作を実現することができる。いくつかの実施形態では、ＮＣ層１０７は、寄生容量を低減し、ｆｉｎＦＥＴ １０２Ａ～１０２Ｂのデバイス性能を向上させることができる。
図１Ａ～１Ｇを参照して、エピタキシャルフィン領域１１０は、積層型フィン部１０８Ｂ１と１０８Ｂ２の間にそれぞれ配置できる。いくつかの実施形態では、エピタキシャルフィン領域１１０は、多角形、楕円形および円形などの任意の幾何学的形状を有し得る。エピタキシャルフィン領域１１０は、エピタキシャル成長した半導体材料を含み得る。いくつかの実施形態では、エピタキシャル成長した半導体材料は、基板１０６と同じ材料または異なる材料を含む。いくつかの実施形態では、エピタキシャルフィン領域１１０のためのエピタキシャル成長した半導体材料は、互いに同じであっても異なってもよい。
図１Ａ～１Ｇを参照して、ゲート構造１１２は、多層構造であり得、積層型フィン部１０８Ｂ１および１０８Ｂ２の半導体層１２２の周りに巻き付けられ得る。いくつかの実施形態では、半導体層１２２のそれぞれを、１つのゲート構造１１２または１つのゲート構造１１２の１つ以上の層によってそれぞれ巻き付けることができ、そのため、ゲート構造１１２は「ゲートオールアラウンド（ＧＡＡ）構造」と呼ばれ得、ｆｉｎＦＥＴ １０２Ａおよび１０２Ｂはまた、「ＧＡＡ ＦＥＴ １０２Ａ～１０２Ｂ」または「ＧＡＡ ｆｉｎＦＥＴ １０２Ａ～１０２Ｂ」と呼ばれ得る。
ゲート構造１１２のそれぞれは、半導体層１２２上に配置されたゲート誘電層１１２Ａと、ゲート誘電層１１２Ａ上に配置されたゲート電極１１２Ｂとを含み得る。図１Ｅに示すように、ゲート誘電層１１２Ａは、半導体層１２２のそれぞれの周りに巻き付けることができるため、半導体層１２２を互いに、および導電性ゲート電極１１２Ｂから電気的に絶縁して、ｆｉｎＦＥＴ １０２Ａ～１０２Ｂの動作中にゲート構造１１２と半導体層１２２との間の短絡を防止することができる。
図１Ｃを参照して、各ゲート誘電層１１２Ａは、界面層（ＩＬ）１０９および負性容量ｈｉｇｈ－ｋ（ＮＣ ＨＫ）層１１１を含み得る。いくつかの実施形態では、ＩＬ １０９は、酸化ケイ素を含み得、約０．５ｎｍ～約１．０ｎｍの範囲の厚さ１０９ｔを有し得る。いくつかの実施形態では、ＮＣ ＨＫ層１１１は、ＮＣ層１０７と同じまたは異なるＮＣ誘電材料を含み得る。いくつかの実施形態では、ＮＣ ＨＫ層１１１は、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）およびそれらの組み合わせなどの金属をＨｆＯ２にドープおよび／または熱アニーリングすることによって形成された安定的な斜方晶系相のＮＣ誘電材料を含み得る。ＮＣ ＨＫ層１１１のＮＣ誘電材料は、ｈｉｇｈ－ｋ誘電材料と同じ原子元素を含み得るが、ＮＣ ＨＫ層１１１は、ｈｉｇｈ－ｋ誘電材料と異なる特性を有し得る。例えば、ＮＣ ＨＫ層１１１のＮＣ誘電材料は、同じタイプの原子元素を有する対応するｈｉｇｈ－ｋ誘電材料よりも低い抵抗率を有し得る。いくつかの実施形態では、ＮＣ ＨＫ層１１１は、約１．５ｎｍ～約３．０ｎｍの範囲の厚さ１１１ｔを有し得る。
いくつかの実施形態では、各ゲート電極１１２Ｂは、ゲートバリア層（図示せず）、ゲート仕事関数層１３０およびゲート金属充填層１３２を含み得る。図１Ｅに示されるように、半導体層１２２のそれぞれは、１つのゲートバリア層および１つのゲート仕事関数層１３０によって巻き付けることができる。隣接する半導体層１２２間の空間およびゲート構造１１２の層の厚さに応じて、半導体層１２２は、隣接する半導体層１２２間の空間を充填するゲート電極１１２Ｂの１つ以上の層によって巻き付けることができる。図１Ｅは、半導体層１２２の周りに部分的に巻き付けられたゲート金属充填層１３２を示すが、ゲート金属充填層１３２は、いくつかの実施形態によれば、隣接する半導体層１２２（図示せず）間の空間を充填するために半導体層１２２の周りに巻き付けることもできる。
いくつかの実施形態では、ゲートバリア層は、後続のゲート仕事関数層１３０の形成のための核形成層として機能、および／またはゲート仕事関数層１３０から下にある層（例えば、ゲート誘電層１１２Ａまたは酸化物層）への金属（例えば、Ａｌ）の実質的な拡散を防止するのを助けることができる。いくつかの実施形態では、各ゲート仕事関数層１３０は、単一の金属層または金属層のスタックを含み得る。金属層のスタックは、互いに等しいかまたは異なる仕事関数値を有する金属を含み得る。いくつかの実施形態では、各ゲート金属充填層１３２は、単一の金属層または金属層のスタックを含み得る。積層した金属層は、互いに異なる金属を含んでよい。ｆｉｎＦＥＴ １０２Ａ～１０２Ｂのゲート構造１１２は類似していることが示されるが、ｆｉｎＦＥＴ １０２Ａ～１０２Ｂは、材料および／または電気的特性（例えば、閾値電圧および仕事関数値）が互いに異なるゲート構造を有し得る。また、ゲート構造１１２が水平ＧＡＡ構造を有することが示されるが、他のゲート構造（例えば、垂直ＧＡＡ構造）は、本開示の範囲および精神に含まれる。
図１Ａ～１Ｂを参照して、いくつかの実施形態によれば、ゲートスペーサー１１４は、ゲート構造１１２の側壁上に形成することができ、ゲート誘電層１１２Ａの部分と物理的に接触することができる。ゲートスペーサー１１４は、酸化ケイ素、窒化ケイ素、ｌｏｗ－ｋ材料およびそれらの組み合わせなどの絶縁材料を含み得る。ゲートスペーサー１１４は、単層または絶縁層のスタックを含み得る。ゲートスペーサー１１４は、約３．９未満（例えば、約３．５、約３．０または約２．８）の誘電率を有するｌｏｗ－ｋ材料を有し得る。
図１Ａ～１Ｂを参照して、半導体デバイス１００は、層間誘電（ＩＬＤ）層１１８をさらに含み得る。ＩＬＤ層１１８は、エピタキシャルフィン領域１１０およびＳＴＩ領域１０４上に配置できる。ＩＬＤ層１１８は、流動性誘電材料に適した堆積方法を使用して堆積された誘電材料を含み得る。例えば、流動性酸化ケイ素は、流動性ＣＶＤ（ＦＣＶＤ）を使用して堆積させることができる。いくつかの実施形態では、誘電材料は酸化ケイ素である。
図１Ａ～１Ｅを参照して、半導体デバイス１００は、内部スペーサー構造１２７をさらに含み得る。内部スペーサー構造１２７は、半導体層１２２の間に配置し、エピタキシャルフィン領域１１０およびＮＣ ＨＫ層１１１に隣接して配置することができる。内部スペーサー構造１２７は、ＳｉＯＣ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＮ、酸化ケイ素（ＳｉＯＸ）、酸窒化ケイ素（ＳｉＯｙＮ）およびこれらの組み合わせ等の誘電材料を含み得る。いくつかの実施形態では、内側スペーサー構造１２７は、単層または複数層の絶縁材料を含み得る。いくつかの実施形態では、内側スペーサー構造１２７は、ゲート構造１１２とエピタキシャルフィン領域１１０とを分離できる。いくつかの実施形態では、内側スペーサー構造１２７は、約３ｎｍ～約７ｎｍの範囲のＸ軸に沿った厚さ１２７ｔを有し得る。いくつかの実施形態では、ＮＣ層１０７に隣接する内側スペーサー構造は、２つの領域、即ち、半導体層１２２－２と１２２－３の間の第１の領域１２７Ａ、およびＮＣ層１０７のＮＣ誘電材料間の第２の領域１２７Ｂを有し得る。いくつかの実施形態では、内側スペーサー構造１２７の第２の領域１２７Ｂは、約３ｎｍ～約５ｎｍの範囲のＸ軸に沿った幅、および約７ｎｍ～約１１ｎｍの範囲のＺ軸に沿った高さを有し得る。
図１Ｆを参照して、いくつかの実施形態によれば、ＮＣ層１０７を有する半導体デバイス１００の容量は、ゲート構造１１２と半導体層１２２との間のフリンジ容量ＣＰ１と、ゲート構造１１２とソース領域（例えば、エピタキシャルフィン領域１１０）との間の平行板容量ＣＰ２と、ゲート構造１１２とソース接点１４０との間のフリンジ容量ＣＰ３と、エピタキシャルフィン領域１１０と半導体層１２２との間のオーバーラップ容量ＣＰ４と、ＮＣ層１０７の負性容量ＣＮＣＡとを含み得る。
図１Ｇは、いくつかの実施形態による、ＮＣ層１０７を有する半導体デバイス１００の様々な容量の回路図を示す。いくつかの実施形態では、ＣＭＯＳ ＮＳ１は、半導体層１２２－１の周りに巻き付けられたゲート構造１１２とグランドとの間のＣＰ１、ＣＰ２、ＣＰ３およびＣＰ４の容量を表すことができる。ＣＭＯＳ ＮＳ２－ＣＭＯＳ ＮＣＮは、半導体層１２２－２、１２２－３、１２２－４および１２２－ｎの同様の容量を表すことができ、ここで、ｎは半導体層１２２の数を表すことができ、かつ１より大きい整数にすることができる。ＣＮＣ１は、半導体層１２２－１の周りに巻き付けられたＮＣ ＨＫ層１１１の容量を表すことができる。ＣＮＣ１～ＣＮＣＮは、同様に、半導体層１２２－２、１２２－３、１２２－４および１２２－ｎに巻き付けられたＮＣ ＨＫ層１１１の容量を表すことができる。ＣＮＣＡは、ＮＣ層１０７の容量を表すことができる。いくつかの実施形態では、ＣＮＣＡは、図１Ｇに示されるように、ＣＮＣ２およびＣＮＣ３に並列に接続し、そしてＣＭＯＳ ＮＳ２およびＣＭＯＳ ＮＳ３に直列に接続することができる。いくつかの実施形態では、ＣＮＣＡは、ＣＮＣ１～ＣＮＣＮとともに、消費電力を低減し、ｆｉｎＦＥＴ １０２Ａ～１０２Ｂのデバイス性能を向上させることができる。
図２Ａおよび２Ｂは、いくつかの実施形態による、２つのＮＣ層１０７－１および１０７－２を有する半導体デバイス１００の部分断面図を示す。図１Ａ～１Ｅにおける要素と同じ注釈が付いた図２Ａ～２Ｂにおける要素については、上述したとおりである。図２Ａに示されるように、ＮＣ層１０７－１および１０７－２は、ＮＣ層１０７と同様の強誘電特性を有するＮＣ誘電材料を含み得る。ＮＣ層１０７－１は、半導体層１２２－１と１２２－２との間に配置できる。ＮＣ層１０７－２は、半導体層１２２－３と１２２－４との間に配置できる。いくつかの実施形態では、ＮＣ層１０７－１は、ＮＣ層１０７－２と同じＮＣ誘電体材料を含み得る。いくつかの実施形態では、ＮＣ層１０７－１は、ＮＣ層１０７－２と異なるＮＣ誘電体材料を含み得る。いくつかの実施形態では、ＮＣ層１０７－１と１０７－２は、約５ｎｍ～約１８ｎｍの範囲のＺ軸に沿った垂直寸法１０７－１ｔと１０７－２ｔ（例えば、厚さ）をそれぞれ有し得る。いくつかの実施形態では、半導体デバイス１００は、消費電力をさらに低減し、半導体デバイス１００のデバイス性能を向上させるために、３つ以上のＮＣ層を含み得る。
図２Ｃと２Ｄは、いくつかの実施形態による、２つのＮＣ層１０７－１および１０７－２を有する半導体デバイス１００内の様々な容量と様々な容量の回路図をそれぞれ示す。図１Ｆ－１Ｇ中の要素と同一の注釈が付いた図２Ｃ－２Ｄ中の要素については、上述したとおりである。図２Ｃに示すように、ＣＮＣＡは、ＮＣ層１０７－１の容量を表し得、ＣＮＣＢは、ＮＣ層１０７－２の容量を表し得る。いくつかの実施形態では、図２Ｄに示すように、ＣＮＣＡは、ＣＮＣ１およびＣＮＣ２に並列接続され、かつＣＭＯＳ ＮＳ１およびＣＭＯＳ ＮＳ２に直列接続され得、ＣＮＣＢは、ＣＮＣ３およびＣＮＣ４に並列接続され、かつＣＭＯＳ ＮＳ３およびＣＭＯＳ ＮＳ４に直列接続され得る。いくつかの実施形態では、ＣＮＣＡおよびＣＮＣＢは、ＣＮＣ１－ＣＮＣＮとともに、消費電力をさらに低減し、ｆｉｎＦＥＴ １０２Ａ－１０２Ｂのデバイス性能を向上させ得る。
図３は、いくつかの実施形態による、ＮＣ層１０７を有する半導体デバイス１００を製造する方法３００の流れ図である。追加の製造動作は、方法３００の様々な動作の間に実行され得、単に明瞭さおよび説明の便宜のために省略され得る。また、一部の動作は、図３に示すものと同時に、または異なる順序で実行され得る。したがって、追加のプロセスは、方法３００の前、間、および／または後に提供され得、これらの追加のプロセスは、本明細書で簡単に説明され得る。説明のために、図３に示される動作は、図４－１３に示されるような半導体デバイス１００を製造する例示的な製造プロセスを参照して説明される。図４－１３は、いくつかの実施形態による、その製造の様々な段階における図１Ａの線Ｂ－Ｂに沿った半導体デバイス１００の部分断面図である。図４－１３は、ＮＣ層１０７を有する半導体デバイス１００の製造プロセスを示すが、方法３００は、ＮＣ層１０７－１および１０７－２を有する半導体デバイス１００と他の半導体デバイスに適用することができる。図１Ａ－１Ｅ中の要素と同一の注釈が付いた図４－１３中の要素については、上述したとおりである。
図３を参照すると、方法３００は、動作３１０と、フィンベース部および積層型フィン部を含むフィン構造を基板上に形成するプロセスとから始まる。積層型フィン部は、フィンベース部上の第１のセットの半導体層、第１のセットの半導体層より上の第２のセットの半導体層、および第１のセットの半導体層と第２のセットの半導体層との間の犠牲半導体層を含む。例えば、図１Ａ、図１Ｂ、図４に示すように、フィンベース部１０８Ａと積層型フィン部１０８Ｂ１および１０８Ｂ２とを有するフィン構造１０８を基板１０６上に形成することができる。積層型フィン部１０８Ｂ１ ＊および１０８Ｂ２ ＊は、第１のセットの半導体層１２２－１、１２２－２、および４２０－１、第２のセットの半導体層１２２－３、１２２－４、および４２０－２、ならびに第１のセットの半導体層と第２のセットの半導体層との間の犠牲半導体層４０７を含み得る。
積層型フィン部１０８Ｂ１ ＊および１０８Ｂ２ ＊の各半導体層は、その下地層上にエピタキシャル成長し、続いて垂直エッチングを行って、開口部４３４を形成することができる。いくつかの実施形態では、Ｓ／Ｄ領域は、後続のプロセスにおいて開口部４３４に形成され得る。いくつかの実施形態では、犠牲半導体層４０７と半導体層１２２、４２０－１、および４２０－２の垂直エッチングは、バイアスエッチングプロセスを含み得る。いくつかの実施形態では、バイアスエッチングプロセスは、方向性であり得、犠牲半導体層４０７と半導体層１２２、４２０－１および４２０－２は、実質的に横方向エッチングを有し得ない。
積層型フィン部１０８Ｂ１ ＊と１０８Ｂ２ ＊は、互いに異なる半導体材料を含み得る。いくつかの実施形態では、半導体層４２０－１および４２０－２（「半導体層４２０」と総称される）と１２２は、基板１０６と同様のまたは異なる半導体材料を含み得る。いくつかの実施形態では、半導体層４２０および１２２は、互いに異なる酸化速度および／またはエッチング選択性を有する半導体材料を含み得る。いくつかの実施形態では、半導体層４２０は、Ｇｅが約５原子パーセント～約２０原子パーセントの範囲にあり、残りの原子パーセントがＳｉであるシリコンゲルマニウム（ＳｉＧｅ）を含み得る。いくつかの実施形態では、半導体層１２２は、任意の実質的な量のＧｅなしでＳｉを含み得る。半導体層４２０は、約５ｎｍ～約１２ｎｍの範囲のＺ軸に沿った垂直寸法４２０ｔ（例えば、厚さ）を有し得る。半導体層１２２は、約５ｎｍ～約１０ｎｍの範囲のＺ軸に沿った垂直寸法１２２ｔ（例えば、厚さ）を有し得る。垂直寸法４２０ｔと１２２ｔは、互いに等しくてもよいし、異なってもよい。積層型フィン部１０８Ｂ１ ＊および１０８Ｂ２ ＊の４つの半導体層１２２と２つの半導体層４２０が図４に示されるが、半導体デバイス１００は、任意の数の半導体層４２０および１２２を有し得る。
いくつかの実施形態では、犠牲半導体層４０７は、半導体層４２０および１２２と同様のまたは異なる半導体材料を含み得る。いくつかの実施形態では、犠牲半導体層４０７は、Ｇｅが約２０原子パーセント～約４０原子パーセントの範囲にあり、残りの原子パーセントがＳｉであるＳｉＧｅを含み得る。いくつかの実施形態では、犠牲半導体層４０７は、より高いエッチング速度のために、半導体層４２０よりも高いＧｅ濃度を有するＳｉＧｅを含み得、犠牲半導体層４０７と半導体層４２０のＧｅ濃度の間の差は、約１０原子パーセント～約１５原子パーセントの範囲であり得る。差が約１０原子パーセント未満である場合、犠牲半導体層４０７は、半導体層４２０よりも高いエッチング速度を有さない可能性があり、犠牲半導体層４０７は、ＮＣ層１０７によって置き換えられない可能性がある。差が約１５原子パーセントよりも大きい場合、犠牲半導体層４０７、半導体層４２０、および半導体層１２２は、各層間により多くのエピタキシャル欠陥および応力を有し得る。犠牲半導体層４０７は、約８ｎｍ～約１５ｎｍの範囲のＺ軸に沿った厚さ４０７ｔを有し得る。いくつかの実施形態では、より高いエッチング速度のために、厚さ４０７ｔは厚さ４２０ｔよりも大きくなり得、４０７ｔと４２０ｔとの間の差は、約３ｎｍ～約１２ｎｍの範囲であり得る。いくつかの実施形態では、４０７ｔの４２０ｔに対する比は、約１．２～約２の範囲であり得る。差が約３ｎｍ未満であるか、または比が約１．２未満である場合、犠牲半導体層４０７は、半導体層４２０よりも高いエッチング速度を有さない可能性があり、犠牲半導体層４０７は、ＮＣ層１０７によって置き換えられない可能性がある。差が約１２ｎｍよりも大きいか、または比が約２よりも大きい場合、犠牲半導体層４０７は、後続のプロセスにおいてＩＣの様々な半導体デバイスにおいて異なる凹み深さを有する可能性があるため、ＮＣ層１０７にシームまたはボイドが発生する可能性がある。
図３を参照すると、動作３２０において、犠牲半導体層の第１の領域を選択的にエッチングする。例えば、図５に示すように、犠牲半導体層４０７および半導体層４２０は、横方向にエッチングすることができ、犠牲半導体層４０７は、半導体層４２０よりも多く選択的にエッチングすることができる。犠牲半導体層４０７の第１の領域は、エッチングされて、横方向凹み４０７ｒを形成することができる。横方向エッチングは、ドライエッチングプロセス、ウェットエッチングプロセス、またはこれらの組み合わせによって実行することができる。エッチングプロセスは、複数のサイクルのエッチングおよびパージプロセスを含み得る。各サイクルのエッチングプロセスは、フッ化水素（ＨＦ）とフッ素系ガスとを有するガス混合物を使用することを含み得る。各サイクルのパージプロセスは、ＨＦと窒素（Ｎ２）とを有するガス混合物を使用することを含み得る。パージプロセスにおけるＨＦは、後続のサイクルのために、副産物を除去し、および／またはエッチングされた部分の表面を洗浄することができる。パージプロセスは、各サイクルにおいてエッチングプロセスよりも長くなり得る。
いくつかの実施形態では、犠牲半導体層４０７は、半導体層４２０よりも高いエッチング速度を有し得る。いくつかの実施形態では、犠牲半導体層４０７のより高いＧｅ濃度およびより大きな厚さ４０７ｔは、半導体層４２０よりも高いエッチング速度をもたらし得る。いくつかの実施形態では、犠牲半導体層４０７中のＧｅ濃度は、半導体層４２０中のＧｅ濃度よりも少なくとも１０原子パーセントだけ高くなり得る。いくつかの実施形態では、半導体層４２０は、横方向にエッチングされて、約５ｎｍ～約１０ｎｍの範囲のＸ軸に沿った水平寸法４１２ｄ（例えば、深さ）を有する横方向凹み４２０ｒを形成し得る。いくつかの実施形態では、犠牲半導体層４０７の第１の領域に形成された横方向凹み４０７ｒは、約８ｎｍ～約２０ｎｍの範囲のＸ軸に沿った水平寸法４０７ｄ（例えば、深さ）を有し得る。いくつかの実施形態では、犠牲半導体層４０７の第２の領域４０７＊は、横方向エッチングの後に残る。いくつかの実施形態では、犠牲半導体層４０７の第２の領域４０７＊は、プロセスばらつきに起因して横方向エッチングの後に曲面（例えば、第２の領域４０７＊に対して凹状の形状）を有し得る。いくつかの実施形態では、第２の領域４０７＊は、約１５ｎｍ未満のＸ軸に沿った水平寸法４０７ｗ（例えば、幅）を有し得る。いくつかの実施形態では、犠牲半導体層４０７は、横方向エッチングの後に完全に除去され得て、犠牲半導体層４０７は実質的に残らない。
図３を参照すると、動作３３０において、第１の負性容量（ＮＣ）誘電構造を犠牲半導体層の第１の領域に形成する。例えば、図６および図７に示すように、犠牲半導体層４０７の第１の領域に第１のＮＣ誘電構造１０７Ａを形成することができる。いくつかの実施形態では、第１のＮＣ誘電構造の形成は、第１の界面層（ＩＬ）６０９の形成、第１のＮＣ ＨＫ層６１１の堆積、および第１のＮＣ ＨＫ層６１１の横方向エッチングを含み得る。いくつかの実施形態では、第１のＩＬ６０９は、約０．５ｎｍ～約１ｎｍの範囲の厚さを有する酸化ケイ素を含み得、化学洗浄プロセス中に形成され得る。第１のＩＬ６０９は、その堆積中に第１のＮＣ ＨＫ層６１１の成長を助け得る。
第１のＮＣ ＨＫ層６１１は、図１Ａ－１Ｅを参照してＮＣ層１０７について説明されたＮＣ誘電材料を含み得る。第１のＮＣ ＨＫ層６１１は、熱ＡＬＤによってブランケット堆積され得る。いくつかの実施形態では、熱ＡＬＤは、１種がＨｆＯ２の堆積のためのものであり、もう１種がＨｆＯ２のドーピングのためのものである２種の前駆体を使用し得る。第１のＮＣ ＨＫ層６１１は、約１．５ｎｍ～約３ｎｍの範囲の厚さ６１１ｔを有し得る。
第１のＮＣ ＨＫ層６１１の横方向エッチングを、ブランケット堆積された第１のＮＣ ＨＫ層６１１に対して実行することにより、図７に示すように横方向凹み４０７ｒ＊内に第１のＮＣ誘電構造１０７Ａを形成し得る。いくつかの実施形態では、第１のＮＣ誘電構造１０７Ａを形成するエッチングプロセスは、希釈ＨＦ（ＤＨＦ）を使用するウェットエッチングプロセスを含み得る。エッチングプロセスの後、第１のＮＣ ＨＫ層６１１を半導体層１２２の端部から除去し得、ＩＬ １０９の第１の部分１０９ＡおよびＮＣ ＨＫ層１１１の第１の部分１１１Ａを半導体層１２２の周囲に形成し得る。
図８－１０に示すように、第１のＮＣ誘電構造１０７Ａの形成に続いて、内部スペーサー構造１２７およびエピタキシャルフィン領域１１０の形成を行い得る。内部スペーサー構造１２７の形成は、内部スペーサー層８２７のブランケット堆積と、ブランケット堆積された内部スペーサー層８２７の横方向エッチングと、を含み得る。いくつかの実施形態では、内部スペーサー層８２７は、ＡＬＤ、ＦＣＶＤ、または他の適切な方法によって堆積された単層または誘電層のスタックを含み得る。内部スペーサー層８２７の横方向エッチングは、ＨＦとＮＨ３とのガス混合物を使用するドライエッチングプロセスによって実行され得る。横方向エッチングプロセスの後、内部スペーサー構造１２７は、半導体層１２２の間に、かつ第１のＮＣ誘電構造１０７Ａ、ＩＬ １０９の第１の部分１０９Ａ、およびＮＣ ＨＫ層１１１の第１の部分１１１Ａに隣接して形成され得る。
図１０に示すように、内部スペーサー構造１２７の形成に続いて、エピタキシャルフィン領域１１０の形成を行い得る。いくつかの実施形態では、エピタキシャルフィン領域１１０は、開口部４３４内の半導体層１２２の露出面上に成長し得る。いくつかの実施形態では、エピタキシャルフィン領域１１０は、複数のエピタキシャルフィンサブ領域を含み得る。
図３を参照すると、動作３４０において、犠牲半導体層の第２の領域を除去する。例えば、図１１に示すように、犠牲半導体層４０７の第２の領域４０７＊と半導体層４２０＊を除去して、開口部１１０７と１１２０をそれぞれ形成し得る。いくつかの実施形態では、第２の領域４０７＊および半導体層４２０＊は、犠牲半導体層４０７の第１の領域のエッチングプロセスと同様のエッチングプロセスによって除去され得る。いくつかの実施形態では、エッチングプロセスは、フッ化水素（ＨＦ）とフッ素系ガスとを有するガス混合物を使用することを含み得る。エッチングプロセスの後、犠牲半導体層４０７の第２の領域４０７＊および半導体層４２０＊は、半導体層１２２の間で除去され得る。
図３を参照すると、動作３５０において、犠牲半導体層の第２の領域に第２のＮＣ誘電構造を充填する。第２のＮＣ誘電構造は、第１のＮＣ誘電構造に隣接する。例えば、図１２に示すように、犠牲半導体層４０７の第２の領域４０７＊を除去した後、第２のＮＣ誘電構造１０７Ｂは、第２の領域４０７＊（図１１中の開口部１１０７）を充填することができる。第２のＮＣ誘電構造１０７Ｂは、第１のＮＣ誘電構造１０７Ａに隣接することができる。いくつかの実施形態では、第２のＮＣ誘電構造１０７Ｂは、第１のＮＣ誘電構造１０７Ａと同じＮＣ誘電材料を含み得る。いくつかの実施形態では、第２のＮＣ誘電構造１０７Ｂは、第１のＮＣ誘電構造１０７Ａとは異なるＮＣ誘電材料を含み得る。第１のＮＣ誘電構造１０７Ａおよび第２のＮＣ誘電構造１０７Ｂは、犠牲半導体層４０７を置き換えるためのＮＣ層１０７を形成し得る。ＮＣ層１０７およびＮＣ ＨＫ層１１１の負性容量は、寄生容量を低減し、ｆｉｎＦＥＴ １０２Ａ－１０２Ｂのデバイス性能を向上させることができる。ＮＣ層１０７はまた、内部電圧増幅機構によってＳＳを低減し、ｆｉｎＦＥＴ １０２Ａ－１０２Ｂの消費電力を低減することができる。
いくつかの実施形態では、ＮＣ層１０７は、斜方晶系相を有する約６ｎｍ～約１８ｎｍの範囲のＺ軸に沿った垂直寸法１０７ｔ（例えば、厚さ）を有し得る。垂直寸法１０７ｔが６ｎｍ未満である場合、ＮＣ誘電材料は、アニール後に、堆積したままの単斜晶系相から斜方晶系相に変換されない場合がある。垂直寸法１０７ｔが１８ｎｍより大きい場合、ＮＣ層１０７は、ＮＣ層の負性容量特性を低下させ得る、単斜晶、正方晶および斜方晶系結晶相が混合し得る。
いくつかの実施形態では、第２のＮＣ誘電構造１０７Ｂの形成は、ＩＬ １０９の第２の部分１９０Ｂの形成、およびＮＣ ＨＫ層１１１の第２の部分１１１Ｂの形成を含み得る。いくつかの実施形態では、ＩＬ １０９の第２の部分１０９Ｂは、約０．５ｎｍ～約１ｎｍの範囲の厚さを有する酸化ケイ素を含み得、化学洗浄プロセス中に形成され得る。いくつかの実施形態では、ＮＣ ＨＫ層１１１の第２の部分１１１Ｂの形成は、図１Ａ－１Ｅを参照してＮＣ層１０７について説明されたＮＣ誘電材料のブランケット堆積を含み得る。ＮＣ ＨＫ層１１１の第２の部分１１１Ｂは、ＮＣ ＨＫ層１１１の第１の部分１１１Ａと同様に、熱ＡＬＤによってブランケット堆積され得る。ＮＣ ＨＫ層の第２の部分１１１Ｂのブランケット堆積後、第２の領域４０７＊は、ＮＣ誘電材料で充填され、第２のＮＣ誘電構造１０７Ｂを形成し得る。
図１３に示すように、第２のＮＣ誘電構造１０７Ｂの充填に続いて、ＮＣ ＨＫ層１１１上にゲート電極を形成することができる。いくつかの実施形態では、ゲート仕事関数層１３０のための仕事関数金属層、および仕事関数金属層上のゲート金属充填層１３２のための導電性材料層を、ＮＣ ＨＫ層１１１上に形成し得る。いくつかの実施形態では、図１Ａ－１Ｅおよび１３に示すように、ゲート仕事関数層１３０およびゲート金属充填層１３２は、半導体層４２０の除去の結果として、ナノシート／ナノワイヤ形状の半導体層１２２の周りに巻き付けられ得る。
図１４Ａ－１４Ｃは、いくつかの実施形態による、ＮＣ層を有する積層型半導体デバイス１４００－１、１４００－２、および１４００－３（「積層型半導体デバイス１４００」と総称される）の等角図を示す。図１４Ａ－１４Ｃに示すように、ｆｉｎＦＥＴ １４０２－１Ａ、１４０２－２Ａ、および１４０２－３Ａ（「ｆｉｎＦＥＴ １４０２Ａ」と総称）は、ｆｉｎＦＥＴ １４０２－１Ｂ、１４０２－２Ｂ、および１４０２－３Ｂ（「ｆｉｎＦＥＴ １４０２Ｂ」と総称）の上に垂直に積層されて、デバイス面積を低減し、消費電力を低減し、デバイス性能を向上させることができる。ゲート構造１４１２－１、１４１２－２、１４１２－３Ａ、および１４１２－３Ｂ（「ゲート構造１４１２」と総称）は、ゲート接点１４４４－１、１４４４－２、および１４４４－３（「ゲート接点１４４４」と総称）に接続することができ、相互接続構造１４４６－１、４４６－２、および１４４６－３（「相互接続構造１４４６」と総称）にさらに接続することができる。ＦｉｎＦＥＴ １４０２Ａは、Ｓ／Ｄ接点構造１４４０－１Ａ、１４４０－２Ａ、および１４４０－３Ａ（「Ｓ／Ｄ接点構造１４４０Ａ」と総称）に接続することができ、アースまたはＶｓｓなどの埋め込みパワーレール１４４２－１Ａ、１４４２－２Ａ、および１４４２－３Ａ（「埋め込みパワーレール１４４２Ａ」と総称）にさらに接続することができる。ＦｉｎＦＥＴ １４０２Ｂは、Ｓ／Ｄ接点構造１４４０－１Ｂ、１４４０－２Ｂ、および１４４０－３Ｂ（「Ｓ／Ｄ接点構造１４４０Ｂ」と総称）に接続することができ、電源またはＶｄｄなどの埋め込みパワーレール１４４２－１Ｂ、１４４２－２Ｂ、および１４４２－３Ｂ（「埋め込みパワーレール１４４２Ｂ」と総称）にさらに接続することができる。いくつかの実施形態では、半導体デバイス１４００－１、１４００－２、および１４００－３のそれぞれの各ＮＣ層は、図１Ａ－１Ｅを参照してＮＣ層１０７について説明されたＮＣ誘電材料を含み得る。いくつかの実施形態では、半導体デバイス１４００－１、１４００－２、または１４００－３の上部および下部デバイスのＮＣ層は、同じＮＣ誘電材料を含み得る。いくつかの実施形態では、半導体デバイス１４００－１、１４００－２、または１４００－３の上部および下部デバイスのＮＣ層は、異なるＮＣ誘電材料を含み得る。いくつかの実施形態では、積層型半導体デバイス１４００の上部および下部デバイスのそれぞれは、２つ以上のＮＣ層を含み得る。
図１４Ａを参照すると、ｆｉｎＦＥＴ １４０２－１Ａのフィン構造は、デバイス面積を低減し、各フィン構造の独立制御を提供するために、ｆｉｎＦＥＴ １４０２－１Ｂのフィン構造の上に積層され、ｆｉｎＦＥＴ １４０２－１Ｂのフィン構造に平行な方向に沿って延びることができる。図１４Ｂを参照すると、ｆｉｎＦＥＴ １４０２－２Ａのフィン構造は、寄生容量を低減し、デバイス性能を向上させるために、ｆｉｎＦＥＴ １４０２－２Ｂのフィン構造に垂直な方向に沿って延びることができる。図１４Ｃを参照すると、互いに垂直なフィン構造に加えて、ｆｉｎＦＥＴ １４０２－３Ａのゲート構造１４１２－３Ａは、さらにコンパクトな金属相互接続を提供して寄生抵抗および容量を低減するために、ｆｉｎＦＥＴ １４０２－３Ｂのゲート構造１４１２－３Ｂに垂直な方向に沿って延びることができる。いくつかの実施形態では、図１４Ａ－１４Ｃ中のｆｉｎＦＴＥ １４０２ＡおよびｆｉｎＦＥＴ １４０２Ｂのそれぞれは、さらに消費電力を低減し、寄生容量を低減し、デバイス性能を向上させるために、１つ以上のＮＣ層を含み得る。
本開示における様々な実施形態は、１つ以上のＮＣ層１０７を有する半導体デバイス（例えば、半導体デバイス１００および積層型半導体デバイス１４００）を形成する方法を提供する。本開示における例示的な方法は、第１のセットの半導体層１２２－１および１２２－２と、第１のセットの半導体層１２２－１および１２２－２より上の第２のセットの半導体層１２２－３および１２２－４と、第１のセットの半導体層と第２のセットの半導体層との間のＮＣ層１０７とを有する半導体デバイス１００を形成することができる（図１Ｃに示す）。
いくつかの実施形態では、ＮＣ層１０７のＮＣ誘電材料は、強誘電特性を有する誘電材料、斜方晶系相の誘電材料（例えば、斜方晶系相の酸化ハフニウム（ＨｆＯ２））、および／またはアルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）またはそれらの組み合わせなどの１つ以上のドーパントでドープされた誘電材料（例えば、ＨｆＯ２）を含み得る。ＮＣ層１０７は、内部電圧増幅機構によってサブスレッショルドスイング（ＳＳ）を低減し、半導体デバイス１００のチャネルのオン電流とオフ電流（Ｉｏｎ／Ｉｏｆｆ）の比を高めることができる。半導体デバイス１００におけるＳＳの低減は、より高速なデバイス動作およびより低いスイッチングエネルギーを実現することができ、半導体デバイス１００において、供給電圧を効果的にスケールダウンし、消費電力を大幅に削減することができる。いくつかの実施形態では、ＮＣ層１０７を有する半導体デバイス１００および積層型半導体デバイス１４００の消費電力は、ＮＣ層を有さないＧＡＡ ｆｉｎＦＥＴデバイスと比較して、約１０％～約４０％低減することができる。
いくつかの実施形態では、半導体デバイス１００の半導体層１２２の間のＮＣ層１０７は、半導体デバイス１００の寄生容量を低減することができる。いくつかの実施形態では、ＮＣ層１０７は、半導体層１２２－２と１２２－３の間に配置され得、半導体層１２２－２および１２２－３のそれぞれの周りに巻き付けられたゲート誘電層１１２Ａと接触し得る。いくつかの実施形態では、半導体デバイス１００は、図２Ａおよび２Ｂに示すように、半導体層１２２の間の２つのＮＣ層１０７－１および１０７－２を含み得る。いくつかの実施形態では、ＮＣ層１０７は、図４－１３に示すように、異なるプロセスステップにおいて形成され、互いに接触する第１のＮＣ誘電構造１０７Ａおよび第２のＮＣ誘電構造１０７Ｂを含み得る。いくつかの実施形態では、 第１のＮＣ層を有する第１のフィン構造は、第２のＮＣ層を有する第２のフィン構造上に積層されて、さらに寄生容量を低減し、積層型半導体デバイス１４００のデバイス性能を向上させることができる。いくつかの実施形態では、１つ以上のＮＣ層を有する半導体デバイス１００および積層型半導体デバイス１４００のデバイス性能は、ＮＣ層を有さないＧＡＡ ｆｉｎＦＥＴデバイスと比較して、約１０％～約４０％向上することができる。
いくつかの実施形態では、方法は、フィンベース部および積層型フィン部を含むフィン構造を基板上に形成することを含む。積層型フィン部は、フィンベース部上の第１の半導体層、第１の半導体層より上の第２の半導体層、および第１の半導体層と第２の半導体層との間の犠牲半導体層を含む。方法は、犠牲半導体層を負性容量（ＮＣ）層で置き換えることと、ＮＣ層、第１の半導体層、および第２の半導体層の周りにゲート構造を形成することとをさらに含む。ＮＣ層は、ＮＣ誘電材料を含む。
いくつかの実施形態では、方法は、フィンベース部および積層型フィン部を有するフィン構造を基板上に形成することを含む。積層型フィン部は、フィンベース部上の第１のセットの半導体層、第１のセットの半導体層より上の第２のセットの半導体層、および第１のセットの半導体層と第２のセットの半導体層との間の犠牲半導体層を含む。方法は、犠牲半導体層の第１の領域に第１の負性容量（ＮＣ）誘電構造を形成することと、第１のＮＣ誘電構造の第１の側に隣接して内部スペーサー構造を形成することと、フィン構造上に、かつ内部スペーサー構造に隣接して、エピタキシャルソース／ドレイン（Ｓ／Ｄ）領域を形成することとをさらに含む。第１のＮＣ誘電構造は、第１のＮＣ誘電材料を含む。方法は、犠牲半導体層の第２の領域に第２のＮＣ誘電構造を充填することと、第１のＮＣ誘電構造、第２のＮＣ誘電構造、第１のセットの半導体層、および第２のセットの半導体層の周りにゲート構造を形成することとをさらに含む。第２の領域は、犠牲半導体層の第１の領域に隣接し、第２のＮＣ誘電構造は、第２のＮＣ誘電材料を含み、第２のＮＣ誘電構造は、第１のＮＣ誘電構造の第２の側に隣接する。
いくつかの実施形態では、半導体デバイスは、フィンベース部および積層型フィン部を有するフィン構造を基板上に含む。積層型フィン部は、フィンベース部上の第１の半導体層と、第１の半導体層より上の第２の半導体層とを含む。半導体デバイスは、第１の半導体層と第２の半導体層との間の負性容量（ＮＣ）層と、それぞれ第１および第２の半導体層の周りに巻き付けられ、ＮＣ層と接触する第１および第２のゲート誘電層と、第１の半導体層、第２の半導体層、およびＮＣ層の周りに巻き付けられたゲート電極とをさらに含む。ＮＣ層は、ＮＣ誘電材料を含む。
開示の要約書ではなく、発明の詳細な説明のセクションは、請求項を解釈するために使用されることを意図していることを理解すべきである。開示部の要約は、本発明の例示的な一つまたは複数の実施形態を開示するものであって、発明者によって検討された全ての実施形態を開示するものではないので、これらによって特許請求の範囲に記載の主題を限定することは意図されていない。
前述の開示は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書で紹介した実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。

Claims (20)

  1. フィンベース部と、前記フィンベース部上の第１の半導体層、前記第１の半導体層の上方の第２の半導体層、および前記第１の半導体層と前記第２の半導体層との間の犠牲半導体層を含む積層型フィン部とを含むフィン構造を基板上に形成することと、
    前記犠牲半導体層を、ＮＣ誘電材料を含む負性容量（ＮＣ）層で置換することと、
    前記ＮＣ層、前記第１の半導体層及び前記第２の半導体層の周囲にゲート電極を形成することと、を含む方法。
  2. 前記犠牲半導体層の置換は、
    前記犠牲半導体層の第１の領域を選択的にエッチングすることと、
    前記犠牲半導体層の前記第１の領域に第１のＮＣ誘電体構造を形成することと、を含む請求項１に記載の方法。
  3. 前記第１のＮＣ誘電体構造を形成することは、
    前記犠牲半導体層の前記第１の領域に、前記ＮＣ誘電体材料の層を堆積させることと、
    前記ＮＣ誘電体材料の層の一部をエッチングすることと、を含む請求項２に記載の方法。
  4. 前記犠牲半導体層の置換は、
    前記犠牲半導体層の第２の領域を除去することと、
    第２の領域を第２のＮＣ誘電体構造で充填することと、をさらに含み、前記第２のＮＣ誘電体構造は、ＮＣ誘電体材料を含み、第１のＮＣ誘電体構造に隣接している、請求項２に記載の方法。
  5. 前記積層型フィン部は、前記第２の半導体層の上方に設けられた第３の半導体層と、前記第２の半導体層と前記第３の半導体層との間に設けられた追加の犠牲半導体層とをさらに含み、
    前記追加半導体層を追加のＮＣ層で置換することをさらに含み、前記追加のＮＣ層は、追加のＮＣ誘電体材料を含む、請求項１に記載の方法。
  6. 前記追加のＮＣ誘電体材料は、前記ＮＣ誘電体材料と同じである、請求項５に記載の方法。
  7. 前記フィン構造の上方に追加のフィン構造を形成することであって、
    前記フィン構造は、第１の方向に沿って延在し、
    前記追加のフィン構造は、第２の方向に沿って延在し、
    前記追加のフィン構造は、前記フィン構造の上方の第３の半導体層と、前記第３の半導体層の上方の第４の半導体層と、前記第３と第４の半導体層との間の追加の犠牲半導体層とを含むことと、
    前記追加の犠牲半導体層を、追加のＮＣ誘電体材料を含む追加のＮＣ層で置換することと、
    前記追加のＮＣ層、前記第３の半導体層及び前記第４の半導体層の周囲に付加ゲート電極を形成することであって、前記ゲート電極は第３の方向に沿って延在し、前記追加のゲート電極は第４の方向に沿って延在していることと、をさらに含む請求項１に記載の方法。
  8. 前記第１の方向は前記第２の方向に平行であり、前記第３の方向は前記第１の方向に平行である、請求項７に記載の方法。
  9. 前記第１の方向は前記第２の方向に垂直であり、前記第３の方向は前記第１の方向に平行である、請求項７に記載の方法。
  10. 前記第１の方向は前記第２の方向に垂直であり、前記第３の方向は前記第１の方向に垂直である、請求項７に記載の方法。
  11. フィンベース部と、フィンベース部上の第１のセットの半導体層、第１のセットの半導体層の上方の第２のセットの半導体層、および第１のセットの半導体層と第２のセットの半導体層との間の犠牲半導体層とを含む積層型フィン部を有するフィン構造を基板上に形成すること、
    前記犠牲半導体層の第１の領域に、ＮＣ誘電体材料を含む第１の負電容量（ＮＣ）誘電体構造を形成すること、
    前記第１のＮＣ誘電体構造体の第１の側に隣接する内部スペーサー構造を形成することと、
    フィン構造上に、内部スペーサー構造に隣接して、エピタキシャルソース／ドレイン（Ｓ／Ｄ）領域を形成することと、
    前記犠牲半導体層の第２の領域に第２のＮＣ誘電体構造を充填することであって、
    前記第２領域は、前記犠牲半導体層の前記第１領域に隣接し、
    前記第２のＮＣ誘電体構造は、第２のＮＣ誘電体材料を含み、
    前記第２のＮＣ誘電体構造は、前記第１のＮＣ誘電体構造の第２の側に隣接することと、
    前記第１のＮＣ誘電体構造、前記第２のＮＣ誘電体構造、前記第１のセットの半導体層、および前記第２のセットの半導体層の周囲にゲート電極を形成することと、を含む方法。
  12. 前記第１のＮＣ誘電体構造を形成することは、
    前記犠牲半導体層の前記第１領域を選択的にエッチングすることと、
    前記犠牲半導体層の前記第１の領域に前記第１のＮＣ誘電体材料の層を堆積させることと、
    前記第１のＮＣ誘電体材料の層の一部をエッチングすることと、を含む、請求項１１に記載の方法。
  13. 前記第２のＮＣ誘電体構造を形成することは、
    前記犠牲半導体層の前記第２領域を除去することと、
    前記第２のＮＣ誘電体材料で前記第２の領域を充填することと、を含む、請求項１１に記載の方法。
  14. 前記第２のＮＣ誘電体材料は、前記第１のＮＣ誘電体材料と同じである、請求項１３に記載の方法。
  15. 前記積層型フィン部は、前記第２のセットの半導体層の上方の第３のセットの半導体層と、前記第２のセットと前記第３のセットの半導体層との間に設けられた追加の犠牲半導体層とをさらに含み、
    前記追加半導体層を追加のＮＣ層で置換することをさらに含み、前記追加のＮＣ層は、追加のＮＣ誘電体材料を含み、前記追加の誘電体材料は、前記第１および第２のＮＣ誘電体材料と同じであるか、または異なる、請求項１１に記載の方法。
  16. 前記第１および第２の犠牲半導体層のそれぞれは、シリコンゲルマニウムを含む、請求項１１に記載の方法。
  17. フィンベース部と、前記フィンベース部上の第１の半導体層及び前記第１の半導体層の上方の第２の半導体層を含む積層型フィン部とを含む、基板上のフィン構造と、
    前記第１の半導体層と前記第２の半導体層との間に形成され、ＮＣ誘電体材料を含むＮＣ層と、
    前記第１及び第２の半導体層の周りにそれぞれ巻き付けられ、前記ＮＣ層と接触する第１及び第２のゲート絶縁層と、
    それぞれ第１、第２の半導体層、及び前記ＮＣ層の周りに巻き付けられるゲート電極と、を含む、半導体デバイス。
  18. 前記第２のセットの半導体層の上方に設けられる第３のセットの半導体層と、
    前記第２のセットと前記第３のセットの半導体層との間に追加のＮＣ層と、を含み、前記追加のＮＣ層は、追加のＮＣ誘電体材料を含む、請求項１７に記載の半導体デバイス。
  19. 前記追加のＮＣ誘電体材料は、前記ＮＣ誘電体材料と同じである、請求項１８に記載の半導体デバイス。
  20. 前記フィン構造の上方の追加のフィン構造をさらに含み、前記追加のフィン構造は、
    前記フィン構造の上方の第３のセットの半導体層と、
    前記第３のセットの半導体層の上方の第４のセットの半導体層と、
    第３のセットの半導体層と第４のセットの半導体層との間の追加のＮＣ層と、を含む、請求項１７に記載の半導体デバイス。

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