TW202203328A - 場效電晶體的製造方法 - Google Patents

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TW202203328A
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negative capacitance
semiconductor
semiconductor layer
fin
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楊建勳
建倫 楊
張克正
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台灣積體電路製造股份有限公司
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Abstract

本揭露所描繪的具有負電容層的場效電晶體的製造方法包含形成一鰭片結構，該鰭片結構包含在一基板上的一鰭片基底部分以及一堆疊的鰭片部分。堆疊的鰭片部分包含在鰭片基底部分上的一第一半導體層、在第一半導體層上的一第二半導體層、以及在第一以及第二半導體層之間的一犧牲半導體層。該方法進一步包含以一負電容(negative capacitance；NC)層取代犧牲半導體層。在負電容層、第一半導體層、以及第二半導體層周圍形成閘極電極。負電容層包含一負電容介電材料。

Description

場效電晶體的製造方法
本發明係有關於場效電晶體，特別是有關於具有負電容層的場效電晶體以及其製造方法。
隨著半導體技術的進展，更高儲存容量、更快的處理系統、更高的效能、以及更低的成本的需求便不斷上升。為了滿足這些需求，半導體產業持續地縮小半導體裝置的尺寸，前述半導體裝置例如金屬氧化物半導體場效應電晶體(MOSFETs)，包含平面MOSFETs以及鰭式場效電晶體(fin field effect transistors；finFETs)。如此地縮小尺寸使得半導體製程的複雜度有所提升。
在一些實施例中，一種場效電晶體的製造方法包含形成鰭片結構，鰭片結構包含在基板上的鰭片基底部分以及堆疊的鰭片部分。堆疊的鰭片部分包含在鰭片基底部分上的第一半導體層、在第一半導體層上的第二半導體層、以及在第一半導體層以及第二半導體層之間的犧牲半導體層。場效電晶體的製造方法進一步包含以負電容層取代犧牲半導體層，負電容層包含負電容介電材料；以及在負電容層、第一半導體層、以及第二半導體層周圍形成複數個閘極電極。負電容層包含負電容介電材料。
在一些實施例中，一種場效電晶體的製造方法包含形成鰭片結構，鰭片結構具有在基板上的鰭片基底部分以及堆疊的鰭片部分。堆疊的鰭片部分包含在鰭片基底部分上的第一組半導體層、在第一組半導體層上的第二組半導體層、以及在第一半導體層以及第二組半導體層之間的犧牲半導體層。場效電晶體的製造方法進一步包含在犧牲半導體層的第一區形成第一負電容介電結構、形成內部間隔物結構，內部間隔物結構相鄰於第一負電容介電結構的第一側、以及在鰭片結構上形成磊晶源極/汲極區，磊晶源極/汲極區相鄰於內部間隔物結構。第一負電容介電結構包含第一負電容介電材料。場效電晶體的製造方法進一步包含在第一負電容介電結構、第二負電容介電結構、第一組半導體層、以及第二組半導體層周圍形成複數個閘極電極。第二區相鄰於犧牲半導體層的第一區，第二負電容介電結構包含第二負電容介電材料；以及第二負電容介電結構相鄰於第一負電容介電結構的第二側。
在一些實施例中，半導體裝置包含鰭片結構，具有基板上的鰭片基底部分以及堆疊的鰭片部分。堆疊的鰭片部分包含在鰭片基底部分上的第一半導體層以及在第一半導體層上的第二半導體層。半導體裝置進一步包含負電容層，在第一半導體層以及第二半導體層之間。半導體裝置進一步包含第一閘極介電層以及第二閘極介電層，第一閘極介電層以及第二閘極介電層分別環繞第一以及第二半導體層，且接觸負電容層。半導體裝置進一步包含複數個閘極電極，閘極電極環繞第一半導體層、第二半導體層、以及負電容層。負電容層包含負電容介電材料。
以下揭露內容提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。以下描述了部件以及佈置等的特定實例以簡化本揭露內容。當然，該等僅僅是實例，而並不旨在為限制性的。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。如在此所使用之第一特徵在第二特徵上形成代表第一特徵係直接接觸地在第二特徵上形成。另外，本揭露可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不代表所論述的各種實施例及/或配置之間的關係。
另外，在空間上相對的用語，例如“下部”，“上部”，“上方”，“之上”，“下方”，“頂部”、 “底部”等及其派生詞皆用以使本揭露更容易地描述一個特徵與另一特徵之間的關係。 空間相對術語意在除了涵蓋裝置在圖式所描述的取向，亦涵蓋在步驟當中或使用當中的裝置的不同取向。裝置/設備可以以其他方式取向（旋轉90度或以其他取向），並且在此使用的空間相對描述語可以同樣地被相應地解釋。
值得注意說明書中所參考的“一個實施例”、“一實施例”、“一範例實施例”、“範例”、等等代表所描述的石獅例可包含一特定特徵、結構、或特點，但並非所有的實施例都一定包含該特定特徵、結構、或特點。除此之外，前述用語不一定指同一實施例。進一步而言，當描述一項特徵、結構、或特點與一實施例有連結，影響該項特徵、結構、或特點與其他實施例的連結，不論是否有具有體描述，皆在熟悉領域的人員的知識範圍以內。
應該理解的是在此的用詞和用語為描述的目的，而非限制性的，使得本說明書的用詞與用語可由知悉技術的人能夠解讀在此的指示。
“名目(normal)”這一詞在此意指一部件或製程步驟的特性或參數的理想或目標值，設定在產品或製程的設計階段，一同在理想值上以及/或下的一範圍的數值。範圍的數值通常是因製程當中的些微變化或者容忍值。
如在此所使用的“蝕刻選擇性”係指兩種不同材料在相同蝕刻條件下的蝕刻速率的比率。
如在此所使用的“基板”描述一種可隨後在其上增加材料層的材料。基板本身可圖案化。加在基板上的材料可被圖案化或維持非圖案化。進一步而言，基板可為許多半導體材料，例如矽(silicon)、鍺(germanium)、砷化鎵(gallium arsenide)、磷化銦(indium phosphide)、等等。或者，基板可由電性非導體材料所形成，例如玻璃以及藍寶石晶圓。
如在此所使用的“高k(high-k)”係指高介電常數。在半導體裝置結構以及製程領域中，高k係指高於二氧化矽(SiO2 )的介電常數(例如，高於大約3.9)。
如在此所使用的“低k(low-k)”係指低介電常數。在半導體裝置結構以及製程領域中，低k係指低於二氧化矽(SiO2 )的介電常數(例如，低於大約3.9)。
如在此所使用的“p型”定義一結構、一薄層、以及/或區域被p型摻雜物，如硼(boron)，所摻雜。
如在此所使用的“n型”定義一結構、一薄層、以及/或區域被n型摻雜物，如磷(phosphorus)，所摻雜。
如在此所使用的“縱(vertical)”意指名目上沿著基板的表面垂直的方向。
如在此所使用的“交叉”意指沿著交叉在一點的多個方向的結構。
在一些實施例中，“大約”以及“實質上”的用語可指給定的數量在5%的數值以內變動(例如，數值的±1%、±2%、±3%、±4%、±5%)。這些數值僅為範例，而非意圖為限制性的。“大約”以及“實質上”的用語可指數值的百分比，如知悉技術的人所解讀在此的指示。
在此揭露的鰭片結構的實施例可由任何合適的方法圖案化。例如，鰭片結構可由一個或多個光學微影(photolithography)製程，包含雙重圖案化製程或多重圖案化製程。雙重圖案化製程或多重圖案化製程可結合光學微影以及自我對準製程，形成多個圖案，而該些圖案具有，例如間距小於用單一、直接的微影製程所形成的圖案的間距。例如，犧牲層在基板上形成，並且用光學微影製程圖案化。間隔物在圖案化的犧牲層旁以自我對準製程形成。犧牲層在此後為移除，而所剩餘的間隔物可用以圖案化鰭片結構。
隨著半導體科技的進展，引入了多閘極裝置，藉由增加閘極-通道耦合、減少斷態電流、以及減少短通道效應(short-channel effects；SCEs)，以改善閘極控制。引入的多閘極裝置之一為閘極全環鰭式場效電晶體(gate-all-around fin field effect transistor；GAA finFET)裝置。GAA finFET裝置在堆疊的奈米片/奈米線配置中提供一通道。GAA finFET裝置的名稱源自於可延伸與環繞於通道的閘極結構並且在通道的二或四邊提供通道的閘極控制。GAA finFET裝置與金氧半場效電晶體(MOSFET)製程相容，且GAA finFET裝置的結構允許其縮小尺寸而同時維持閘極控制以及減緩短通道效應。
隨著半導體裝置的低能量消耗、高效能、以及小面積(合稱 “PPA”)的需求的提升，閘極全環鰭式場效電晶體裝置面臨挑戰。例如，堆疊的奈米片/奈米線在每一層之間可能具有非理想的寄生電容，而可能對全環鰭式場效電晶體裝置的裝置效能產生負面影響。進一步而言，堆疊的奈米片/奈米線可能相較於連續的鰭片通道可能具有縮減的主動通道區，而增加堆疊的奈米片/奈米線層數可能會增加寄生電容。
本揭露的許多實施例提供形成具有負電容(negative capacitance；NC)層的半導體裝置的方法。負電容(NC)可指在電荷增加的電容器上該電容器跨壓的減少。負電容可在介電材料以及/或鐵電材料中找到。介電材料以及/或鐵電材料可施加在裝置上以增進裝置效能。本揭露的範例方法可形成半導體裝置，該半導體裝置具有第一組半導體層、在第一組半導體層上的第二組半導體層、以及在第一組半導體層與第二組半導體層之間的負電容層。
在一些實施例中，負電容介電材料可包含具有鐵電特性的介電材料、在斜方相位(orthorhombic phase)(例如，在斜方相位的二氧化鉿(hafnium oxide)(HfO2 ))的介電材料、以及/或被摻雜物，例如鋁(aluminum；Al)、釓(gadolinium；Gd)、矽(silicon；Si)、釔(yttrium；Y)、鋯(zirconium；Zr)、以及前述的組合所摻雜的介電材料(例如二氧化鉿(HfO2 ))。在GAA finFET裝置中的負電容層透過內部電壓增幅機制可縮減次臨界擺幅(subthreshold swing；SS)以及增加GAA finFET裝置的開(導通)-電流與關(截止)-電流(Ion/Ioff)的比值。次臨界擺幅可代表GAA finFET裝置的電流開-關切換特性且可以做為判定GAA finFET裝置的切換速度的因素。在GAA finFET裝置中的次臨界擺幅的縮減可達到更快的裝置運作且伴隨著更低的切換能量，並且可有效地縮小供應電壓以及顯著地降低GAA finFET裝置的能量消耗。在一些實施例中，具有負電容層的GAA finFET裝置的能量消耗相較於不具有負電容層的GAA finFET裝置的能量消耗可減少大約10%至大約40%。
在一些實施例中，GAA finFET裝置的半導體層之間的負電容層可縮減GAA finFET裝置的寄生電容。GAA finFET裝置的訊號線與另一訊號線之間或者訊號線與基板之間的電性耦接可能會出現寄生電容，而因此對於高頻率下的裝置效能產生負面影響。在一些實施例中，負電容層可設置在兩半導體層之間，並接觸環繞於各兩半導體層的閘極介電層。在一些實施例中，GAA finFET裝置在半導體層之間可包含不止一負電容層(例如，兩負電容層)。在一些實施例中，負電容層可包含相互接觸的兩區域。在一些實施例中，具有第一負電容層的第一鰭片結構可堆疊在具有第二負電容層的第二鰭片結構之上，以進一步縮減寄生電容以及增進GAA finFET裝置的裝置效能。在一些實施例中，具有一或複數個負電容層的GAA finFET裝置的裝置效能相較於不具有負電容層的GAA finFET裝置的效能，可增進大約10%至大約40%。
根據一些實施例，第1A圖-第1G圖描述具有finFETs 102A-102B的半導體裝置100。根據一些實施例，第1A圖描繪具有負電容(負電容)層107的半導體裝置100的等角視圖。根據一些實施例，第1B圖描繪具有負電容層107的半導體裝置100沿著線B-B的剖面圖。根據一些實施例，第1C圖描繪第1B圖的剖面圖的區域C的放大圖，第1D圖描繪第1C圖的剖面圖的區域D的放大圖，以及第1E圖描繪第1A圖的具有負電容層107的半導體裝置100沿著線E-E的局部剖面圖。根據一些實施例，第1F圖描繪具有負電容層107的半導體裝置100的諸多電容，以及第1G圖描繪諸多電容的電路圖。
在一些實施例中，finFETs 102A-102B可皆為p型finFETs(PFETs)、皆為n型finFETs(NFETs)、或各一種導體類型的finFET。雖然第1A圖-第1C圖展示兩GAA finFETs，但半導體裝置100可具有任何數量的GAA finFETs。進一步而言，半導體裝置100可藉由利用其他結構部件，例如接點、導電通孔(conductive vias)、導電線、介電層、鈍化層(passivation layers)、內連線(interconnects)、等等為簡便而未圖示，納入積體電路(IC)。具有相同編號的finFETs 102A-102B的元件的討論彼此適用，除非另外敘明。
參考第1A圖以及第1B圖，finFETs 102A-102B可在基板106上形成。基板106可為半導體材料，例如矽(silicon；Si)。在一些實施例中，基板106可包含矽晶基板(例如晶圓)。在一些實施例中，基板106可包含(i)元素的半導體，例如鍺(germanium；Ge)；(ii)化合物半導體，例如碳化矽(silicon carbide；SiC)；(iii)合金半導體，例如矽鍺(silicon germanium；SiGe)；(iv) 絕緣層上矽(silicon on insulator；SOI)結構；(v) 絕緣層上矽鍺(silicon germanium on insulator；SiGeOI)結構；(vi) 絕緣層上鍺(germanium on insulator；GeOI)結構；以及(vii)前述的組合。進一步而言，基板106依照設計需求(例如，p型基板或n型基板)可被摻雜。在一些實施例中，基板106可被p型摻雜物(例如，硼(boron)、銦(indium)、鋁(aluminum)、或鎵(gallium))或n型摻雜物(例如，磷(phosphorus)或砷(arsenic))所摻雜。
參考第1A圖-第1F圖，finFETs 102A-102B可進一步包含淺溝槽隔離(STI)區104、鰭片結構108、閘極結構112、以及閘極間隔物114。STI區104可為finFET 102A與finFET 102B之間、以及在基板106上具有不同鰭片結構的相鄰finFETs(未圖示)以及/或與基板106整合或設置在基板106上的相鄰主動以及被動元件(未圖示)之間提供電性隔離。STI區104可為介電材料。在一些實施例中，STI區104可包含氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、摻雜氟的矽酸鹽玻璃(fluorine-doped silicate glass)、低k介電材料、以及/或其他合適的絕緣材料。在一些實施例中，STI區104可包含多層結構。
鰭片結構108可沿著X軸延伸，並通過finFETs 102A-102B。鰭片結構108可包含鰭片基底部分108A以及鰭片上層部分108B，鰭片上層部分108B設置在鰭片基底部分108A上。在一些實施例中，鰭片基底部分108A包含與基板106類似的材料。鰭片基底部分108A可由基板106的光學微影加以圖案化以及蝕刻來形成。在一些實施例中，鰭片上層部分108B可包含堆疊的鰭片部分108B1 與108B2 以及磊晶鰭片區110。各堆疊的鰭片部分108B1 與108B2 可包含堆疊的半導體層122-1、122-2、122-3、以及122-4(合稱半導體層122)，且可為奈米片或奈米線的形式。各半導體層122可形成finFETs 102A-102B的閘極結構112下方的通道區。
在一些實施例中，半導體層122可包含與基板106相似或不同的半導體材料。在一些實施例中，各半導體層122可包含矽(Si)且沒有任何實質量的鍺(Ge)。半導體層122的半導體材料可為未摻雜的，或是在磊晶成長製程中原位(in-situ)摻雜。半導體層122可相應地沿著Z軸具有縱向尺寸122t(例如，厚度)，且各別的範圍從大約5奈米至大約10奈米。半導體層122的其他尺寸以及材料皆為本揭露的範圍以及精神之內。雖然第1A圖-第1G圖僅展示四層半導體層122，但finFETs 102A-102B可具有任何數量的半導體層122。
參考第1A圖-第1G圖，根據一些實施例，負電容層107可設置在半導體層122-2以及122-3之間。負電容層107可包含具有鐵電特性的負電容介電材料，例如氧化鉿(hafnium oxide;HfO2 )、氧化鉿鋁(hafnium aluminum oxide；HfAlO)、氧化矽鉿(hafnium silicate；HfSiO)、氧化鋯鉿(hafnium zirconium oxide；HfZrO)、或類似的材料。負電容層107可由濺鍍、物理氣相沉積(PVD)、化學氣相沈積(CVD)、或其他合適的製程所形成。負電容層107的介電材料的鐵電特性可被諸多因素所影響，因素包含介電材料的原子元素、原子元素的原子百分比、以及/或介電材料的晶體結構的相位，但不受限於此。相位亦受形成介電材料的沉積製程條件以及後處理條件所影響。因此，與負電容層107的介電材料具有相同原子元素以及/或相同原子元素的原子百分比的介電材料可能不呈現負電容特性，因此可能不被認為是負電容介電材料。
在一些實施例中，負電容層107可包含在斜方相位(orthorhombic phase)的高k介電材料(例如，在斜方相位的高k氧化鉿(HfO2 ))以及/或接受一或複數個處裡方法(例如摻雜、施應力、以及/或熱退火)的高k介電材料。在一些實施例中，負電容層107可包含穩定的斜方相位負電容介電材料，斜方相位負電容介電材料受氧化鉿(HfO2 )以及金屬(例如鋁(aluminum；Al)、釓(gadolinium；Gd)、矽(silicon；Si)、釔(yttrium；Y)、鋯(zirconium；Zr)、以及/或前述的組合)所摻雜或熱退火而形成。負電容層107的負電容介電材料的其他材料以及形成方法皆為本揭露的範圍以及精神之內。
在一些實施例中，負電容層107沿著Z軸可具有縱向尺寸107t(例如，厚度)，範圍從大約6奈米至大約18奈米且具有斜方相位。若是縱向尺寸107t小於6奈米，負電容介電材料可能不從沉積時的單斜相位(monoclinic phase)在退火後轉為斜方相位。若是縱向尺寸107t大於18奈米，負電容層107可能具有單斜、四方、以及斜方晶相位的混合，而可能縮減負電容層的負電容特性。在一些實施例中，第1B-1D圖的負電容層107的剖面圖具有旋轉大約90度的“H”形狀。負電容層107在旋轉的“H”形狀的上層部分沿著X軸可具有水平尺寸107w1(例如，寬度)，範圍從大約10奈米至大約50奈米且在旋轉的“H”形狀的中間部分沿著X軸可具有水平尺寸107w2(例如，寬度)，範圍從大約5奈米至大約45奈米。在一些實施例中，水平尺寸107w2與107w1的比值的範圍為大約0.5至0.95。若是比值小於0.5，負電容層107可能不會縮減半導體裝置100的寄生電容。若是比值大於0.9，形成負電容層107的製程可能會變得更複雜，且負電容層107的縮減寄生電容的效果可能會飽和。
在一些實施例中，finFETs 102A-102B的負電容層107可透過內部電壓增幅機制縮減次臨界擺幅，因此縮小finFETs 102A-102B的的電壓供應以及降低能量流失。負電容層107的負電容效應可克服finFETs 102A-102B的電壓運作的低限制(lower limit)以及達到更快的運作與更低的切換能量。在一些實施例中，負電容層107可縮減finFETs 102A-102B的寄生電容以及增進裝置效能。
參考第1A圖-第1B圖，磊晶鰭片區110可設置在相應的堆疊的鰭片部分108B1 以及108B2 之間。在一些實施例中，磊晶鰭片區110可為任何幾何形狀，如多邊形、橢圓形、以及圓形。磊晶鰭片區110可包含磊晶成長的半導體材料。在一些實施例中，磊晶成長的半導體材料包含與基板106相同或不同的材料。在一些實施例中，磊晶鰭片區110的磊晶成長半導體材料可相互相同或不同。
參考第1A圖-第1G圖，閘極結構112可為多層結構且可環繞堆疊的鰭片部分108B1 以及108B2 的半導體層122。在一些實施例中，各半導體層122可被閘極結構112之一者或閘極結構112之一者的相應的一個或複數個薄層環繞，而使得閘極結構112可被稱為閘極全環 (gate-all-around；GAA)結構，且finFETs 102A以及102B亦可被稱為“GAA FETs 102A-102B”或“GAA finFETs 102A-102B”。
各閘極結構112可包含設置在半導體層122上的閘極介電層112A以及設置在閘極介電層112A上的閘極電極112B。如第1E圖所示，閘極介電層112A可環繞各半導體層122，因此將半導體層122彼此電性隔離以及將半導體層122與導電性的閘極電極112B電性隔離，以避免finFETs 102A-102B在運作中的閘極結構112以及半導體層122之間短路。
參考第1C圖，各閘極介電層112A可包含一介面層(IL)109以及負電容高k(NC HK)層111。在一些實施例中，介面層109可包含氧化矽(silicon oxide)且具有厚度109t，厚度109t的範圍從大約0.5奈米至大約1.0奈米。在一些實施例中，負電容高K層111可包含與負電容層107相同或不同的負電容介電材料。在一些實施例中，負電容高K層111可包含穩定的斜方相位負電容介電材料，斜方相位負電容介電材料受氧化鉿(HfO2 )以及金屬(例如鋁(aluminum；Al)、釓(gadolinium；Gd)、矽(silicon；Si)、釔(yttrium；Y)、鋯(zirconium；Zr)、以及/或前述的組合)所摻雜或熱退火以形成。雖然負電容高K層111的負電容介電材料可包含與高k介電材料的原子元素相同，但負電容高K層111可具有與高k介電材料不同的特性。例如，負電容高K層111的負電容介電材料相較於相應的具有相同類型的原子元素的高k介電材料的電阻率更低。在一些實施例中，負電容高K層111可具有厚度111t，厚度111t的範圍從大約1.5奈米至3.0奈米。
在一些實施例中，各閘極電極112B可包含閘極阻障層(未圖示)、閘極功函數層130、以及閘極金屬填充層132。如第1E圖所示。各半導體層122可被閘極阻障層之一者以及閘極功函數層130之一者所環繞。依照相鄰半導體層122之間的空間以及閘極結構112的層的厚度，半導體層122可被填充相鄰半導體層122之間的空間的一個或更多閘極電極112B的層所環繞。根據一些實施例，雖然第1E圖展示閘極金屬填充層132局部環繞半導體層122，但閘極金屬填充層132亦可環繞半導體層122以填充相鄰半導體層122之間的空間(未圖示)。
在一些實施例中，閘極阻障層可當作形成後續閘極功函數層130的成核層(nucleation layer)，以及/或可幫助避免金屬(例如鋁(Al))從閘極功函數層130實質擴散至下層(例如閘極介電層112A或氧化層)。在一些實施例中，各閘極功函數層130可包含單一金屬層或堆疊的金屬層。堆疊的金屬層可包含具有互相相等或不相等的功函數值的金屬。在一些實施例中，各閘極金屬填充層132可包含單一金屬層或堆疊的金屬層。堆疊的金屬層可包含互不相同的金屬。雖然finFETs 102A-102B的閘極結構112展示為相似，但finFETs 102A-102B可為具有材料以及/或電性特性(例如，臨界電壓以及功函數值)互不相同的閘極結構。並且，雖然閘極結構112展示為具有水平GAA結構，但其他閘極結構(例如，縱向GAA結構) 皆為本揭露的範圍以及精神之內。
參考第1A圖-第1B圖，根據一些實施例，閘極間隔物114可在閘極結構112的側壁上形成，且可與閘極介電層112A的部分為物理性接觸。閘極間隔物114可包含絕緣材料，如氧化矽(silicon oxide)、氮化矽(silicon nitride)、低k材料、以及前述之組合。閘極間隔物114可包含單一薄層或堆疊的絕緣層。閘極間隔物114可為具有介電常數小於大約3.9(例如，大約3.5、大約3.0、或大約2.8)的低k材料。
參考第1A圖-第1B圖，半導體裝置100可進一步包含層間介電質(interlayer dielectric；ILD)層118。ILD層118可設置在磊晶鰭片區110以及STI區104上。ILD層118可包含用適合可流動的(flowable)介電材料的沉積方法所沉積的介電材料。例如，可流動的氧化矽(silicon oxide)可由可流動的CVD(FCVD)所沉積。在一些實施例中，介電材料為氧化矽(silicon oxide)。
參考第1A圖-第1E圖，半導體裝置100可進一步包含內部間隔物結構127。內部間隔物結構127可設置在半導體層122之間，以及相鄰於磊晶鰭片區110以及負電容高K層111。內部間隔物127可包含介電材料，如碳氧化矽(SiOC)、氮化碳矽(SiCN)、氮碳氧化矽(SiOCN)、氮化矽(SiN)、氧化矽(silicon oxide；SiOx )、氮氧化矽(silicon oxynitride；SiOy N)、以及前述之組合。在一些實施例中，內部間隔物結構127可包含一個薄層或複數個薄層的絕緣材料。在一些實施例中，內部間隔結構127可隔離閘極結構112以及磊晶鰭片區110。在一些實施例中，內部間隔物結構127沿著X軸可具有厚度127t，範圍從大約3奈米至7奈米。在一些實施例中，相鄰於負電容層107的內部間隔物結構具有兩區域，在半導體層122-2以及122-3之間的第一區127A以及負電容層107的負電容介電材料之間的第二區127B。在一些實施例中，內部間隔物127的第二區127B沿著X軸可具有一個寬度，寬度範圍從大約3奈米至大約5奈米，以及沿著Z軸可具有一個高度，高度範圍從大約7奈米至大約11奈米。
參考第1F圖，根據一些實施例，具有負電容層107的半導體裝置100中的電容可包含在閘極結構112以及半導體層122之間的邊緣電容(fringe capacitance)CP1 、在閘極結構112以及源極區(例如，磊晶鰭片區110)之間的平行板電容CP2 、在閘極結構112以及源極接點140之間的邊緣電容CP3 、在磊晶鰭片區110以及半導體層122之間的重疊電容(overlap capacitance)CP4 、以及負電容層107的負電容CNCA 。
第1G圖描繪根據一些實施例具有負電容層107的半導體裝置100的諸多電容的電路圖。在一些實施例中，互補式金氧半導體(CMOS)NS1可代表在環繞著半導體層122-1的閘極結構112與接地之間的電容CP1 、CP2 、CP3 以及CP4 。CMOS NS2-CMOS NCN可代表半導體層122-2、122-3、122-4、以及122-n的相似電容，其中n可代表半導體層122的數量且可為大於1的整數。CNC1 可代表環繞著半導體層122-1的負電容高K層111的電容。CNC1 -CNCN 可代表環繞著半導體層122-2、122-3、122-4、以及122-n的負電容高K層111的相似電容。CNCA 可代表負電容層107的電容。在一些實施例中，電容CNCA 可並聯至電容CNC2 以及電容CNC3 且串聯至CMOS NS2以及CMOS NS3，如第1G圖所示。在一些實施例中，電容CNCA 和電容CNC1 -CNCN 可一起縮減finFETs 102A-102B的能量消耗以及增進裝置效能。
第2A圖以及第2B圖根據一些實施例描繪具有兩負電容層的半導體裝置100的局部剖面圖。在第2A-2B圖與第1A-1E圖具有相同編號的元件已在上面做描述。如第2A圖所示，負電容層107-1以及107-2可包含具有與負電容層107相似的鐵電特性的負電容介電材料。負電容層107-1可設置在半導體層122-1以及122-2之間。負電容層107-2可設置在半導體層122-3以及122-4之間。在一些實施例中，負電容層107-1可包含與負電容層107-2相同的負電容介電材料。負電容層107-1可包含與負電容層107-2不同的負電容介電材料。在一些實施例中，各負電容層107-1以及107-2沿著Z軸可具有縱向尺寸107-1t以及107-2t(例如，厚度)，範圍分別為大約5奈米至大約18奈米。在一些實施例中，半導體裝置100可包含不只兩個負電容層以進一步縮減能量消耗以及增進半導體裝置100的裝置效能。
第2C圖以及第2D圖根據一些實施例相應地描繪具有兩負電容層107-1以及107-2的半導體裝置100的諸多電容，以及諸多電容的電路圖。第2C圖-第2D圖中與第1F-1G圖具有相同編號的元件已在上面做描述。如第2圖所示，CNCA 可代表負電容層107-1的電容，以及CNCB 可代表負電容層107-2的電容。在一些實施例中，電容CNCB 可並聯至電容CNC1 以及CNC2 ，且串聯至CMOS NS3以及CMOS NS4，如第2D圖所示。在一些實施例中，電容CNCA 以及CNCB 和電容CNC1 -CNCN 可一起進一步縮減能量消耗以及增進finFETs102A-102B的裝置效能。
第3圖係根據一些實施例的製造具有負電容層107的半導體裝置100的方法300的流程圖。可以在方法300的諸多操作之間執行額外的製程操作並且可省略以求清晰以及簡便的描述。除此之外，一些操作可同時執行，或者與第3圖所示的順序不同。相應地，額外的操作可在方法300之前、之中、以及/或之後所提供；這些額外的操作可在此簡短地描述。為了描述性的目的，第3圖所描述的操作將參考第4圖-第13圖中所描繪的製作半導體裝置100的範例半導體製程。第4圖-第13圖係根據一些實施例，在諸多製程階段中沿著第1A圖的半導體裝置100的B-B線的局部剖面圖。雖然第4圖-第13圖描繪具有負電容層107的半導體裝置100的製程操作，但方法300亦可施加於具有負電容層107-1以及107-2的半導體裝置100以及其他半導體裝置。第4圖-第13圖中與第1A圖-第1E圖具有相同編號的元件已在上面做描述。
參考第3圖，方法300開始於操作310，形成鰭片結構，鰭片結構包含在基板上的鰭片基底部分以及堆疊的鰭片部分。堆疊的鰭片部分包含在鰭片基底部分上的第一組半導體層、在第一組半導體層上的第二組半導體層、以及在第一組以及第二組半導體層之間的犧牲半導體層。例如，如第1A、1B、以及4圖所示，具有鰭片基底部分108A以及堆疊的鰭片部分108B1 與108B2 的鰭片結構108可在基板106上形成。堆疊的鰭片部分108B1 * 以及108B2 * 可包含第一組半導體層122-1、122-2、與420-1，第二組半導體層122-3、122-4、與420-2，以及在第一組半導體層與第二組半導體層之間的犧牲半導體層407。
在堆疊的鰭片部分108B1 * 以及108B2 * 中的各半導體層可磊晶成長在下層上，接著縱向蝕刻以形成開口434。在一些實施例中，可在隨後的操作中，在開口434中形成S/D區。在一些實施例中，犧牲半導體層407以及半導體層122、420-1、與420-2的縱向蝕刻可包含偏蝕刻(biased etching)操作。在一些實施例中，偏蝕刻操作可為方向性的，且犧牲半導體層407以及半導體層122、420-1與420-2可實質上不具有側向蝕刻。
堆疊的鰭片部分108B1 * 以及108B2 * 可包含彼此相互不同的半導體材料。在一些實施例中，半導體層420-1以及420-2(統稱“半導體層420”)與半導體層122可包含相似於或不同於基板106的半導體材料。在一些實施例中，半導體層420以及122可包含相互不同的氧化速率以及/或蝕刻選擇性的半導體材料。在一些實施例中，半導體層420可包含矽鍺(silicon germanium；SiGe)，鍺(Ge)從大約5原子百分比至大約20原子百分比，而剩餘的原子百分比為矽(Si)。在一些實施例中，半導體層122可包含不具有任何實質鍺(Ge)含量的矽(Si)。半導體層420沿著Z軸可具有縱向尺寸420t(例如，寬度)，範圍從大約5奈米至大約10奈米。縱向尺寸420t以及122t可為相等或相互不同。雖然堆疊的鰭片部分108B1 * 與108B2 * 的四個半導體層122以及兩個半導體層420在第4圖展示，但半導體裝置100可具有任何數量的半導體層420以及122。
在一些實施例中，犧牲半導體層407可包含相似於或不同於半導體層420以及122的半導體材料。在一些實施例中，犧牲半導體層407可包含矽鍺(SiGe)，且鍺(Ge)的範圍從大約20園子百分子至大約40原子百分比，剩餘的原子百分比為矽(Si)。在一些實施例中，犧牲半導體層407可包含具有高於半導體層420的鍺(Ge)濃度以達到較高的蝕刻速率，且犧牲半導體層407以及半導體層420之間的鍺(Ge)濃度差距範圍可從大約10原子百分比至大約15原子百分比。若是差距小於大約10原子百分比，犧牲半導體層407可能不具有高於半導體層420的蝕刻速率，且犧牲半導體層407可能不被負電容層107所取代。若是差距大於大約15原子百分比，犧牲半導體層407、半導體層420、以及半導體層122在各層之間可具有更多磊晶缺陷以及應力。犧牲半導體層407沿著Z軸可具有厚度407t，範圍從大約8奈米至大約15奈米。在一些實施例中，厚度407t可大於厚度420t，以達到更高的蝕刻速率，且厚度407t以及420t之間的差距可為大約3納米至12奈米的範圍。在一些實施例中，厚度407t對420t的比值可為大約1.2至大約2的範圍。若是差距小於大約3奈米或是比值小於大約1.2，則犧牲半導體層407可不具有高於半導體層420的蝕刻速率，並且犧牲半導體層407可不被負電容層107所取代。若是差距大於大約12奈米或比值大於大約2，犧牲半導體層407可在隨後的操作的諸多半導體裝置的IC中具有不同凹槽深度，而可在負電容層107中造成接縫(seams)或空洞(voids)。
參考第3圖，在操作320中，選擇性蝕刻犧牲半導體層的第一區。例如，如第5圖所示，犧牲半導體層407以及半導體層420可被側向蝕刻且可選擇性蝕刻犧牲半導體層407多於半導體層420。可蝕刻犧牲半導體層407的第一區以形成側凹槽407r。側向蝕刻可由乾蝕刻製程、濕蝕刻製程、或前述之組合所執行。蝕刻製程可包含複數個蝕刻以及清洗(purging)製程的循環。在各循環當中的蝕刻製程可包含利用氟化氫(hydrogen fluoride；HF)以及基於氟(fluorine)的氣體的混和氣體。各循環的清洗製程可包含利用具有氟化氫(HF)以及氮氣(nitrogen；N2 )的混和氣體。在清洗製程中的氟化氫(HF)可移除副產品以及/或為後續製程清理蝕刻部分的表面。在各循環中清洗製程相較於蝕刻製程可花較長時間。
在一些實施例中，犧牲半導體層407相較於半導體層420可具有較高蝕刻速率。在一些實施例中，犧牲半導體層407的較高的鍺(Ge)濃度與較大的厚度407t可導致相較於半導體層420具有較高的蝕刻速率。在一些實施例中，犧牲半導體層407中的鍺(Ge)的濃度可為半導體層420中的鍺(Ge)的濃度更高至少10原子百分比。在一些實施例中，半導體層420可為側向蝕刻且形成側凹槽420r，側凹槽420r沿著X軸具有水平尺寸412d(例如，深度)，範圍從大約5奈米至大約10奈米。在一些實施例中，在犧牲半導體層407的第一區形成的側凹槽407r可具有沿著X軸的水平尺寸407d(例如，深度)，範圍從大約8奈米至大約20奈米。在一些實施例中，在側向蝕刻之後剩餘犧牲半導體層407的第二區407* 。在一些實施例中，犧牲半導體層407的第二區407* 在側向蝕刻之後，由於製程變異具有彎曲的表面(例如，對應於第二區407* 的凹形)。在一些實施例中，第二區407* 沿著X軸可具有水平尺寸407w(例如，寬度)小於大約15奈米。在一些實施例中，犧牲半導體層407在側向蝕刻可完全移除並且實質上沒有剩餘犧牲半導體層407。
參考第3圖，在操作330中，形成第一負電容(NC)介電結構在犧牲半導體層的第一區上。例如，如第6以及7圖所示，第一負電容介電結構107A可形成在犧牲半導體層407的第一區。在一些實例中，第一負電容介電結構的形成可包含形成第一介面層(interfacial layer；IL)609、沉積第一負電容高K層611、以及側向蝕刻第一負電容高K層611。在一些實施例中，第一介面層609可包含氧化矽(silicon oxide)，氧化矽具有厚度範圍從大約0.5奈米至大約1奈米以及可在化學清理製程中形成。第一介面層609可在第一負電容高K層611的沉積當中幫助其成長。
第一負電容高K層611可包含參考第1A-1E圖的負電容層107所描述的負電容介電材料。第一負電容高K層611可為熱原子層沉積(thermal ALD)的毯式沉積。在一些實施例中，熱原子層沉積可利用兩個前趨物(precursor)，其一為了二氧化鉿(HfO2 )的沉積，另一個為了二氧化鉿(HfO2 )的摻雜。第一負電容高K層611可具有厚度611t，範圍從大約1.5奈米至大約3奈米。
第一負電容高K層611的側向蝕刻可在毯式沉積的第一負電容高K層611上執行以在側凹槽407r* 中形成第一負電容介電結構107A，如第7圖所示。在一些實施例中，形成第一負電容介電結構107A的蝕刻製程可包含利用稀釋的氟化氫(HF)(DHF)進行濕蝕刻。在蝕刻製程之後，可從半導體層122的終端部分移除第一負電容高K層611，且在半導體層122周圍形成介面層109的第一部分109A以及負電容高K層111的第一部分111A。
形成第一負電容介電結構107A之後可接著形成內部間隔物結構127以及磊晶鰭片區110，如第8圖-第10圖所示。形成內部間隔物結構127可包含毯式沉積一內部間隔物層827以及側向蝕刻毯式沉積的內部間隔物層827。在一些實施例中，內部間隔物層827可包含單一薄層或堆疊的介電層，以原子層沉積(ALD)、可流動的化學氣相沈積(FCVD)、或其他合適的方法沉積。內部間隔物層827的側向蝕刻可由利用氟化氫(HF)以及氨氣(NH3 )的混和氣體的乾蝕刻製程所執行。在側向蝕刻製程之後，內部間隔物結構127可在半導體層122之間形成，並且相鄰於第一負電容介電結構107A、介面層109的第一部分109A、以及負電容高K層111的第一部分111A。
形成內部間隔物結構127之後接著可形成磊晶鰭片區110，如第10圖所示。在一些實施例中，磊晶鰭片區110可在開口434的半導體層122的暴露的表面上成長。在一些實施例中，磊晶鰭片區110可包含複數個磊晶鰭片子區。
參考第3圖，在操作340中，移除犧牲半導體層的第二區。例如，如第11圖所示，可移除犧牲半導體層407的第二區407* 以及半導體層420* 以形成相應的開口1107以及1120。在一些實施例中，第二區407* 以及半導體層420* 可由蝕刻製程所移除，且蝕刻製程相似於犧牲半導體層407的第一區的蝕刻製程。在一些實施例中，蝕刻製程可包含利用氟化氫(hydrogen fluoride；HF)以及基於氟(fluorine)的氣體的混和氣體。在蝕刻製程之後，可移除在半導體層122之間的犧牲半導體層407的第二區407* 以及半導體層420* 。
參考第3圖，在操作350中，以第二負電容介電結構填充犧牲半導體層的第二區。第二負電容介電結構相鄰於第一負電容介電結構。例如，如第12圖所示，在移除犧牲半導體層407的第二區407* 之後，第二負電容介電結構107B可填充第二區407* (第11圖的開口1107)。第二負電容介電結構107B可相鄰於第一負電容介電結構107A。在一些實施例中，第二負電容介電結構107B可包含與第一負電容介電結構107A相同的負電容介電材料。在一些實施例中，第二負電容介電結構107B可包含與第一負電容介電結構107A不同的負電容介電材料。第一負電容介電結構107A以及第二負電容介電結構107B可形成負電容層107以取代犧牲半導體層407。負電容層107的負電容以及負電容高K層111可縮減finFETs 102A-102B的寄生電容以及增進裝置效能。負電容層107亦可透過內部電壓增幅機制縮減次臨界擺幅(subthreshold swing；SS)以及縮減finFETs102A-102B的能量消耗。
在一些實施例中，負電容層107沿著Z軸可具有縱向尺寸107t(例如，厚度)，範圍從大約6奈米至大約18奈米以及在斜方相位(orthorhombic phase)。若是縱向尺寸107t小於6奈米，負電容介電材料在經退火後可能不從沉積時的單斜相位(monoclinic phase)轉換至斜方相位(orthorhombic phase)。若是縱向尺寸107t大於18奈米，負電容層107可能具有單斜、四方、以及斜方晶相位的混合，而可縮減負電容層的負電容特性。
在一些實施例中，形成第二負電容介電結構107B可包含形成介面層109的第二部分109B以及形成負電容高K層111的第二部分111B。在一些實施例中，介面層109的第二部分109B可包含氧化矽(silicon oxide)，且厚度範圍從大約0.5奈米至大約1奈米，且可在化學清理製程中形成。在一些實施例中，形成負電容高K層111的第二部分111B可包含參考第1A圖-第1E圖所描述的負電容層107的負電容介電材料的毯式沉積。負電容高K層111的第二部分111B可為熱原子層沉積的毯式沉積，與負電容高K層111的第一部分111A相似。在負電容高K層111的第二部分111B的毯式沉積之後，第二區407* 可填充負電容介電材料以形成第二負電容介電結構107B。
填充第二負電容介電結構107B後可接著形成負電容高K層111上的閘極電極，如第13圖所示。在一些實施例中，閘極功函數層130的功函數金屬層、以及在該功函數金屬層上的閘極金屬填充層132的導電材料層，可在負電容高K層111上形成。在一些實施例中，如第1A圖-第1E以及13圖所示，經半導體層420的移除，閘極功函數層130以及閘極金屬填充層132可環繞於奈米片/奈米線形狀的半導體層122。
第14A圖-第14C圖根據一些實施例描繪具有負電容層的堆疊的半導體裝置1400-1、1400-2、以及1400-3(統稱“堆疊的半導體裝置1400”)的等角視圖。如第14A圖-第14C圖所示，finFETs 1402-1A、1402-2A、以及1402-3A(統稱“finFETs 1402A”)可縱向堆疊在finFETs 1402-1B、1402-2B、以及1402-3B(統稱“finFETs 1402B”)之上以縮減裝置面積、縮減能量消耗、以及增進裝置效能。閘極結構1412-1、1412-2、1412-3A、以及1412-3B(統稱“閘極結構1412”)可連接至閘極接點1444-1、1444-2、以及1444-3(統稱“閘極接點1444”)，且可進一步連接至互連(interconnect)結構1446-1、1446-2、以及1446-3(統稱“互連結構1446”)。FinFETs 1402A可連接至S/D接點結構1440-1A、1440-2A、以及1440-3A(統稱“S/D接點結構1440A”)，且可進一步連接至埋藏電源導軌1442-1A、1442-2A、以及1442-3A(統稱“埋藏電源導軌1442A”)，如接地或Vss。FinFETs 1402B可連接至S/D接點結構1440-1B、1440-2B、以及1440-3B(統稱“S/D接點結構1440B”)，且可進一步連接至埋藏電源導軌1442-1B、1442-2B、以及1442-3B(統稱“埋藏電源導軌1442B”)，如電源供應器或Vdd。在一些實施例中，在各半導體裝置1400-1、1400-2、或1400-3的各負電容層可包含參考第1A-1E圖所描述的負電容層107的負電容介電材料。在一些實施例中，半導體裝置1400-1、1400-2、或1400-3的上層以及下層裝置中的負電容層可包含相同的負電容介電材料。在一些實施例中，半導體裝置1400-1、1400-2、或1400-3的上層以及下層裝置中的負電容層可包含不同的負電容介電材料。在一些實施例中，堆疊的半導體裝置1400的各上層以及下層裝置可包含兩個或更多的負電容層。
參考第14A圖，finFET 1402-1A的鰭片結構可堆疊於finFET 1402-1B之上並且沿著平行於finFET 1402-1B的鰭片結構的方向延伸以縮減裝置面積以及提供各鰭片結構的獨立控制。參考第14B圖，finFET 1402-2A的鰭片結構可沿著垂直於finFET 1402-1B的鰭片結構的方向延伸以縮減寄生電容以及增進裝置效能。參考第14C圖，除了鰭片結構相互垂直之外，finFET 1402-3A的閘極結構1412-3A可沿著垂直於finFET 1402-3B的閘極結構1412-3B的方向延伸以提供更進一步緊湊的金屬內連線以縮減寄生阻抗以及電容。在一些實施例中，第14A圖-第14C圖中的各finFETs 1402A以及finFETs 1402B可包含一個或更多負電容層以進一步縮減能量消耗、縮減寄生電容，以及增進裝置效能。
本揭露的諸多實施例提供形成具有一個或更多負電容層107的半導體裝置(例如，半導體裝置100以及堆疊的半導體裝置1400)的製造方法。本揭露的範例方法可形成半導體裝置100，半導體裝置100具有第一組半導體層122-1以及122-2、在第一組半導體層122-1以及122-2上的第二組半導體層122-3以及122-4、以及在第一組半導體層以及第二組半導體層(如第1C圖所示)之間的負電容層107。
在一些實施例中，負電容層107中的負電容介電材料可包含鐵電特性的介電材料、在斜方相位(orthorhombic phase)(例如，在斜方相位的二氧化鉿(hafnium oxide)(HfO2 ))、以及/或被摻雜物，例如鋁(aluminum；Al)、釓(gadolinium；Gd)、矽(silicon；Si)、釔(yttrium；Y)、鋯(zirconium；Zr)、以及前述的組合所摻雜的介電材料(例如二氧化鉿(HfO2 ))。負電容層107透過內部電壓增幅機制可縮減次臨界擺幅(subthreshold swing；SS)以及增加半導體裝置100的開-電流與關-電流(Ion/Ioff)的比值。在半導體裝置100中的SS的縮減可達到更快的裝置運作且伴隨著更低的切換能量，並且可有效地縮小供應電壓以及顯著地降低半導體裝置100的能量消耗。在一些實施例中，半導體裝置100，以及具有負電容層107的堆疊的半導體裝置1400的能量消耗相較於不具有負電容層的GAA finFET裝置的能量消耗可減少大約10%至大約40%。
在一些實施例中，半導體裝置100的半導體層122之間的負電容層107可縮減半導體裝置100的寄生電容。在一些實施例中，負電容層107可設置在半導體層122-2以及122-3之間，並接觸環繞於半導體層122-2以及122-3的閘極介電層112A。在一些實施例中，半導體裝置100在半導體層122之間可包含兩負電容層107-1以及107-2，如第2A圖以及第2B圖所示。在一些實施例中，負電容層107可包含在不同製程操作形成並且相互接觸的第一負電容介電結構107A以及第二負電容介電結構107B，如第4圖-第13圖所示。在一些實施例中，具有第一負電容層的第一鰭片結構可堆疊在具有第二負電容層的第二鰭片結構之上，以進一步縮減寄生電容以及增進堆疊的半導體裝置1400的裝置效能。在一些實施例中，具有一個或更多負電容層的半導體裝置100以及堆疊的半導體裝置1400的裝置效能相較於不具有負電容層的GAA finFET裝置的效能，可增進大約10%至大約40%。
在一些實施例中，一種場效電晶體的製造方法包含形成鰭片結構，鰭片結構包含在基板上的鰭片基底部分以及堆疊的鰭片部分。堆疊的鰭片部分包含在鰭片基底部分上的第一半導體層、在第一半導體層上的第二半導體層、以及在第一半導體層以及第二半導體層之間的犧牲半導體層。場效電晶體的製造方法進一步包含以負電容層取代犧牲半導體層，負電容層包含負電容介電材料；以及在負電容層、第一半導體層、以及第二半導體層周圍形成複數個閘極電極。負電容層包含負電容介電材料。
在一些實施例中，取代犧牲半導體層包含選擇性蝕刻犧牲半導體層的第一區以及在犧牲半導體層的第一區形成第一負電容介電結構。在一些實施例中，形成第一負電容介電結構包含在犧牲半導體層的第一區沉積負電容介電材料的薄層以及蝕刻負電容介電材料的薄層的部分。在一些實施例中，取代犧牲半導體層進一步包含移除犧牲半導體層的第二區以及以第二負電容介電結構填充第二區，其中第二負電容介電結構包含負電容介電材料且相鄰於第一負電容介電結構。在一些實施例中，其中堆疊的鰭片部分進一步包含第三半導體層，第三半導體層在第二半導體層上，以及額外的犧牲半導體層，額外的犧牲半導體層在第二半導體層以及第三半導體層之間，場效電晶體的製造進一步包含以額外的負電容層取代額外的犧牲半導體層，其中額外的負電容層包含額外的負電容介電材料。在一些實施例中，額外的負電容介電材料與負電容介電材料相同。
在一些實施例中，場效電晶體的製造方法進一步包含在鰭片結構上形成額外的鰭片結構、以額外的負電容層取代額外的犧牲半導體層，其中額外的負電容層包含額外的負電容介電材料、以及在額外的負電容層、第三半導體層以及第四半導體層周圍形成額外的複數閘極電極，其中閘極電極沿著第三向延伸且額外的閘極電極沿著第四方向延伸。鰭片結構沿著第一方向延伸、額外的鰭片結構沿著第二方向延伸、以及額外的鰭片結構包含在鰭片結構上的第三半導體層、在第三半導體層上的第四半導體層、以及在第三半導體層以及第四半導體層之間的額外的犧牲半導體層。在一些實施例中，第一方向平行於第二方向，且第三方向平行於第一方向。在一些實施例中，該第一方向垂直於第二方向，且第三方向平行於第一方向。在一些實施例中，第一方向垂直於第二方向，且第三方向垂直於第一方向。
在一些實施例中，一種場效電晶體的製造方法包含形成鰭片結構，鰭片結構具有在基板上的鰭片基底部分以及堆疊的鰭片部分。堆疊的鰭片部分包含在鰭片基底部分上的第一組半導體層、在第一組半導體層上的第二組半導體層、以及在第一半導體層以及第二組半導體層之間的犧牲半導體層。場效電晶體的製造方法進一步包含在犧牲半導體層的第一區形成第一負電容介電結構、形成內部間隔物結構，內部間隔物結構相鄰於第一負電容介電結構的第一側、以及在鰭片結構上形成磊晶源極/汲極區，磊晶源極/汲極區相鄰於內部間隔物結構。第一負電容介電結構包含第一負電容介電材料。場效電晶體的製造方法進一步包含在第一負電容介電結構、第二負電容介電結構、第一組半導體層、以及第二組半導體層周圍形成複數個閘極電極。第二區相鄰於犧牲半導體層的第一區，第二負電容介電結構包含第二負電容介電材料；以及第二負電容介電結構相鄰於第一負電容介電結構的第二側。
在一些實施例中，形成第一負電容介電結構包含選擇性蝕刻犧牲半導體層的第一區、在犧牲半導體層的第一區沉積第一負電容介電材料的薄層、以及蝕刻第一負電容介電材料的薄層的部分。在一些實施例中，填充第二負電容介電結構包含移除犧牲半導體層的第二區、以及以第二負電容介電材料填充第二區。在一些實施例中，第二負電容介電材料與第一負電容介電材料相同。在一些實施例中，堆疊的鰭片部分進一步包含在第二組半導體層上的第三組半導體層、以及在第二組半導體層以及第三組半導體層之間的額外的犧牲半導體層。場效電晶體的製造方法進一步包含以額外的負電容層取代額外的犧牲半導體層，其中額外的負電容層包含額外的負電容介電材料，且額外的介電材料與第一負電容介電材料以及第二負電容介電材料相同或不同。在一些實施例中，犧牲半導體層與額外的犧牲半導體層包含矽鍺(silicon germanium)。
在一些實施例中，一種半導體裝置包含鰭片結構，具有基板上的鰭片基底部分以及堆疊的鰭片部分。堆疊的鰭片部分包含在鰭片基底部分上的第一半導體層以及在第一半導體層上的第二半導體層。半導體裝置進一步包含負電容層，在第一半導體層以及第二半導體層之間。半導體裝置進一步包含第一閘極介電層以及第二閘極介電層，分別環繞第一以及第二半導體層，且接觸負電容層。半導體裝置進一步包含複數個閘極電極，環繞第一半導體層、第二半導體層、以及負電容層。負電容層包含負電容介電材料。
在一些實施例中，半導體裝置進一步包含第三半導體層，在第二半導體層上、以及額外的負電容層，在第二半導體層以及第三半導體層之間，其中額外的負電容層包含額外的負電容介電材料。在一些實施例中，額外的負電容介電材料與負電容介電材料相同。在一些實施例中，半導體裝置進一步包含在鰭片結構上的額外的鰭片結構，其中額外的鰭片結構包含在鰭片結構上的第三半導體層、在第三半導體層上的第四半導體層、以及在第三半導體層以及第四半導體層之間的額外的負電容層。
值得注意的是實施方式的部分，而不是本揭露的摘要的部分，旨在用於解釋請求項。本揭露的摘要的部分可闡述作者在本揭露的一個或更多但並非所有可能的實施例，因此，並不意旨以任何方式限制所附加的請求項。
前述內容概述了幾個實施例的特徵使得本領域技術人員可更容易了解本揭露的各面向。 本領域技術人員應該理解，他們可以容易地將揭露用作設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。 本領域技術人員還應該認知到，等效的構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以進行各種改變，替換和變更。
100:半導體裝置 110:磊晶鰭片區 112:閘極結構 102A、102B:finFETs 108:鰭片結構 108A:鰭片基底部分 108B:鰭片上層部分 106:基板 104:淺溝槽隔離區 114:閘極間隔物 118:層間介電質層 112A:閘極介電層 112B:閘極電極 130:閘極功函數層 132:閘極金屬填充層 C:區域 122、122-1、122-2、122-3、122-4、420-1、420-2:半導體層 122t:縱向尺寸 107:負電容層 107A:第一負電容介電結構 107B:第二負電容介電結構 107-1、107-2 :負電容層 107-1t、107-2t、420t:縱向尺寸/厚度 107w1、107w2:水平尺寸/寬度 108B1、108B2、108B1*、108B2*:堆疊的鰭片部分 127:內部間隔物結構 127t、109t、111t:厚度 109:介面層 109A:介面層109的第一部分 109B:介面層109的第二部分 111:負電容高k層 111A:負電容高K層111的第一部分 111B:負電容高K層111的第二部分 111:負電容高k層 127A:第一區 127B:第二區 140:源極接點 CP1 、CP2 、CP3 、CP4 、CNC1 -CNCN :電容 CMOS NS1、CMOS NS2、CMOS NS3、CMOS NS4、CMOS NSN:互補式金氧半導體 CNCA 、CNCB :(負)電容 300:方法 310、320、330、340、350:操作 407:犧牲半導體層 407*:犧牲半導體層407的第二區 407t:厚度 407w:水平尺寸/寬度 407d:水平尺寸/深度 407r、420r、407r*:側凹槽 420*:半導體層 434、1107、1120:開口 609:第一介面層 611:第一負電容高K層 611t:厚度 827:內部間隔物層 1400-1、1400-2、1400-3:堆疊的半導體裝置 1446-1、1446-2、1446-3:互連結構 1444-1、1444-2、1444-3:閘極接點 1412-1、1412-2、1412-3A、1412-3B:閘極結構 1402-1A、1402-1B、1402-2A、1402-2B、1402-3A、1402-3B:finFET 1440-1A、1440-1B:S/D接點結構 1442-1A、1442-1B、1442-2A、1442-2B、1442-3A、1442-3B:埋藏電源導軌
本揭露的各項層面在以下的實施方式搭配附帶的圖示一同閱讀會有最好的理解。 第1A圖與第1B圖至第1E圖根據本揭露的一些實施例相應地描繪具有負電容(negative capacitance；NC)層的半導體裝置的等角視圖以及局部剖面圖。 第1F圖以及第1G圖根據一些實施例相應地描繪具有負電容層的半導體裝置的諸多電容，以及諸多電容的電路圖。 第2A圖以及第2B圖根據一些實施例相應地描繪具有兩負電容層的半導體裝置的局部剖面圖。 第2C圖以及第2D圖根據一些實施例相應地描繪具有兩負電容層的半導體裝置的諸多電容，以及諸多電容的電路圖。 第3圖係根據一些實施例的製造具有負電容層的半導體裝置的方法的流程圖。 第4圖至第13圖根據一些實施例描繪在製程的諸多階段的具有負電容層的半導體裝置的局部剖面圖。 第14A圖至第14C圖根據一些實施例描繪具有負電容層的堆疊的半導體裝置的等角視圖。 描繪性質的實施例將參考隨附的圖形做描述。在圖形中，相同的參考編號通常指同樣的、功能相似的、以及/或結構相似的元件。
無
300:方法
310、320、330、340、350:操作

Claims (1)

  1. 一種場效電晶體的製造方法，包含： 形成一鰭片結構，該鰭片結構包含在一基板上的一鰭片基底部分以及一堆疊的鰭片部分，其中該堆疊的鰭片部分包含在該鰭片基底部分上的一第一半導體層、在該第一半導體層上的一第二半導體層、以及在該第一半導體層以及該第二半導體層之間的一犧牲半導體層； 以一負電容層取代該犧牲半導體層，其中該負電容層包含一負電容介電材料；以及 在該負電容層、該第一半導體層、以及該第二半導體層周圍形成複數個閘極電極。
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