TW201926430A - 半導體裝置結構的形成方法 - Google Patents

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    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Abstract

提供半導體裝置結構及其形成方法。此方法包含在半導體基底之上形成第一鰭結構、第二鰭結構、及第三鰭結構。此方法包含在第一鰭結構和第二鰭結構的側壁之上形成第一間隔物元件以及部分地移除第一鰭結構和第二鰭結構。此方法包含在第三鰭結構的側壁之上形成第二間隔物元件以及部分地移除第三鰭結構。第二間隔物元件高於第一間隔物元件。此方法包含在第一鰭結構、第二鰭結構、及第三鰭結構之上磊晶成長半導體材料，則在第一鰭結構及第二鰭結構上形成合併半導體元件，且在第三鰭結構上形成隔離半導體元件。

Description

半導體裝置結構的形成方法
本發明實施例是關於半導體裝置結構及其形成方法，特別是有關於具有鰭式場效電晶體(FinFET)的半導體裝置結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業已經歷了快速的成長。積體電路(IC)的材料與設計的技術發展已經創造了積體電路(IC)的多個世代，而各個世代具有相較於前一世代更小且更複雜的電路。
在積體電路(IC)演進的歷程中，功能密度(亦即單位晶片面積的互連裝置數量)普遍地增加，同時縮小幾何尺寸(亦即使用生產製程可產生的最小組件(或線))。此種縮小化製程通常經由增加生產效率和降低相關成本來提供效益。
然而，這樣的發展增加了積體電路(IC)的處理和製造的複雜性。由於部件特徵尺寸(feature size)持續縮減，製程持續地變得更難以進行。因此，以越來越小尺寸形成可靠的半導體裝置成為挑戰。
本發明的一些實施例提供半導體裝置結構的形成 方法，此方法包含在半導體基底之上形成第一鰭結構、第二鰭結構、及第三鰭結構；在第一鰭結構和第二鰭結構的多個側壁之上形成多個第一間隔物元件；在形成第一間隔物元件之後，部分地移除第一鰭結構和第二鰭結構；在第三鰭結構的多個側壁之上形成多個第二間隔物元件，其中各個第二間隔物元件高於各個第一間隔物元件；在形成第二間隔物元件之後，部分地移除第三鰭結構；以及在部分地移除第一鰭結構、第二鰭結構、和第三鰭結構之後，在第一鰭結構、第二鰭結構、及第三鰭結構之上磊晶成長半導體材料，從而在第一鰭結構及第二鰭結構上形成合併半導體元件，且在第三鰭結構上形成隔離半導體元件。
本發明的一些實施例提供半導體裝置結構的形成方法，此方法包含在半導體基底之上形成第一鰭結構、第二鰭結構、及第三鰭結構；在第三鰭結構的側壁之上形成多個間隔物元件；將第三鰭結構凹陷；將第一鰭結構和第二鰭結構凹陷，使得第一鰭結構和第二鰭結構的多個頂表面位在第三鰭結構的頂表面的下方；以及在將第一鰭結構、第二鰭結構、和第三鰭結構凹陷之後，在第一鰭結構、第二鰭結構、及第三鰭結構之上磊晶成長半導體材料，從而在第一鰭結構及第二鰭結構上形成合併半導體元件，且在第三鰭結構上形成隔離半導體元件。
本發明的一些實施例提供半導體裝置結構，此半導體裝置結構包含半導體基底、第一鰭結構、第二鰭結構、第三鰭結構、多個第一間隔物元件、多個第二間隔物元件、 合併半導體元件以及隔離半導體元件。第一鰭結構、第二鰭結構、及第三鰭結構位於半導體基底之上。第一間隔物元件位於第一鰭結構的側壁之上及第二鰭結構的側壁之上。第二間隔物元件位於第三鰭結構的側壁之上，其中各個第二間隔物元件高於各個第一間隔物元件。合併半導體元件位於第一鰭結構及第二鰭結構上。隔離半導體元件位於第三鰭結構上。
10‧‧‧第一區
20‧‧‧第二區
100‧‧‧半導體基底
102A、102A’、102A”、102B、102B’、102B”、102C、102C’、102D、102D’‧‧‧鰭結構
104‧‧‧隔離部件
106‧‧‧閘極介電層
108A、108B‧‧‧閘極電極
110‧‧‧圖案化硬遮罩元件
112‧‧‧間隔物層
114、120、402‧‧‧遮罩元件
116、116’、121、121’‧‧‧間隔物元件
118、124‧‧‧凹陷
126A、126B‧‧‧內部分
128A、128B‧‧‧外部分
129A、129B‧‧‧圍繞部分
130‧‧‧合併半導體元件
132‧‧‧隔離半導體元件
502‧‧‧絕緣層
H1、H2、H3、h1、h2、h3、h4‧‧‧高度
I-I、J-J‧‧‧線
W1、W2‧‧‧寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據一些實施例的半導體裝置結構的俯視示意圖。
第2圖是根據一些實施例，形成半導體裝置結構的製程的一個階段的立體示意圖。
第3A~3J圖是根據一些實施例，形成半導體裝置結構的製程的多個階段的剖面示意圖。
第4A~4E圖是根據一些實施例，形成半導體裝置結構的製程的多個階段的剖面示意圖。
第5圖是根據一些實施例的半導體裝置結構的剖面示意圖。
第6圖是根據一些實施例的半導體裝置結構的剖面示意圖。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在...之下」、「在...下方」、「下方的」、「在...上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
以下敘述本發明的一些實施例。在這些實施例中所述的多個階段之前、之間、及/或之後可提供額外的操作步驟。對於不同的實施例，可以將本文所述的一些階段取代或消除。在半導體裝置結構中可增加額外的部件。對於不同的實施例，可以將本文所述的一些部件取代或消除。雖然在一 些實施例的討論中，一些操作步驟是以特定順序進行，但這些操作步驟可以經由其他有邏輯的順序進行。
本發明的一些實施例可關於具有鰭部的鰭式場效電晶體(FinFET)結構。可以經由任何適合的方法將鰭部圖案化。舉例而言，可以使用一或多個光微影(photolithography)製程將鰭部圖案化，例如包含雙重曝光(double-patterning)或多重曝光(multi-patterning)製程。一般而言，雙重曝光或多重曝光製程與光微影技術和自對準(self-aligned)製程結合，可以使得製造出的圖案具有的節距(pitch)例如是小於在其他情況下採用單一直接的光微影製程所得到的節距。舉例而言，一些實施例中，在基底之上形成犧牲層，並使用光微影製程來圖案化犧牲層。以自對準製程沿圖案化犧牲層的側邊形成間隔物。接著移除犧牲層，存留的間隔物可以接著用來將鰭部圖案化。然而，也可以使用一或多種其他適用的製程形成鰭部。
第1圖是根據一些實施例的半導體裝置結構的俯視示意圖。一些實施例中，半導體裝置結構包含第一區10和第二區20。第二區20可以是包含多個記憶裝置的記憶單元區。一些實施例中，第二區20包含多個靜態隨機存取式記憶(static random-access memory，SRAM)裝置。第一區10可以是包含多個裝置的拾取區(pickup region)。這些裝置可以和第二區20中的記憶裝置電性連通。第一區10和第二區20可各自包含多個鰭式場效電晶體(FinFET)。
第2圖是根據一些實施例，形成半導體裝置結構 的製程的一個階段的立體示意圖。一些實施例中，第2圖呈現第一區10中的一個鰭式場效電晶體(FinFET)和第二區中的一個鰭式場效電晶體(FinFET)。
第3A~3J圖是根據一些實施例，形成半導體裝置結構的製程的多個階段的剖面示意圖。如第3A圖所示，接收或提供半導體基底100。圖式中呈現第一區10和第二區20的一些部分。一些實施例中，如第3A圖所示的第一區10對應於沿第2圖的線I-I的剖面圖，如第3A圖所示的第二區20對應於沿第2圖的線J-J的剖面圖。
一些實施例中，半導體基底100是塊狀半導體基底，例如是半導體晶圓。舉例而言，半導體基底100包含矽或其他元素半導體材料，例如是鍺。半導體基底100可以是未摻雜的或是摻雜的(例如，p-型、n-型或前述之組合)。一些其他實施例中，半導體基底100包含化合物半導體。化合物半導體可包含碳化矽、砷化鎵、砷化銦、磷化銦、一或多種其他適合的化合物半導體、或上述的任意組合。一些實施例中，半導體基底100是絕緣體上覆半導體(semiconductor-on-insulator，SOI)基底的主動層。絕緣體上覆半導體(SOI)基底可以使用氧離子佈植隔離(separation by implantation of oxygen，SIMOX)製程、晶圓接合製程、其他適用的方法、或上述的任意組合所製作。一些其他實施例中，半導體基底100包含多層結構。舉例而言，半導體基底100包含形成在主體矽層上的矽鍺層。
根據一些實施例，如第3A圖和第2圖所示，在半 導體基底100中形成多個凹陷(或溝槽)。如此一來，則將包含鰭結構102A、102B、102C和102D的多個鰭結構形成或界定在凹陷之間。一些實施例中，使用一或多個光微影和蝕刻製程來形成凹陷。一些實施例中，鰭結構102A、102B、102C和102D直接接觸半導體基底100。如第3A圖所示，各個鰭結構102A、102B、102C和102D具有高度H1。高度H1可以是在約50奈米至約60奈米的範圍內。
然而，本發明的實施例具有許多變形及/或修飾的態樣。一些其他實施例中，鰭結構102A、102B、102C和102D並未直接接觸半導體基底100。在半導體基底100與鰭結構102A、102B、102C和102D之間可形成一或多個材料層。舉例而言，可以在其中之間形成介電層。
根據一些實施例，如第3A圖和第2圖所示，在凹陷中形成隔離部件104，以圍繞鰭結構102A、102B、102C和102D的下端部分。隔離部件104是用來界定並電性隔離形成在半導體基底100中及/或之上的多個裝置元件。一些實施例中，隔離部件104包含淺溝槽隔離(shallow trench isolation，STI)部件、矽局部氧化(local oxidation of silicon，LOCOS)部件、其他適合的隔離部件、或上述的任意組合。
一些實施例中，各個隔離部件104具有一個多層結構。一些實施例中，隔離部件104是由介電材料所製成。介電材料可包含氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數材料、一或多個其他適合的材料、或上述的任意組合。一些實施例中， 形成淺溝槽隔離(STI)襯層(未繪示)，以減少半導體基底100與隔離部件104之間的界面處的結晶缺陷。類似地，淺溝槽隔離(STI)襯層亦可用來減少隔離部件104與鰭結構102A、102B、102C和102D之間的界面處的結晶缺陷。
一些實施例中，在半導體基底100之上沉積介電材料層。介電材料層覆蓋鰭結構102A、102B、102C和102D，且填充在鰭結構之間的凹陷中。一些實施例中，使用化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、旋轉塗佈製程(spin-on process)、一或多個其他適用的製程、或上述的任意組合來沉積介電材料層。一些實施例中，使用平坦化製程將介電材料層向下薄化直到暴露出鰭結構102A、102B、102C和102D或用來界定鰭結構的硬遮罩元件。平坦化製程可包含化學機械研磨(chemical mechanical polishing，CMP)製程、研磨(grinding)製程、乾式拋光(dry polishing)製程、蝕刻製程、一或多個其他適用的製程、或上述的任意組合。之後，回蝕介電材料層，而使得在蝕刻製程之後的鰭結構102A、102B、102C和102D從存留的介電材料層的頂表面突出。如此一來，如第3A圖和第2圖所示，介電材料層的存留部分形成隔離部件104。
之後，根據一些實施例，如第2圖所示，在半導體基底100之上形成多個閘極堆疊，以部分地覆蓋鰭結構102A、102B、102C和102D。如第2圖所示，形成了包含閘極 電極108A和108B與閘極介電層106的第一閘極堆疊及第二閘極堆疊。第一閘極堆疊部分地覆蓋鰭結構102A和102B。第二閘極堆疊部分地覆蓋鰭結構102C和102D。
一些實施例中，在隔離部件104以及鰭結構102A、102B、102C和102D之上沉積閘極介電層106和閘極電極層。一些實施例中，閘極介電層106可包含下列或由下列所製成：氧化矽、氮化矽、氮氧化矽、具有高介電常數的介電材料、一或多個其他適合的介電材料、或上述的任意組合。高介電常數材料的範例包含氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉭鉿、氧化鉿鈦、氧化鉿鋯、一或多個其他適合的高介電常數材料、或上述的任意組合。一些實施例中，閘極介電層106是虛設閘極介電層且後續會被移除。虛設閘極介電層106例如是氧化矽層。
一些實施例中，使用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、熱氧化製程、物理氣相沉積(PVD)製程、一或多個其他適用的製程、或上述的任意組合來沉積閘極介電層106。
一些實施例中，閘極電極層是虛設閘極電極層，且包含半導體材料或由半導體材料所製成，半導體材料例如是多晶矽。舉例而言，使用化學氣相沉積(CVD)製程或其他適用的製程來沉積虛設閘極電極層。
之後，根據一些實施例，如第2圖所示，在閘極電極層之上形成圖案化硬遮罩元件110。圖案化硬遮罩元件 110是用來將閘極電極層和閘極介電層106圖案化成為一或多個閘極堆疊。之後，根據一些實施例，如第2圖所示，透過將圖案化硬遮罩元件110作為蝕刻遮罩，蝕刻閘極電極層和閘極介電層106以形成閘極堆疊。
根據一些實施例，如第3B圖所示，在鰭結構102A、102B、102C和102D之上沉積間隔物層112。間隔物層112在隔離部件104之上延伸。間隔物層112亦在鰭結構102A、102B、102C和102D的側壁和頂表面上延伸。一些實施例中，間隔物層112在閘極堆疊的側壁和頂表面上延伸。間隔物層112可由一或多種介電材料製成或包含一或多種介電材料。介電材料的範例包含氮化矽、氮氧化矽、碳化矽、氧化矽、碳氧化矽、一或多個其他適合的介電材料、或上述的任意組合。可使用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、一或多個其他適用的製程、或上述的任意組合來沉積間隔物層112。
根據一些實施例，如第3C圖所示，形成遮罩元件114，以覆蓋位於鰭結構102A和102B之上的間隔物層112的一局部。在將間隔物元件形成在鰭結構102C和102D的側壁上的後續蝕刻製程期間，遮罩元件114用來當作蝕刻遮罩。一些實施例中，遮罩元件114和間隔物層112是由不同的材料所製成。一些實施例中，使用圖案化光阻層來界定遮罩元件114。一些其他實施例中，遮罩元件114包含圖案化光阻層。
一些實施例中，遮罩元件114是覆蓋鰭結構102A和102B的毯覆層(blanket layer)。然而，本發明的實施例可衍 生許多變形及/或修飾的態樣。一些其他實施例中，遮罩元件114是覆蓋鰭結構102A和102B的側壁和頂表面的共形(conformal)層。
之後，根據一些實施例，如第3C圖所示，部分地移除未被遮罩元件114覆蓋的間隔物層112。如此一來，間隔物層112的一些存留部分在鰭結構102C和102D的側壁之上形成間隔物元件116。間隔物層112的一些其他存留部分可在未被遮罩元件114覆蓋的閘極堆疊側壁之上形成閘極間隔物元件。舉例而言，閘極間隔物元件形成在閘極電極108B的側壁上。一些實施例中，使用蝕刻製程以部分地移除間隔物層112，而形成間隔物元件116。此蝕刻製程可以是非等向性(anisotropic)蝕刻製程。
一些實施例中，用來形成間隔物元件116的蝕刻製程是電漿乾式蝕刻(plasma-involved dry etching)製程。可以使用氣體的混合物產生電漿。氣體的混合物可包含CH4、HBr、O2、一或多個其他適合的氣體、或上述的任意組合。
根據一些實施例，如第3D圖所示，部分地移除鰭結構102C和102D。如此一來，形成了凹陷的(或薄化的)鰭結構102C’和102D’。一些實施例中，使用蝕刻製程以部分地移除鰭結構102C和102D。一些實施例中，用來部分地移除鰭結構102C和102D的蝕刻製程是電漿乾式蝕刻製程。可以使用氣體的混合物產生電漿。氣體的混合物可包含HBr、O2、一或多個其他適合的氣體、或上述的任意組合。
用在蝕刻製程中的蝕刻劑亦可部分地或微量地移 除間隔物元件116。因此，根據一些實施例，如第3D圖所示，形成了比間隔物元件116較為降低的間隔物元件116’。一些實施例中，在鰭結構102C’和102D’上形成被間隔物元件116’圍繞的凹陷118。
根據一些實施例，如第3E圖所示，移除遮罩元件114，並形成遮罩元件120以覆蓋間隔物元件116’和鰭結構102C’和102D’。如第3E圖所示，覆蓋鰭結構102A和102B的間隔物層112的一部份並未被遮罩元件120覆蓋而暴露出來。遮罩元件120的材料和形成方法可以與遮罩元件114的材料和形成方法相同或類似。
根據一些實施例，如第3F圖所示，部分地移除未被遮罩元件120覆蓋的間隔物層112。如此一來，間隔物層112的一些存留部分在鰭結構102A和102B的側壁之上形成間隔物元件121。一些實施例中，各個間隔物元件121比各個間隔物元件116’短。間隔物層112的一些其他存留部分可在未被遮罩元件120覆蓋的閘極堆疊的側壁之上形成間隔物元件。舉例而言，間隔物元件形成在第2圖中的閘極108A的側壁上。一些實施例中，使用蝕刻製程以部分地移除間隔物層112而形成間隔物元件121。此蝕刻製程可以是非等向性(anisotropic)蝕刻製程。
一些實施例中，用於形成間隔物元件121的蝕刻製程與如第3C圖所述用於形成間隔物元件116的蝕刻製程可以是相同的或類似的。一些實施例中，用於形成間隔物元件121的蝕刻時間比用於形成間隔物元件116的蝕刻時間更長。如此 一來，如第3F圖所示，各個間隔物元件121比各個間隔物元件116或116’更短。用於形成間隔物元件121的蝕刻時間是在約30秒至約60秒的範圍內。用於形成間隔物元件116的蝕刻時間是在約20秒至約40秒的範圍內。
根據一些實施例，如第3G圖所示，部分地移除鰭結構102A和102B。如此一來，則形成凹陷的(或薄化的)鰭結構102A’和102B’。一些實施例中，使用蝕刻製程以部分地移除鰭結構102A和102B。用在蝕刻製程中的蝕刻劑亦可部分地或微量地移除間隔物元件121。因此，根據一些實施例，如第3G圖所示，形成了比間隔物元件121較為降低的間隔物元件121’。一些實施例中，在鰭結構102A’和102B’上形成被間隔物元件121’圍繞的凹陷124。
一些實施例中，用於部分地移除鰭結構102A和102B的蝕刻製程與如第3C~3D圖所述用於部分地移除鰭結構102C和102D的蝕刻製程可以是相同的或類似的。一些實施例中，用於部分地移除鰭結構102A和102B的蝕刻時間比用於部分地移除鰭結構102C和102D的蝕刻時間更長。如此一來，如第3G圖所示，各個鰭結構102A’和102B’比各個鰭結構102C’和102D’更短。用於形成(凹陷的)鰭結構102A’和102B’的蝕刻時間是在約30秒至約60秒的範圍內。用於形成(凹陷的)鰭結構102C’和102D’的蝕刻時間是在約20秒至約50秒的範圍內。
本發明的實施例可衍生許多變形及/或修飾的態樣。一些其他實施例中，在形成鰭結構102A’和102B’的期間或之後，間隔物元件121被完全移除。在這些情況下，則未形 成間隔物元件121’。
根據一些實施例，如第3H圖所示，移除遮罩元件120。如此一來，則暴露出鰭結構102A’、102B’、102C’和102D’以及間隔物元件121’和116’。一些實施例中，各個鰭結構102C’和102D’高於各個鰭結構102A’和102B’。如第3H圖所示，鰭結構102C’或102D’的頂表面高於鰭結構102A’和102B’的頂表面。
一些實施例中，如第3H圖所示，鰭結構102A’和102B’的頂表面低於隔離部件104的頂表面一個高度h1。高度h1可以是在約1奈米至約10奈米的範圍內。一些實施例中，鰭結構102C’和102D’的頂表面高於隔離部件104的頂表面一個高度h2。高度h2可以是在約5奈米至約15奈米的範圍內。
一些實施例中，各個間隔物元件116’高於各個間隔物元件121’。一些實施例中，如第3H圖所示，一個或各個間隔物元件121’具有高度h3，一個或各個間隔物元件116’具有高度h4。高度h3可以是在約2奈米至約15奈米的範圍內。一些實施例中，間隔物元件121’被完全移除。在這些情況下，則高度h3是0。高度h4可以是在約10奈米至約30奈米的範圍內。一些實施例中，高度h3與高度h4的高度比值(h3/h4)是在約0至約0.5的範圍內。在一些情況下，如果高度比值(h3/h4)大於約0.5，則高度h3可能會太高，這可能會對於後續的合併半導體結構的磊晶成長有負面的影響。
根據一些實施例，如第3I圖所示，在鰭結構102A’、102B’、102C’和102D’之上磊晶成長一或多個半導體 材料。如此一來，在鰭結構102A’和102B’上形成合併半導體元件130。合併半導體元件130具有連接至鰭結構102A’的第一部份和連接至鰭結構102B’的第二部份。在鰭結構102C’和102D’上分別形成隔離半導體元件132。合併半導體元件130可作為電晶體的源極/汲極結構。彼此之間分隔開來並相隔一個距離的隔離半導體元件132可作為不同電晶體的源極/汲極結構。一些實施例中，合併半導體元件130與隔離半導體元件132是同時形成。
一些實施例中，如第3I圖所示，合併半導體元件130比起各個隔離半導體元件132較寬也較高。如第3I圖所示，合併半導體元件130具有寬度W1，各個隔離半導體元件132具有寬度W2。寬度W1大於寬度W2。因而合併半導體元件130比隔離半導體元件132具有更大的面積。因此，可以降低合併半導體元件130與形成於其上的導電接觸件之間的電阻。明顯地改進半導體裝置結構的電性特性。
如第3I圖所示，合併半導體元件130具有高度H2，且各個隔離半導體元件132具有高度H3。一些實施例中，高度H2大於高度H3。一些實施例中，如第3A圖所示，各個鰭結構102A、102B、102C和102D原本具有高度H1。一些實施例中，高度H2大於高度H1。一些實施例中，高度H3小於高度H1。一些其他實施例中，高度H3實質上等於高度H1。
合併半導體元件130的高度H2是在約55奈米至約70奈米的範圍內。隔離半導體元件132的高度H3是在約40奈米至約60奈米的範圍內。一些實施例中，高度H3相對於高度H2 的高度比值(H3/H2)是在約0.7至約0.9的範圍內。在一些情況下，如果高度比值(H3/H2)小於約0.7，則合併半導體元件130與隔離半導體元件132之間的高度差可能會太大。這可能會對後續形成導電接觸件有負面的影響。在一些其他情況下，如果高度比值(H3/H2)大於約0.9，則隔離半導體元件132可能會接觸到相鄰的隔離半導體元件132，而形成一個合併半導體元件。如此一來，在第二區20的裝置可能無法提供預期的功能。
一些實施例中，合併半導體元件130和隔離半導體元件132的成長是同時進行的。一些其他實施例中，合併半導體元件130和隔離半導體元件132的成長是在不同的製程中分開進行的。
一些實施例中，因為各個間隔物元件121’具有較小高度，而間隔物元件116’具有較大高度，半導體材料在鰭結構102A’和102B’上的磊晶成長比起半導體材料在鰭結構102C’和102D’上且被間隔物元件116’圍繞的磊晶成長較不受侷限。因此，在鰭結構102A’和102B’上磊晶成長的半導體材料可以觸及彼此而共同形成合併半導體元件130。由於和間隔物元件121’相比，間隔物元件116’具有較大高度，在鰭結構102C’和102D’上磊晶成長的半導體材料受到侷限。因此，在鰭結構102C’和102D’上磊晶成長的半導體材料不會觸及彼此。如此一來，則避免鰭結構102C’和102D’上的隔離半導體元件132觸及彼此。一些實施例中，基於一些設計上的原因，隔離半導體元件132是設計成彼此分隔開來的。
一些實施例中，合併半導體元件130和隔離半導體元件132是由p-型半導體材料所製成。舉例而言，合併半導體元件130和隔離半導體元件132可包含磊晶成長的矽鍺。一些其他實施例中，合併半導體元件130和隔離半導體元件132是由n-型半導體材料所製成。合併半導體元件130和隔離半導體元件132可包含磊晶成長的矽、磊晶成長的碳化矽(SiC)、磊晶成長的磷化矽(SiP)、或其他適合的磊晶成長的半導體材料。
一些實施例中，合併半導體元件130和隔離半導體元件132是使用選擇性磊晶成長(selective epitaxy growth，SEG)、化學氣相沉積(CVD)製程(例如，氣相磊晶(vapor-phase epitaxy，VPE)製程、低壓化學氣相沉積(CVD)製程、及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)製程)、分子束磊晶製程、一或多個其他適用的製程、或上述的任意組合所形成。合併半導體元件130和隔離半導體元件132的形成製程可使用氣體或液體前驅物。
一些實施例中，在相同的製程腔室中成長合併半導體元件130和隔離半導體元件132。可以使用原位(in-situ)磊晶成長製程來形成合併半導體元件130和隔離半導體元件132。
本發明的實施例具有許多變形及/或修飾的態樣。一些其他實施例中，在不同的製程腔室中分別成長合併半導體元件130和隔離半導體元件132。
一些實施例中，合併半導體元件130和隔離半導 體元件132包含摻雜物。舉例而言，合併半導體元件130和隔離半導體元件132是p-型摻雜，且摻雜物包含硼、鎵、或上述的組合。一些實施例中，進行多個佈植製程以摻雜合併半導體元件130和隔離半導體元件132。一些實施例中，在成長合併半導體元件130和隔離半導體元件132的期間，並未摻雜合併半導體元件130和隔離半導體元件132。在磊晶成長之後，在後續的製程中摻雜合併半導體元件130和隔離半導體元件132。
一些實施例中，使用離子佈植製程、電漿浸入離子佈植製程、氣體源及/或固體源擴散製程、一或多個其他適用的製程、或上述的任意組合來完成摻雜。一些實施例中，將合併半導體元件130和隔離半導體元件132進一步暴露在一或多個退火(annealing)製程中以活化摻雜物。舉例而言，使用快速熱退火(rapid thermal annealing)製程。
一些實施例中，在成長合併半導體元件130和隔離半導體元件132期間，原位(in-situ)摻雜合併半導體元件130和隔離半導體元件132。一些實施例中，將第一含半導體氣體導入至製程腔室中，以磊晶成長合併半導體元件130的內部分126A以及隔離半導體元件132的內部分126B。之後，將第二含半導體氣體導入至相同的製程腔室中，以磊晶成長合併半導體元件130的外部分128A以及隔離半導體元件132的外部分128B。如第3I圖所示，外部分128A圍繞內部分126A，且外部分128B圍繞外部分126B。
一些實施例中，第一含半導體氣體和第二含半導 體氣體各自包含矽和鍺。一些實施例中，第一含半導體氣體和第二含半導體氣體的其中一者或兩者包含摻雜物。一些實施例中，第二含半導體氣體和第一含半導體氣體具有不同的摻雜濃度。一些實施例中，和第一含半導體氣體相比，第二含半導體氣體具有較高的摻雜濃度。
一些實施例中，各個隔離半導體元件132的外部分128B比內部分126B具有較高的摻雜濃度。一些實施例中，合併半導體元件130的外部分128A比內部分126A具有較高的摻雜濃度。一些實施例中，內部分126A和內部分126B具有相同的摻雜濃度。一些實施例中，外部分128A和外部分128B具有相同的摻雜濃度。內部分126A及/或內部分126B具有的摻雜濃度是在約1020原子/立方公分(atoms/cm3)至約1021atoms/cm3的範圍內。外部分128A及/或外部分128B具有的摻雜濃度是在約1021atoms/cm3至約1022atoms/cm3的範圍內。
一些實施例中，在成長合併半導體元件130的期間，在相鄰半導體鰭部上成長的半導體材料觸及彼此並形成使半導體材料以較高速率持續成長的一個平面，此成長速率高於半導體材料在隔離半導體元件132的內部分126B上的成長速率。如此一來，合併半導體元件130的外部分128A大於隔離半導體元件132的外部分128B。合併半導體元件130的外部分相對於內部分的體積比值大於隔離半導體元件132的外部分相對於內部分的體積比值。外部分128A佔合併半導體元件130的第一分率。外部分128B佔隔離半導體元件132的第二分率。一些實施例中，第一分率大於第二分率。一些實施例中，合併 半導體元件130的外部分128A大於各個內部分126A。一些實施例中，隔離半導體元件132的外部分128B小於內部分126B。如上所述，外部分比內部分具有更高的摻雜濃度。因此，相較於隔離半導體元件132，具有較大外部分的合併半導體元件130可具有較高的導電性。
根據一些實施例，如第3J圖所示，形成合併半導體元件130的圍繞部分129A以及隔離半導體元件132的圍繞部分129B。一些實施例中，圍繞部分129A和129B分別圍繞外部分128A和128B。一些實施例中，和外部分128A相比，圍繞部分129A具有較小摻雜濃度。一些實施例中，和外部分128B相比，圍繞部分129B具有較小摻雜濃度。一些實施例中，圍繞部分129A和129B是同時形成。一些實施例中，圍繞部分129A和129B是在形成外部分128A和128B的相同製程腔室中原位(in-situ)形成。
一些實施例中，如第3A~3J圖所示，使用包含遮罩元件114和120的兩個遮罩元件來形成間隔物元件121’和116’。然而，本發明的實施例具有許多變形及/或修飾的態樣。一些其他實施例中，僅使用一個遮罩元件來形成具有不同高度的間隔物元件。
第4A~4E圖是根據一些實施例，形成半導體裝置結構的製程的多個階段的剖面示意圖。根據一些實施例，如第4A圖所示，形成或接收相同或類似於如第3B圖所示的結構。
之後，根據一些實施例，如第4B圖所示，進行相 同或類似於第3C~3D圖所示的蝕刻製程，但並不形成遮罩元件114。如此一來，則形成間隔物元件116’，且部分地移除鰭結構以形成如第4B圖所示的鰭結構102A”、102B”、102C’和102D’。間隔物元件116’沿鰭結構102A”、102B”、102C’和102D’的側壁延伸。
之後，根據一些實施例，如第4B圖所示，形成遮罩元件402，以覆蓋鰭結構102C’和102D’以及圍繞鰭結構102C’和102D’的間隔物元件116’。如第4B圖所示，未被遮罩元件402所覆蓋的鰭結構102A”和102B”以及圍繞鰭結構102A”和102B”的間隔物元件116’則暴露出來。遮罩元件402的材料和形成方法和如第3D圖所示的遮罩元件114的材料和形成方法可以是相同或類似的。
根據一些實施例，如第4C圖所示，部分地移除未被遮罩元件402覆蓋的間隔物元件116’。如此一來，在鰭結構102A”和102B”的側壁之上形成了比間隔物元件116’短的間隔物元件121。一些實施例中，各個間隔物元件121比各個間隔物元件116’短。一些實施例中，使用蝕刻製程以部分地移除未被遮罩元件402覆蓋的間隔物層116’而形成間隔物元件121。此蝕刻製程可以是非等向性(anisotropic)蝕刻製程。
根據一些實施例，如第4D圖所示，部分地移除鰭結構102A”和102B”。如此一來，則形成凹陷的(或薄化的)鰭結構102A’和102B’。一些實施例中，使用蝕刻製程以部分地移除鰭結構102A”和102B”。用在蝕刻製程中的蝕刻劑亦可部分地或微量地移除間隔物元件121。因此，根據一些實施 例，如第4D圖所示，形成了比間隔物元件121較為降低的間隔物元件121’。一些實施例中，在鰭結構102A’和102B’上形成被間隔物元件121’圍繞的凹陷124。
本發明的實施例可衍生許多變形及/或修飾的態樣。一些其他實施例中，在形成鰭結構102A’和102B’的期間或之後，間隔物元件121被完全移除。在這些情況下，則未形成間隔物元件121’。
根據一些實施例，如第4E圖所示，移除遮罩元件402。如此一來，則暴露出鰭結構102A’、102B’、102C’和102D’以及間隔物元件121’和116’。一些實施例中，各個鰭結構102C’和102D’高於各個鰭結構102A’和102B’。如第4E圖所示，鰭結構102C’或102D’的頂表面高於鰭結構102A’和102B’的頂表面。一些實施例中，各個間隔物元件116’高於各個間隔物元件121’。
根據一些實施例，如第4E圖所示，在鰭結構102A’、102B’、102C’和102D’之上磊晶成長一或多個半導體材料。類似於如第3I圖所示的實施例，在鰭結構102A’和102B’上形成合併半導體元件130。在鰭結構102C’和102D’上分別形成隔離半導體元件132。合併半導體元件130可作為電晶體的源極/汲極結構。彼此之間分隔開來並相隔一個距離的隔離半導體元件132可作為不同電晶體的源極/汲極結構。之後，根據一些實施例，類似於如第3J圖所示的實施例，如第4E圖所示，形成圍繞部分129A和129B。
本發明的實施例具有許多變形及/或修飾的態樣。 一些其他實施例中，鰭結構102A、102B、102C和102D並未直接接觸半導體基底100。第5圖是根據一些實施例的半導體裝置結構的剖面示意圖。一些實施例中，半導體基底100與鰭結構102A、102B、102C和102D之間經由絕緣層502而分隔開來。絕緣層502可包含下列或由下列所製成：氧化矽、氮化矽、氮氧化矽、碳化矽、一或多個其他適合的材料、或上述的任意組合。在這些情況下，可以經由將原本形成在絕緣層502之上的半導體層圖案化而形成鰭結構102A、102B、102C和102D。
如上所述，一些實施例中，並未形成間隔物元件121’。第6圖是根據一些實施例的半導體裝置結構的剖面示意圖。如第6圖所示，位於鰭結構102A’和102B’的側壁之上的間隔物層112被完全移除。在這些情況下，如第6圖所示，合併半導體元件130可直接接觸並從隔離部件104開始延伸。
本發明的實施例在不同鰭結構的側壁上形成具有不同高度的間隔物元件。因為間隔物元件具有不同高度，後續的半導體材料在多個鰭結構上的磊晶成長可以受到不同程度的侷限。如此一來，則在單一個磊晶成長製程中形成合併半導體元件以及非合併半導體元件。生產的成本與時間明顯獲得改善。
根據一些實施例，提供半導體裝置結構的形成方法。此方法包含在半導體基底之上形成第一鰭結構、第二鰭結構、及第三鰭結構。此方法亦包含在第一鰭結構和第二鰭結構的側壁之上形成第一間隔物元件。此方法更包含在形成 第一間隔物元件之後，部分地移除第一鰭結構和第二鰭結構。並且，此方法包含在第三鰭結構的側壁之上形成第二間隔物元件，且各個第二間隔物元件高於各個第一間隔物元件。此方法包含在形成第二間隔物元件之後，部分地移除第三鰭結構。在部分地移除第一鰭結構、第二鰭結構、和第三鰭結構之後，此方法亦包含在第一鰭結構、第二鰭結構、及第三鰭結構之上磊晶成長半導體材料。如此一來，在第一鰭結構及第二鰭結構上形成合併半導體元件，且在第三鰭結構上形成隔離半導體元件。
在一實施例中，形成第一間隔物元件和第二間隔物元件包含：在第一鰭結構、第二鰭結構、及第三鰭結構之上形成間隔物層；移除間隔物層的第一部分，其中間隔物層的第一存留部分形成第一間隔物元件；以及移除間隔物層的第二部分，其中間隔物層的第二存留部分形成第二間隔物元件。
在一實施例中，形成第一間隔物元件和第二間隔物元件更包含：在移除間隔物層的第二部分之前，形成第一遮罩元件，以覆蓋位於第一鰭結構和第二鰭結構之上的間隔物層的第一局部；在形成第二間隔物元件之後，移除第一遮罩元件；形成第二遮罩元件，以覆蓋第二間隔物元件和第三鰭結構；以及在形成第一間隔物元件之後，移除第二遮罩元件。
在一實施例中，形成第一間隔物元件和第二間隔物元件包含：在第一鰭結構、第二鰭結構、及第三鰭結構之 上形成間隔物層；部分地移除間隔物層，使得間隔物層的第一存留部分形成第二間隔物元件，間隔物層的第二存留部分在第一鰭結構和第二鰭結構的側壁之上形成第三間隔物元件；形成遮罩元件，以覆蓋第二間隔物元件和第三鰭結構；以及在形成遮罩元件之後，部分地移除第三間隔物元件，其中第三間隔物元件的第三存留部分形成第一間隔物元件。
在一實施例中，第二間隔物元件是在第一間隔物元件之前形成。
在一實施例中，磊晶成長半導體材料包含：使用第一含半導體氣體，以磊晶成長合併半導體元件的內部分和隔離半導體元件的內部分；以及使用第二含半導體氣體，以磊晶成長合併半導體元件的外部分和隔離半導體元件的外部分，其中和第一含半導體氣體相比，第二含半導體氣體具有較高的摻雜濃度。
在一實施例中，合併半導體元件的外部分大於隔離半導體元件的外部分。
在一實施例中，合併半導體元件與隔離半導體元件是同時形成。
在一實施例中，此形成方法更包含形成隔離部件，以圍繞第一鰭結構、第二鰭結構、和第三鰭結構的下端部分，其中：在部分地移除第一鰭結構和第二鰭結構之後，第一鰭結構和第二鰭結構的頂表面位在隔離部件的頂表面的下方，以及在部分地移除第三鰭結構之後，第三鰭結構的頂表面位在隔離部件的頂表面的上方。
在一實施例中，此形成方法更包含：在形成第一間隔物元件和第二間隔物元件之前，形成部分地覆蓋第一鰭結構和第二鰭結構的第一閘極堆疊；以及在形成第一間隔物元件和第二間隔物元件之前，形成部分地覆蓋第三鰭結構的第二閘極堆疊。
根據一些實施例，提供半導體裝置結構的形成方法。此方法包含在半導體基底之上形成第一鰭結構、第二鰭結構、及第三鰭結構。此方法亦包含在第三鰭結構的側壁之上形成間隔物元件。此方法更包含將第三鰭結構凹陷，及將第一鰭結構和第二鰭結構凹陷，使得第一鰭結構和第二鰭結構的頂表面位在第三鰭結構的頂表面的下方。並且，此方法包含在將第一鰭結構、第二鰭結構、和第三鰭結構凹陷之後，在第一鰭結構、第二鰭結構、及第三鰭結構之上磊晶成長半導體材料。如此一來，在第一鰭結構及第二鰭結構上形成合併半導體元件，且在第三鰭結構上形成隔離半導體元件。
在一實施例中，形成間隔物元件包含：在第一鰭結構、第二鰭結構、和第三鰭結構之上形成間隔物層；以及移除位於第三鰭結構的側壁上的間隔物層的一部分，使得位於第三鰭結構的側壁之上的間隔物層的存留部分形成間隔物元件。
在一實施例中，此形成方法更包含：形成第一遮罩元件，以覆蓋位於第一鰭結構和第二鰭結構之上的間隔物層的第一局部；在形成間隔物元件之後，移除第一遮罩元 件；形成一第二遮罩元件，以覆蓋間隔物元件和第三鰭結構；在形成第二遮罩元件之後，移除位於第一鰭結構和第二鰭結構的側壁之上的間隔物層的至少一部分；以及移除第二遮罩元件。
在一實施例中，完全移除位於第一鰭結構的側壁和第二鰭結構的側壁之上的間隔物層。
在一實施例中，磊晶成長半導體材料包含：使用第一含半導體氣體，以磊晶成長合併半導體元件的內部分和隔離半導體元件的內部分；以及使用第二含半導體氣體，以磊晶成長合併半導體元件的外部分和隔離半導體元件的外部分，其中和第一含半導體氣體相比，第二含半導體氣體具有較高的摻雜濃度。
根據一些實施例，提供半導體裝置結構。半導體裝置結構包含位於該半導體基底之上的第一鰭結構、第二鰭結構、及第三鰭結構。半導體裝置結構亦包含位於第一鰭結構的側壁之上及第二鰭結構的側壁之上的第一間隔物元件。半導體裝置結構更包含位於第三鰭結構的側壁之上的第二間隔物元件。各個第二間隔物元件高於各個第一間隔物元件。並且，半導體裝置結構包含位於第一鰭結構及第二鰭結構上的合併半導體元件。半導體裝置結構亦包含位於第三鰭結構上的隔離半導體元件。
在一實施例中，合併半導體元件具有第一高度，隔離半導體元件具有第二高度，第二高度與第一高度的比值是在約0.7至約0.9的範圍內。
在一實施例中，第三鰭結構的頂表面高於第一鰭結構的頂表面。
在一實施例中，隔離半導體元件包含位於第三鰭結構上的第一部分及圍繞第一部分的第二部分，和隔離半導體元件的第一部分相比，隔離半導體元件的第二部分具有較高的摻雜濃度，合併半導體元件包含位於第一鰭結構上的第三部分、位於第二鰭結構上的第四部分、及圍繞第三部分和第四部分的第五部分，和合併半導體元件的第三部分或第四部分相比，合併半導體元件的第五部分具有較高的摻雜濃度。
在一實施例中，第五部分佔合併半導體元件的第一分率，第二部分佔隔離半導體元件的第二分率，且第一分率大於第二分率。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (1)

  1. 一種半導體裝置結構的形成方法，包括：在一半導體基底之上形成一第一鰭結構、一第二鰭結構、及一第三鰭結構；在該第一鰭結構和該第二鰭結構的多個側壁之上形成多個第一間隔物元件；在形成該些第一間隔物元件之後，部分地移除該第一鰭結構和該第二鰭結構；在該第三鰭結構的多個側壁之上形成多個第二間隔物元件，其中各個該些第二間隔物元件高於各個該些第一間隔物元件；在形成該些第二間隔物元件之後，部分地移除該第三鰭結構；以及在部分地移除該第一鰭結構、該第二鰭結構、和該第三鰭結構之後，在該第一鰭結構、該第二鰭結構、及該第三鰭結構之上磊晶成長一半導體材料，從而在該第一鰭結構及該第二鰭結構上形成一合併半導體元件，且在該第三鰭結構上形成一隔離半導體元件。
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