CN108431953A - 垂直晶体管制造和器件 - Google Patents

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Abstract

一种制造垂直场效应晶体管的方法，包括在衬底(100)中形成第一凹槽(170)；从第一凹槽(170)的第一底部表面(190)外延生长第一漏极(400)；从形成在衬底(100)中的第二凹槽(175)的第二底部表面(195)外延生长第二漏极(600)；在第一漏极(400)和第二漏极(600)上外延生长沟道材料(700)；在沟道材料(700)中形成沟槽(740)以在第一漏极(400)上形成一个或多个鳍状物沟道(750)以及在第二漏极(600)上形成一个或多个鳍状物沟道(750)，其中在第一漏极(400)上方的沟槽(740)延伸到第一漏极(400)的表面，并且在第二漏极(600)上方的沟槽(740)延伸至第二漏极(600)的表面；在一个或多个鳍状物沟道(750)中的每一个上形成栅极结构(1030)；以及在与第一漏极(400)和第二漏极(500)相关联的每个鳍状物沟道(750)上生长源极(1520，1540)。

Description

垂直晶体管制造和器件
背景
技术领域
本发明涉及形成垂直鳍状物场效应晶体管(finFET)器件的方法和由此制造的电子器件结构，并且更具体地涉及外延地形成垂直finFET的漏极、沟道和源极的方法，使得漏极、沟道和源极具有相同的晶体取向。
背景技术
场效应晶体管(FET)通常具有其中电流从源极流到漏极的源极、沟道和漏极，以及控制通过沟道的电流流动的栅极。场效应晶体管(FET)可以具有各种不同的结构，例如，已经形成的FET，具有在衬底材料本身中形成的源极、沟道和漏极，其中电流水平地流动(即，在衬底的平面)，并且已经形成的FinFET，具有从衬底向外延伸的沟道，但是电流也在水平方向上流动。与具有单个平面栅极的金属氧化物半导体场效应晶体管(MOSFET)相比，用于FinFET的沟道可以是薄矩形硅(Si)的直立板，通常被称为具有在鳍上的栅极的鳍状物。根据源极和漏极的掺杂，可以形成n型场效应晶体管(n-FET)或p型场效应晶体管(p-FET)。
FET的例子可以包括金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅场效应晶体管(IGFET)。两个FET也可以被耦合以形成互补金属氧化物半导体(CMOS)，其中p沟道MOSFET和n沟道MOSFET被串联连接。
随着器件尺寸的不断减小，形成单个元件和电触点变得更加困难。因此需要一种方法来保留传统FET结构的积极方面，同时克服形成较小器件组件所产生的缩放问题。
发明内容
一种制造垂直场效应晶体管的方法包括：在衬底中形成第一凹槽，其中所述第一凹槽具有第一底部表面；从所述第一凹槽的所述第一底部表面外延生长第一漏极；从形成在所述衬底中的第二凹槽的第二底部表面外延生长第二漏极；在所述第一漏极和所述第二漏极上外延生长沟道材料；在所述沟道材料中形成沟槽以在所述第一漏极上形成一个或多个鳍状物沟道以及在所述第二漏极上形成一个或多个鳍状物沟道，其中在所述第一漏极上方的沟槽延伸到所述第一漏极的表面，并且在所述第二漏极上方的沟槽延伸至所述第二漏极的表面；在所述一个或多个鳍状物沟道中的每一个上形成栅极结构；以及在与所述第一漏极和所述第二漏极相关联的每个鳍状物沟道上生长源极。
一种垂直场效应晶体管，包括：衬底中的第一凹槽，其中所述第一凹槽具有第一底部表面。第一漏极从所述第一凹槽的第一底部表面生长，其中第一漏极具有与所述第一底部表面相同的晶体取向。在所述衬底中形成第二凹槽，其中所述第二凹槽具有第二底部表面，并且在形成于所述衬底中的所述第二凹槽的所述第二底部表面上生长第二漏极，其中所述第二漏极具有与所述第二底部表面相同的晶体取向。在所述第一漏极上形成一个或多个鳍状物沟道，其中所述第一漏极上的所述一个或多个鳍状物沟道具有与所述第一底部表面相同的晶体取向，并且在所述第二漏极上形成一个或多个鳍状物沟道，其中所述第二漏极上的所述一个或者多个鳍状物沟道具有与所述第二底部表面相同的晶体取向。在每个所述鳍状物沟道上形成栅极结构，并且在与所述第一漏极和所述第二漏极相关联的所述鳍状物沟道中的每一个上生长源极，其中所述源极具有与所述鳍状物沟道相同的晶体取向。
结合附图，从下面对其示例性实施例的详细描述，这些和其他特征和优点将变得显而易见。
附图的几个视图的简要说明
本公开参考以下附图将在下列优选实施例的描述中提供细节，其中：
图1是根据示例性实施例的用于电子器件结构的衬底的横截面图；
图2是根据示例性实施例的用于电子器件结构的衬底和表面层的横截面图；
图3是根据示例性实施例的用于电子器件结构的衬底和图案化表面层的横截面图；
图4是根据示例性实施例的用于具有电子器件结构的蚀刻凹槽和图案化表面层的衬底的横截面图；
图5是根据示例性实施例的用于具有电子器件结构的具有电介质填充物的凹陷区域的衬底的横截面图；
图6是根据示例性实施例的具有电子器件结构的浅沟槽隔离区域的衬底的横截面图；
图7是根据示例性实施例的具有电子器件结构的暴露的衬底区域的衬底的横截面图；
图8是根据示例性实施例的具有电子器件结构的暴露的衬底区域的衬底的横截面图；
图9是根据示例性实施例的具有电子器件结构的第一漏极区域的衬底的横截面图；
图10是根据示例性实施例的用于具有电子器件结构的硬掩模的衬底的横截面图；
图11是根据示例性实施例的用于具有电子器件结构的部分去除的硬掩模的衬底的横截面图；
图12是根据示例性实施例的具有电子器件结构的暴露的衬底区域的衬底的横截面图；
图13是根据示例性实施例的具有电子器件结构的暴露的衬底区域的衬底的横截面图；
图14是根据一个示例性实施例的具有电子器件结构的第二漏极区域的衬底的横截面图；
图15是根据示例性实施例的具有从电子器件结构去除硬掩模的衬底的横截面图；
图16是根据示例性实施例的具有形成电子器件结构的沟道材料的衬底的横截面图；
图17是根据示例性实施例的具有电子器件结构的鳍状物沟道的衬底的横截面图；
图18是根据示例性实施例的具有形成电子器件结构的低k电介质材料的衬底的横截面图；
图19是根据示例性实施例的具有形成电子器件结构的低k电介质材料的衬底的横截面图；
图20是根据示例性实施例的具有形成电子器件结构的低k电介质材料的衬底的横截面图；
图21是根据示例性实施例的具有电子器件结构的WFM层的衬底的横截面图；
图22是根据示例性实施例的具有电子器件结构的WFM帽的衬底的截面图；
图23是根据示例性实施例的具有形成电子器件结构的栅极材料的衬底的横截面图；
图24是根据示例性实施例的具有形成电子器件结构的降低高度的栅极材料的衬底的横截面图；
图25是根据示例性实施例的具有形成电子器件结构的高度减小的栅极材料的衬底的横截面图和放大的插图；
图26是根据示例性实施例的具有形成电子器件结构的高度减小的栅极材料的衬底的放大的横截面图；
图27是根据示例性实施例的具有形成电子器件结构的高度减小的栅极前体和WFM帽的衬底的放大的横截面图；
图28是根据示例性实施例的具有形成电子器件结构的一次性间隔物的衬底的放大的横截面图；
图29是根据示例性实施例的具有形成电子器件结构的一次性间隔物的衬底的放大的横截面图；
图30是根据示例性实施例的具有形成电子器件结构的一次性间隔物的衬底的放大的横截面图；
图31是根据示例性实施例的具有形成电子器件结构的暴露的鳍状物沟道和栅极结构的衬底的放大的横截面图；
图32是根据示例性实施例的具有形成电子器件结构的栅极结构和低k电介质材料的衬底的放大的横截面图；
图33是根据示例性实施例的用于形成具有电子器件结构的栅极结构和低k电介质材料的衬底的放大的横截面图；
图34是根据示例性实施例的具有电子器件结构的低k电介质隔离物和裸露的鳍状物沟道的衬底的横截面图；
图35是根据示例性实施例的具有电子器件结构的层间电介质的衬底的横截面图；
图36是根据示例性实施例的具有电子器件结构的层间电介质和硬掩模的衬底的横截面图；
图37是根据示例性实施例的具有电子器件结构的层间电介质和部分去除的硬掩模的衬底的横截面图；
图38是根据示例性实施例的具有电子器件结构的层间电介质和源极的衬底的横截面图；
图39是根据示例性实施例的具有电子器件结构的层间电介质和去除的硬掩模的衬底的横截面图；
图40是根据示例性实施例的具有电子器件结构的层间电介质和部分去除的硬掩模的衬底的横截面图；
图41是根据示例性实施例的具有电子器件结构的层间电介质和源极的衬底的横截面图；
图42是根据示例性实施例的具有电子器件结构的层间电介质和去除的硬掩模的衬底的横截面图；
图43是根据示例性实施例的具有电子器件结构的漏极和多个鳍状物沟道的衬底的俯视截面图；
图44是根据示例性实施例的具有电子器件结构的漏极接触件，栅极接触件和源极接触件的衬底的横截面俯视图；
图45是根据示例性实施例的具有电子器件结构的漏极触点、栅极触点和源极触点的鳍状物沟道组件的横截面侧视图；
图46是示出根据示例性实施例的电子器件结构的多个层的鳍状物沟道组件的截面侧视图；
图47是根据说明性实施例形成垂直finFET的示例性方法的框图/流程图；
图48是根据说明性实施例的图47的形成垂直finFET的示例性方法的框图/流程图的继续；
图49是根据说明性实施例的图48的形成垂直finFET的示例性方法的框图/流程图的继续；
图50是根据说明性实施例的图49的形成垂直finFET的示例性方法的框图/流程图的继续；
图51是根据说明性实施例的图50的形成垂直finFET的示例性方法的框图/流程图的继续；
图52是根据说明性实施例的图52的形成垂直finFET的示例性方法的框图/流程图的继续；以及
图53是根据说明性实施例的图52的形成垂直finFET的示例性方法的框图/流程图的继续。
具体实施方式
本公开的原理和实施例涉及一种半导体器件结构，其具有堆叠在衬底上的导电元件以形成垂直于其上形成半导体结构的衬底的表面的导电路径。一个实施例总体上涉及提供用于电接触形成和载流特性的增强几何形状的垂直finFET结构。在一个实施例中，finFET半导体器件具有垂直于衬底表面的平面布置的漏极、鳍状物沟道和源极器件组件，其被称为垂直堆叠。垂直堆叠的finFET可以比具有可比的接触栅间距的水平(即，具有与衬底表面的平面平行布置的漏极、鳍状物沟道和源极器件组件)finFET具有更长的栅极长度(即高度)和更大的电介质间隔器。
在一个或多个实施例中，finFET的源极、漏极和沟道在晶体衬底上外延生长。在多个实施例中，在衬底上直接外延地形成源极或漏极，并且直接在源极或漏极上外延地形成鳍状物沟道，其中衬底、漏极、鳍状物沟道和源极均具有相同的晶体结构和取向。
应该理解，本发明将根据给定的说明性体系结构来描述；然而，在本发明的范围内可以改变其他体系架构、结构、衬底材料和工艺特征和步骤。
还将理解的是，当诸如层、区域或衬底的元件被称为在另一元件“上”或“之上”时，其可以直接在另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件之上”时，不存在中间元件。还将理解的是，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。
本实施例可以包括用于集成电路芯片的设计，该集成电路芯片可以以图形计算机编程语言创建并且存储在计算机存储介质(诸如磁盘、磁带、物理硬盘驱动器或诸如在存储访问网络中的虚拟硬盘驱动器)。如果设计者不制造芯片或用于制造芯片的光刻掩模，则设计者可以通过物理手段(例如通过提供存储设计的存储介质的副本)或电子地(例如通过互联网)直接或间接地向这些实体传输所得设计。然后将所存储的设计转换成用于光刻掩模制造的适当格式(例如，GDSII)，所述光刻掩模制造通常包括正在讨论的要在晶片上形成的所述芯片设计的多个副本。利用光刻掩模来限定待蚀刻或以其他方式处理的晶片(和/或其上的层)的区域。
本文所述的方法可用于集成电路芯片的制造。所得到的集成电路芯片可以由制造者以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯片或以封装形式分发。在后一种情况下，芯片被放置在单芯片封装中(例如塑料载体，引线固定在主板或其它更高级别的载体上)或多芯片封装(例如陶瓷载体，其具有表面互连或埋入式互连)。在任何情况下，然后芯片作为(a)中间产品(例如主板)或(b)最终产品的一部分与其他芯片、分立电路元件和/或其他信号处理设备集成。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
还应该理解的是，材料化合物将根据列举的元素例如SiN、GaAs或SiGe来描述。这些化合物包括化合物内部不同比例的元素，例如，GaAs包括GaxAs1-x，其中x小于或等于1，或者SiGe包括SixGe1-x，其中x小于或等于1等。另外，该化合物中可以包含其他元素，例如AlInGaAs，并且依照本发明原理仍然起作用。具有附加元素的化合物在这里将被称为合金。
说明书中对本原理的“一个实施例”或“实施例”以及其它变型的引用意味着结合该实施例描述的特定特征、结构、特性等包括在本原理的至少一个实施例中。因此，贯穿说明书出现在各个地方的短语“在一个实施例中”或“在实施例中”以及任何其他变化的出现不一定都指的是相同的实施例。
应当理解的是，下列“/”，“和/或”以及“其中的至少一个”的任何使用，例如在“A/B”、“A和/或B”以及”A和B中的至少一个“的情况下，意在包括仅选择第一个列出的选项(A)，或仅选择第二个列出的选项(B)，或者选择两个选项(A和B)。作为另一个例子，在“A、B和/或C”以及“A、B和C中的至少一个”的情况下，这样的措辞旨在包括仅仅选择第一个列出的选项(A)，或者仅选择第二个列出的选项(B)，或仅选择第三个列出的选项(C)，或者仅选择第一个和第二个列出的选项(A和B)，或选择第一和第三列出的选项(A和C)，或仅选择第二和第三列出的选项(B和C)，或选择所有三个选项(A和B和C)。如同本领域和相关领域的普通技术人员所显而易见的，对于列出的许多项目，这可以被扩展。
在一个或多个实施例中，用于构建垂直finFET的前端工艺包括若干处理模块以准备finFET的构建块，其中由每个处理模块形成分离的器件组件。
在多个实施例中，尽管也可以设想其他节点尺寸，器件组件具有<10nm的最小或最窄尺寸。
现在参考附图，其中相同的附图标记表示相同或相似的元件，并且首先参考图1，其是根据一示例性实施例示出的一种电子器件结构的衬底的示意图。该图示出了表明装置结构的x方向和z方向的横截面图。
在多个实施例中，衬底100可以是半导体。衬底可以是结晶的。衬底可以主要(即，掺杂)单一元素，例如硅(Si)或锗(Ge)，或者衬底可以是化合物，例如GaAs、SiC或SiGe。衬底还可以具有多个材料层，例如绝缘体上半导体衬底(SeOI)，绝缘体上硅衬底(SOI)，绝缘体上锗衬底(GeOI)或绝缘体上硅-锗衬底(SGOI)。衬底还可以具有形成衬底的其他层，包括高k氧化物和/或氮化物。在一个或多个实施例中，衬底100可以是硅晶片。在一个实施例中，衬底是单晶硅晶片。
衬底100的暴露表面110可以是与衬底100的本体或主体不同的材料，或者可以是复合材料的富含组分的表面，例如SiGe衬底的富硅或富锗层，GaAs衬底的富镓层或者GaN层的富氮表面，其中暴露的表面可以是两个改变的原子层中的一个。在多个实施例中，衬底可具有渐变浓度，其中例如，衬底表面处的暴露材料主要是具有适于外延生长的预定晶体取向的硅，而体材料可包含其他化学元素，例如，锗。在多个实施例中，表面110处的单晶材料的厚度可以大于约200nm厚，或者大于约300nm厚，或者大于约500nm厚。例如，SOI衬底在绝缘层上方可以具有约300nm厚的单晶硅表面层。
在多个实施例中，掺杂材料具有在十亿分之几到几千分之一的范围内，或者更具体地从约1013cm-3到约1018cm-3的范围内的杂质浓度。相反，SixGe1-x的公式表示比掺杂水平高至少一个数量级的浓度，或者更具体地，0.005≤x≤0.995。
在多个实施例中，衬底可以包括各种异质结构。
可以通过例如清洗、化学机械抛光(CMP)、平坦化、退火、蚀刻/缺陷去除和/或用于随后的处理步骤，包括但不限于限于掩模、蚀刻、沉积、注入和热激活的氧化物去除来制备衬底100的暴露表面110。
图2是根据示例性实施例的用于电子器件结构的衬底和表面层的示意图。该图示出了表明装置结构的x方向和z方向的横截面图。
在多个实施例中，可以在衬底100的暴露表面110上形成层200。层200可以是与衬底100的材料或暴露表面110处的材料不同的材料。层200和衬底100的暴露表面110可以形成界面120，其中层200和暴露表面110接触。在衬底表面110的至少一部分上，层200可以是连续的和均匀的。
层200可以具有厚度，其中厚度可以在大约至大约或者大约至大约或者大约至大约的范围内。
在多个实施例中，可以通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或各种修改中的任何修改来沉积层200，例如等离子体增强化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、电子束物理气相沉积(EB-PVD)和等离子体增强的原子层沉积(PE-ALD)。在一个或多个实施例中，层200通过PECVD或LPCVD沉积。沉积可以是外延工艺，沉积的材料可以是结晶的。在多个实施例中，可以通过一个或多个沉积工艺形成层，其中例如可以通过第一工艺(例如，ALD，PE-ALD等)形成共形层并且可以通过第二工艺(例如，CVD，电沉积，PVD等)形成填充。
图3是根据示例性实施例的用于电子器件结构的衬底和图案化表面层的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在一个或多个实施例中，层200的部分可以由提供用于蚀刻衬底100的掩模的绝缘体材料制成，并且可以例如通过掩模和湿法蚀刻或反应离子蚀刻(RIE)去除，以在衬底100上形成层200的材料的岛220。应该注意的是，并不是所有的掩模、图案化和光刻工艺都如本文所述被示出，因为本领域普通技术人员将认识到掩模和图案化用于形成所识别的层和开口，并且用于执行所识别的选择性蚀刻工艺。层200可以是氮化物，例如氮化硅(SiN)或氮化钛(TiN)以在岛220之间形成具有暴露区域的掩模。在一个或多个实施例中，层200是Si3N4层以提供选择性蚀刻硅。在多个实施例中，层200的部分被去除以形成尺寸在约100nm2至约100,000nm2范围内，或在约1,000nm2至约50,000nm2范围内，或在约5,000nm2至约10,000nm2范围内的岛220。岛220之间的区域230的尺寸可以在约500nm乘以约500nm的范围内，或者在约250nm乘以约250nm的范围内，或者在约100nm乘以约100nm的范围内，或者约60nm乘以约60nm的范围内，其中该面积可以是正方形或矩形。在多个实施例中，岛之间的区域可以具有在约3600nm2至约250,000nm2范围内的表面积，其中该区域可以是矩形的。
图4是根据示例性实施例的用于具有电子器件结构的蚀刻凹槽和图案化表面层的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在一个或一个以上实施例中，衬底100的一部分可经蚀刻以在衬底100内形成凹陷区域150，其中凹陷区域150可用以形成浅沟槽隔离(STI)区。
图5是根据示例性实施例的用于具有电子器件结构的电介质填充物的凹陷区域的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以在衬底100和岛220上沉积电介质材料层300以填充衬底100的凹陷区域150。在多个实施例中，电介质材料层300可以是氧化硅(SiO2)、氮氧化硅(SiON)或氮化硅(SiN)，其中电介质材料层300的化学组成与岛220的化学组成不同。岛220与电介质材料层300的材料的差异可提供选择性蚀刻速率及/或蚀刻停止。在多个实施例中，沉积的电介质材料层300的厚度足以覆帽凹陷区域150和岛状物220，其中凹陷区域上方的电介质材料层300的高度大于衬底和在凹陷区域150的最下表面155之上的岛状物220的高度。电介质材料层300可以共形地沉积在凹陷区域150中。
图6是根据示例性实施例的用于具有电子器件结构的浅沟槽隔离(STI)区域的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
电介质材料层300可以被回蚀刻和/或化学机械抛光以形成平坦表面350。填充有电介质材料层300并且与凹陷区域150的最下表面155毗邻的凹陷区域150、平坦表面350以及衬底100和岛220的侧壁180形成浅沟槽隔离区330。在多个实施例中，电介质材料层300可以是沉积的SiO2层。
岛的厚度可以大于最终厚度，以允许岛220的表面被蚀刻或抛光到最终厚度。STI区域330将岛220分隔开，并且在岛220下方的衬底区域之间提供电绝缘。
图7是根据示例性实施例的电子器件结构的暴露的衬底区域的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在一个或多个实施例中，岛220可通过蚀刻去除以暴露衬底100的下方部分，而其他岛220保留在衬底上。一个或多个岛的选择性蚀刻可以通过湿法蚀刻或反应离子蚀刻来完成。可以在特定岛220上形成掩模，以允许在一个或多个单独的蚀刻步骤中选择性去除一个或多个岛。
图8是根据示例性实施例的具有电子器件结构的暴露的衬底区域的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在多个实施例中，先前去除的岛220下方的衬底100可被蚀刻以降低衬底的高度并增加两个浅沟槽隔离区330之间的第一凹槽170的深度。在第一凹槽170的底部处(即，第一底部表面)的暴露的衬底表面190可以适用于外延生长。暴露的衬底表面190可以被清洁并准备用于漏极材料或源材料的外延生长。虽然实施例被描述为具有在衬底上形成的漏极区域，但是这仅仅是为了描述的目的，并且不应该被解释为限制，因为在衬底上形成的源极区域被认为是在本发明的范围内。
在多个实施例中，衬底表面的最终凹陷深度小于相邻STI区域的深度。浅沟槽隔离区330可以具有在约10nm至约300nm的范围内或在约25nm至约250nm的范围内或在约50nm至约200nm的范围内的深度。
图9是根据示例性实施例的具有电子器件结构的第一漏极区域的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在一个或多个实施例中，在浅沟槽隔离区域330之间的衬底100的表面190上形成第一漏极400。第一漏极400可以通过CVD、PE-CVD、ALD、PE-ALD或其组合在表面190上外延生长，并且具有衬底的晶体取向。
在一个或多个实施例中，第一漏极400可以是硅(Si)、碳化硅(SiC)或硅锗(SixGey)。在多个实施例中，第一漏极400可以用硼、磷或碳掺杂以形成n-FET或p-FET。在一个或多个实施例中，第一漏极400可以是硼掺杂硅锗(SiGe-B)或磷掺杂碳化硅(SiC-P)。在实施例中，使用SiGe形成的n-FET并且使用SiC形成p-FET。在多个实施例中，砷不被用作掺杂剂。
在多个实施例中，第一漏极400可具有在约10nm至约250nm、或约20nm至约150nm、或约50nm至约100nm的范围内的厚度。衬底100与第一漏极400的底表面之间的界面可以在衬底100与STI区域330的底表面之间的界面之上，其中STI区域330可以是与第一漏极400相邻的STI区域。在多个实施例中，掺杂剂可以在漏极的外延生长期间原位添加到第一漏极400，或者通过离子注入技术非原位添加。第一漏极表面的<5nm内的掺杂剂浓度可以基本上是自由的(即，近似为零浓度)，以使得能够在漏极400的暴露表面上进行沟道外延生长。
图10是根据示例性实施例的用于具有电子器件结构的硬掩模的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以在第一漏极400、浅沟槽隔离区域330和岛状物220上方形成硬掩模500。在多个实施例中，硬掩模500可以是氧化物、硼化物、碳化物或氮化物，其中硬掩模500与漏极材料兼容。在多个实施例中，硬掩模是氮化硅。
图11是根据示例性实施例的用于具有电子器件结构的部分去除的硬掩模的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以从一个或多个岛220去除硬掩模500以暴露一个或多个用于去除的岛220，同时保护第一漏极400。通过选择性地掩模和蚀刻可以去除硬掩模500的部分。
图12是根据示例性实施例的具有电子器件结构的暴露的衬底区域的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
岛220可以被去除，其中岛材料可以被湿蚀刻或干蚀刻以暴露下面的衬底100。
图13是根据示例性实施例的具有电子器件结构的暴露的衬底区域的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在多个实施例中，先前去除的岛220下方的衬底100可被蚀刻以减小衬底的高度并增加两个浅沟槽隔离区330之间的第二凹槽175的深度。在蚀刻之后，衬底的高度可以在衬底100和相邻STI区域330之间的界面之上。在第二凹槽175的底部处(即，第二底部表面)的暴露的衬底表面195可以适用于外延生长。暴露的衬底表面195可被清洁并准备用于漏极材料或源材料的外延生长。
图14是根据示例性实施例的具有电子器件结构的第二漏极区域的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在一个或多个实施例中，在浅沟槽隔离区域330之间的衬底100的第二底部表面195上形成第二漏极600。第二漏极600可以通过CVD、PE-CVD、ALD、PE-ALD或其组合在表面190上外延生长，并且具有衬底的晶体取向。
在一个或多个实施例中，第二漏极600可以是硅(Si)、碳化硅(SiC)或硅锗(SixGey)。在多个实施例中，第二漏极600可以用硼、磷或碳掺杂以形成n-FET或p-FET。在一个或多个实施例中，第二漏极600可以是硼掺杂硅锗(SiGe-B)或磷掺杂碳化硅(SiC-P)。在多个实施例中，砷不被用作漏极的掺杂剂。
在多个实施例中，第二漏极600可以由与第一漏极400不同的材料制成和/或与第一漏极400不同的材料掺杂。第二漏极600可以是n型材料并且第一漏极400可以是p型材料，或第二漏极600可以是p型材料并且第一漏极400可以是n型材料。
在多个实施例中，第二漏极600可具有在约10nm至约250nm、或约20nm至约150nm、或约50nm至约100nm的范围内的厚度。衬底100与第二漏极600的底表面之间的界面可以在衬底100与STI区域330的底表面之间的界面之上，其中STI区域330可以是与第二漏极600相邻的STI区域。在多个实施例中，掺杂剂可以在第二漏极的外延生长期间原位添加到第二漏极600，或者通过离子注入技术非原位添加。第二漏极600的表面的<5nm内的掺杂剂浓度可以基本上是自由的(即，近似为零浓度)，以在漏极600的暴露表面上实现外延沟道生长。第一漏极400和第二漏极600可以有相同的高度或不同的高度。STI区域330可将第一漏极400与第二漏极600分隔开，并在漏极400与漏极600之间提供电绝缘。
图15是根据示例性实施例的具有从电子器件结构去除的硬掩模的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以通过蚀刻从第二漏极600和浅沟槽隔离区域330去除硬掩模500。第一漏极400和第二漏极600的暴露表面可以通过清洗和/或热处理准备用于沟道材料的外延生长。
图16是根据示例性实施例的用于形成具有电子器件结构的沟道材料的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在一个或多个实施例中，在至少第一漏极400和第二漏极600上形成沟道材料700。沟道材料700可以外延生长以延伸到STI区域330的顶表面之上，其中过量的沟道材料700可被蚀刻或化学机械抛光以提供平滑的平坦表面710，其中沟道材料700的表面710可适于外延生长。
在一个或多个实施例中，沟道材料700可以是本征Si、SixGey、GaAs和InGaAs。沟道材料可以在第一漏极400和/或第二漏极600的暴露表面上外延生长，其中可以在漏极400和/或漏极600与沟道材料之间形成沟道材料/漏极界面。可以在第一漏极400和第二漏极600上同时生长沟道材料。在多个实施例中，基于第一漏极400和/或第二漏极600的晶体结构和取向，界面720可以具有如改善的载流子迁移率和传输特性的特定的电子特性，例如，由于在沟道材料/漏极界面720处的晶格失配，沉积的SixGey可能会变形。
图17是根据示例性实施例的具有电子器件结构的鳍状物沟道的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
通道材料可以被掩模和/或蚀刻以在多个鳍状物沟道(channel fins)750之间产生槽740，其中鳍状物沟道750可以是具有邻近第一漏极400或第二漏极600的表面的近端的柱并且从第一漏极400或第二漏极600的表面垂直地延伸。可以通过RIE在鳍状物沟道750之间形成沟槽740。因此鳍状物沟道750可以与第一漏极或第二漏极相关联。
在多个实施例中，可蚀刻沟道材料700的单个部分以产生1至25个鳍状物沟道，或1至15个鳍状物沟道，或1至10个鳍状物沟道，2至10个鳍状物沟道或1至5个鳍状物沟道或2至5个鳍状物沟道或2-3个鳍状物沟道。通道材料700的截面的尺寸可以基于将从通道材料的截面形成的鳍状物沟道的预定数量，其中通道材料的截面的尺寸由第一漏极400或第二漏极600的尺寸确定，其取决于岛220的尺寸。在多个实施例中，多个鳍状物沟道750从相同的漏极400或相同的漏极600延伸，使得流过第一漏极400或第二漏极600的电流被分布到其上形成的多个鳍状物沟道750。
在第一漏极400或第二漏极600上形成单个鳍状物沟道的实施例中，沟槽740可在鳍状物沟道750的侧面与STI区域330的侧壁之间形成。在第一漏极400或第二漏极600上形成多个鳍状物沟道750的实施例中，沟槽740可在鳍状物沟道750的面对STI区域330的侧壁的侧部之间形成。
鳍状物沟道750在z方向上的高度可以在约30nm至约400nm的范围内、或者在约50nm至约300nm的范围内、或者在约75nm至约200纳米的范围内。在多个实施例中，鳍状物沟道750在x方向上的宽度可以在约5nm至约30nm、或约10nm至约20nm的范围内。在多个实施例中，鳍状物沟道750的纵横比可以在约3至约40的范围内、或者在约5至约20的范围内、或者在约7至约10的范围内。在多个实施例中，鳍状物沟道750在y方向上的长度可以在约10nm至约2000nm的范围内、或者在约20nm至约1000nm的范围内、或者在约25nm至约500nm的范围内，其中y方向的长度大于x方向的宽度。在非限制性示例中，鳍状物沟道750可以具有5nm的x方向上的宽度，100nm的y方向上的长度以及大约200nm的z方向上的高度。
要形成的鳍状物沟道750的数量和尺寸可以基于电子装置结构的预期电流处理能力。鳍状物沟道的数量和尺寸与岛200的尺寸相关，其中更多或更大的鳍状物沟道750可以形成在更大面积的漏极上。
图18是根据示例性实施例的用于形成具有电子器件结构的低k电介质材料的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在一个或多个实施例中，在鳍状物沟道750上方及沟槽740中形成第一低k电介质材料800以形成隔离鳍状物沟道750的低k间隔物。第一低k电介质材料800可掩埋浅沟槽隔离区330。在多个实施例中，第一低k间隔物材料可以是SiBCN、SiOCN、SiN或其组合物。
图19是根据示例性实施例的用于形成具有电子器件结构的低k电介质材料的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以通过化学机械抛光去除第一低k电介质材料800的一部分，以提供平坦的均匀表面810。第一低k电介质材料800的高度可以被减小到通过化学机械抛光的鳍状物沟道750的高度，以形成平滑的平面表面。
图20是根据示例性实施例的用于形成具有电子器件结构的低k电介质材料的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可对第一低k电介质材料800去除至预定深度，留下暴露于第一低k电介质间隔物820上方的鳍状物沟道750的至少一部分。在多个实施例中，第一低k电介质间隔物820的顶表面与浅沟槽隔离区域330的顶表面共面。第一低k电介质间隔物820可以与每个鳍状物沟道750的至少一部分相邻。
在多个实施例中，在鳍状物沟道750、STI区域330和第一低k电介质间隔物820的暴露部分之上形成功函数金属(WFM)层900，其中功函数金属层900可以被共形地沉积。WFM可以包括多个沉积层。在多个实施例中，WFM层900可以通过ALD或PE-ALD来沉积。
在多个实施例中，WFM层900由至少一个高k氧化物层和至少一个栅极金属层组成，其中高k氧化物可以是HfO2、HfSiO4、HfSiON、La2O3、Ta2O5、ZrO2和/或SrTiO3，或其组合，并且栅极金属可以是TiN、HfN、TaN、TiC、TaC、HfC、WC、TiAlN或其组合，其中WFM层900可以具有多个材料层。
在多个实施例中，栅极金属可以是金属氮化物，其中金属氮化物可以是TiN、HfN、TaN、TiAlN或其组合。在多个实施例中，WFM层间电介质(ILD)是在栅极金属之前形成的高k氧化物。在一个或多个实施例中，高k氧化物层与鳍状物沟道750相邻并与鳍状物沟道750的垂直侧表面形成界面。可在栅极金属层之前形成高k氧化物层，其中高k氧化物层直接位于鳍状物沟道750的至少一部分上。
图21是根据示例性实施例的具有电子器件结构的WFM层的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
功函数金属层900可以被选择性地去除，以在鳍状物沟道750的暴露顶部和侧表面上留下功函金属帽920。可以通过掩模和蚀刻每个高k氧化物和金属氮化物材料去除功函数金属层900。在多个实施例中，功函金属帽920可以具有小于约15nm的厚度，其中WFM帽920的厚度是至少一个高k氧化物层厚度和至少一个金属氮化物层厚度的累加。
图22是根据示例性实施例的具有电子器件结构的WFM帽的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以通过蚀刻或抛光来去除功函数金属帽920的顶部部分以露出鳍状物沟道750的顶部，在鳍状物沟道750的每一侧留下WFM帽920的侧面。在多个实施例中，WFM帽920可以具有在约5nm至约15nm范围内的厚度、或者在约7nm至约10nm范围内的厚度、或者约7nm的厚度。
图23是根据示例性实施例的用于形成具有电子器件结构的栅极材料的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以在鳍状物沟道750和功函数金属帽920的顶部之上形成栅极材料1000，其中栅极材料1000填充在WFM帽920之间以及WFM帽920和STI区域330之间的槽740中。可以将STI区域330和第一低k电介质材料隔离物820埋在栅极材料1000下方。在多个实施例中，栅极材料1000是金属，其中金属可以是钨(W)，氮化钨(WN)，或其组合。在一个或多个实施例中，栅极材料1000是钨(W)。栅极材料1000可以通过CVD或PE-CVD来沉积。
在一个或多个实施例中，栅极材料1000和WFM帽920通过第一低k电介质间隔物820与第一漏极400和/或第二漏极600分离，第一低k电介质间隔物820还可以提供栅极材料1000和WFM帽920的导电层与第一漏极400和/或第二漏极600的隔离。
图24是根据示例性实施例的用于形成具有电子器件结构的降低高度的栅极材料的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以通过化学机械抛光去除栅极材料1000的一部分以提供平坦均匀的表面，其中栅极材料1000的顶表面可以与鳍状物沟道750的顶表面共面。
图25是根据示例性实施例的用于形成具有电子器件结构的降低高度的栅极材料的衬底的示意图和放大的插图。该图示出了说明装置结构的x方向和z方向的横截面图。
可将栅极材料1000去除至预定深度，留下暴露于栅极材料1000上方的至少一部分鳍状物沟道750。留下栅极材料的高度以形成栅极前体1020。在多个实施例中，低k电介质间隔物820的表面上方的栅极前体1020的高度可以在约15nm至约300nm、或约15nm至约100nm、或约15nm至约50nm的范围内。在多个实施例中，在z方向上，栅极前体1020的高度与鳍状物沟道的高度有关，其中在z方向上，栅极前体的高度小于鳍状物沟道750的高度。在多个实施例中，栅极前体1020的高度可以小于或等于WFM帽920的高度，其中WFM帽920的高度可以随后减小到与栅极前体1020的高度大致相等。
图26是根据示例性实施例的用于形成具有电子器件结构的降低高度的栅极材料的衬底的放大的插图。该图示出了说明装置结构的x方向和z方向的横截面图。
用于说明漏极和鳍状物沟道组装的图25的放大插图还在图26中示出。该插图示出从相同的第一漏极400延伸并电耦合到相同的第一漏极400以及具有比栅极前体1020更高高度的WFM帽920的三个鳍状物沟道。WFM帽将栅极前体1020与鳍状物沟道750电分离。WFM帽920和栅极前体1020通过第一低k电介质间隔物820和STI区域330与第一漏极400绝缘。栅极前体1020的钨通过WFM帽920的高k电介质层与鳍状物沟道750绝缘。
图27是根据示例性实施例的用于形成具有电子器件结构的降低高度的栅极前体和WFM帽的衬底的放大的嵌入图。该图示出了说明装置结构的x方向和z方向的横截面图。
在多个实施例中，可以去除栅极前体1020的水平面上方的WFM帽920，以暴露栅极前体1020的顶表面上方的鳍状物沟道750的侧壁，其中WFM帽920可以通过蚀刻去除。在去除在栅极前体1020上方延伸的WFM帽920的部分之后，WFM帽920和栅极前体1020可具有大致相同的高度。在多个实施例中，鳍状物沟道750在WFM帽920和栅极前体1020上方延伸约25nm至约100nm，或在WFM帽920和栅极前体1020上方约35nm至约75nm的范围内延伸。
图28是根据示例性实施例的用于形成具有电子器件结构的一次性间隔物的衬底的放大插图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以在鳍状物沟道750的暴露表面上方形成一次性间隔物材料1100，其中一次性间隔物材料可以是薄保形氧化物或氮化物层(例如，SiO2,SiN)。在多个实施例中，一次性间隔物材料1100可以由ALD或PE-ALD工艺形成。至少在鳍状物沟道750的侧壁上的一次性间隔物材料1100的厚度可足以延伸超过WFM帽920的厚度以限定栅极1030的厚度，其中例如如果WFM帽920在x和y方向上具有厚度约为7nm，则一次性间隔物材料1100的厚度在约9至约12nm的范围内，所以栅极的厚度可以在约2nm至约5nm的范围内。在多个实施例中，一次性间隔帽1120的厚度大于功函数金属帽920的厚度，因此形成在栅极前体1020上水平延伸的悬突。在多个实施例中，沉积的一次性间隔物材料1100的厚度可以比WFM帽920的厚度大2nm至3nm的范围。
图29是根据示例性实施例的用于形成具有电子器件结构的一次性间隔物的衬底的放大插图。该图示出了说明装置结构的x方向和z方向的横截面图。
栅极前体1020表面上的一次性间隔物材料1100可被去除以暴露鳍状物沟道750之间的栅极前体1020的至少一部分，同时在鳍状物沟道750的侧壁上留下一次性间隔物材料。一次性间隔物材料1100从垂直鳍状物沟道750之间的水平表面去除，以在垂直鳍状物沟道750的暴露表面上方形成一次性间隔物帽1120。一次性间隔物帽1120可以是用于随后蚀刻至少一部分栅极前体1020以形成栅极1030的掩模。
图30是根据示例性实施例的用于形成具有电子器件结构的一次性间隔物的衬底的放大插图。该图示出了说明装置结构的x方向和z方向的横截面图。
在一个或多个实施例中，暴露在一次性间隔帽1120之间的栅极前体1020的部分可例如通过RIE去除以形成栅极1030，其中栅极1030可具有约2nm至约5nm、或者约2nm至约3nm的范围内的厚度。可以与功函数金属帽920相邻形成栅极1030，其中栅极1030可以与WFM帽920的栅极金属层形成界面，并且栅极金属层可以是金属氮化物层。栅极前体1020的暴露部分可向下去除至第一低k电介质间隔物820的表面，其中第一低k电介质间隔物820的材料可充当蚀刻停止件。在多个实施例中，栅极1030可在z方向上具有约20nm至约300nm、或约50nm至约200nm，或约75nm至约100nm的高度，其中栅极1030的高度比WFM帽920和鳍状物沟道750的高度小。
图31是根据示例性实施例的用于形成具有电子器件结构的暴露的鳍状物沟道和栅极结构的衬底的放大的嵌入图。该图示出了说明装置结构的x方向和z方向的横截面图。
在多个实施例中，一次性间隔帽1120可被去除以暴露鳍状物沟道750的远端部分，其中可通过蚀刻去除一次性间隔帽1120。栅极1030和WFM帽920形成具有鳍状物沟道750的栅极结构，用于控制通过鳍状物沟道750的电流，其中栅极结构可以在四侧并围绕鳍状物沟道750。在多个实施例中，栅极结构可以具有在约20nm至约300nm、或约50nm至约200nm、或约75nm至约100nm的范围内的高度。
图32是根据示例性实施例的用于形成具有电子器件结构的栅极结构和低k电介质材料的衬底的放大的插图。该图示出了说明装置结构的x方向和z方向的横截面图。
在多个实施例中，可以在鳍状物沟道750的暴露的远端部分之上以及栅极1030之间的空间中形成第二低k电介质材料1200。在多个实施例中，第二低k电介质材料1200可以与邻近第一漏极400和第二漏极600形成的第一低k电介质材料800相同。第二低k电介质材料1200可以是氧化物。在多个实施例中，第二低k电介质材料1200可以共形地沉积。
图33是根据示例性实施例的用于形成具有电子器件结构的栅极结构和低k电介质材料的衬底的放大的插图。该图示出了说明装置结构的x方向和z方向的横截面图。
第二低k电介质材料1200可通过蚀刻或化学机械抛光去除至鳍状物沟道750的顶部的水平，以在鳍状物沟道750之间形成第二低k电介质间隔物1220。第二低-k电介质间隔物1220可以将鳍状物沟道彼此以及其他相邻部件隔开。在多个实施例中，第二低k电介质间隔物1220可以由与第一低k电介质间隔物820相同的材料制成，其中第一低k电介质间隔物820和第二低k电介质间隔物1220可以基本上具有相同的电气特性。
图34是根据示例性实施例的具有电子器件结构的低k电介质间隔物和裸露鳍状物沟道的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
第二低k电介质间隔物1220的高度可以被减小以暴露鳍状物沟道750的远端的一部分。第二低k电介质间隔物1220的高度可以通过蚀刻来减小。
图35是根据示例性实施例的用于具有电子器件结构的层间电介质的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以在鳍状物沟道750的远端之上形成层间电介质(ILD)材料层1300以提供鳍状物沟道750之间的电绝缘。在多个实施例中，层间电介质是SiO2。在多个实施例中，层间电介质不是Si3N4。SiO2可以沉积在第二低k电介质间隔物1220和鳍状物沟道750的远端的暴露部分之上，其中ILD材料层1300可以共形地沉积。可以通过化学机械抛光去除层间电介质(ILD)材料层1300的一部分以提供平坦的、均匀的表面，其中层间电介质(ILD)材料层1300的顶表面可以与鳍状物沟道750的顶部共面。在多个实施例中，ILD材料不同于第二低k电介质间隔物1220的材料。
图36是根据示例性实施例的用于具有电子器件结构的层间电介质和硬掩模的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以在层间电介质材料层1300上形成硬掩模1400。硬掩模可以是氮化钛(TiN)，SiO2,Al2O3，氮化硅(SiN)或其组合。在多个实施例中，硬掩模1400是SiN。
图37是根据示例性实施例的用于具有电子器件结构的层间电介质和部分去除的硬掩模的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以去除硬掩模1400的一部分以暴露鳍状物沟道750和层间电介质材料层1300的顶部，其中硬掩模可以通过掩模和/或蚀刻去除。鳍状物沟道750的暴露的顶部可以被蚀刻以减小鳍状物沟道的高度。在多个实施例中，鳍状物沟道750的顶表面可以与层间电介质材料层1300和第二低k电介质间隔物1220之间的界面近似共面。
图38是根据示例性实施例的具有电子器件结构的层间电介质和源极的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在多个实施例中，可去除鳍状物沟道750的一部分以在层间电介质材料层1300中形成开口1310，其中剩余的层间电介质材料层1300形成开口1310之间的层间电介质间隔物1320。如本领域中已知的那样，可以通过掩模和刻蚀ILD材料层去除层间电介质材料层1300的部分以形成开口1310。
可以在开口1310中形成源材料以形成第一源极1520。在多个实施例中，第一源极1520可以外延生长在鳍状物沟道750的顶表面上，其中第一源极1520可以与下面的鳍状物沟道750具有相同的晶体结构和取向。第一源极可以是Si、SiGe、SiC或SiP，其中第一源极可以掺杂有硼、磷或碳。在多个实施例中，掺杂剂不是砷。源材料的生长可以作为单层或者具有不同掺杂剂水平的多个沉积层来完成。在多个实施例中，第一源极1520与第一漏极400具有相同的掺杂。与第一漏极400相关联的每个鳍状物沟道750上的源极1520与第一底部表面190具有相同的晶体取向，以提供预定的电特性(例如载流子迁移率)。
图39是根据示例性实施例的具有电子器件结构的层间电介质和去除的硬掩模的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
剩余的硬掩模1400可以例如通过选择性蚀刻从ILD材料层1300的表面去除。
图40是根据示例性实施例的具有电子器件结构的层间电介质和部分去除的硬掩模的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在一个或多个实施例中，可以在ILD材料层1300的部分和第一源极1520上方形成新的硬掩模1410，并且去除硬掩模1410的一部分以暴露鳍状物沟道750的先前未暴露的顶表面和层间电介质材料层1300。
可去除鳍状物沟道750的一部分以在层间电介质材料层1300中形成开口1315，其中剩余的层间电介质材料层1300在开口1315之间形成层间电介质间隔物1320。可以蚀刻鳍状物沟道750的暴露的顶部以减小鳍状物沟道的高度。在多个实施例中，鳍状物沟道750的顶表面可以与层间电介质材料层1300和第二低k电介质间隔物1220之间的界面近似共面。
图41是根据示例性实施例的具有电子器件结构的层间电介质和源极的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
可以在开口1310中形成源材料以形成第二源极1540。在多个实施例中，第二源极1540可以在鳍状物沟道750的顶表面上外延生长，其中第二源极1540可以与下面的鳍状物沟道750具有相同的晶体结构和取向。第二源极可以是Si、SiGe、SiC或SiP，其中第二源极可以掺杂有硼、磷或碳。在多个实施例中，掺杂剂不是砷。源材料的生长可以作为单层或者具有不同掺杂剂水平的多个沉积层来完成。在一个或多个实施例中，第二源极1540的材料不同于第一源极1520的材料。在多个实施例中，第二源极1540具有与第二漏极600相同的掺杂。与第二漏极600相关联的在每个鳍状物沟道750的上方的源极1540具有与第二底部表面195相同的晶体取向，以提供预定的电学性质(例如载流子迁移率)。
图42是根据示例性实施例的具有电子器件结构的层间电介质和去除的硬掩模的衬底的示意图。该图示出了说明装置结构的x方向和z方向的横截面图。
在多个实施例中，可以去除硬掩模1410的剩余部分。源极1520，源极1540和层间电介质间隔物1320的暴露表面可以被化学机械抛光。表面可以如本领域已知的那样进行清洁。
在一个或多个实施例中，从第一漏极400、鳍状物沟道750和第一源极1520以及第二漏极600、鳍状物沟道750和第二源极1540形成互补的FET对。在多个实施例中，第一漏极400和第一源极1520形成具有本征鳍状物沟道750的n-finFET，并且第二漏极600和第二源极1540形成具有本征鳍状物沟道750的p-finFET。用于互补的FET对的每个的栅极1030可以电耦合。相应的finFET可以被耦合以形成互补金属氧化物半导体(CMOS)晶体管。
图43是根据示例性实施例的具有电子器件结构的漏极和多个鳍状物沟道的衬底的俯视图，其示出了示出器件结构的x方向和y方向的截面图。
在一个或多个实施例中，在沉积在衬底100上的第一漏极400上外延生长多个垂直鳍状物沟道750。可以在中间层中形成开口并填充导电材料以形成与第一漏极400相接触的第一漏极接触件1600，其中第一漏极接触件可以从鳍状物沟道750横向偏移。
图44是根据示例性实施例的具有电子器件结构的漏极触点、栅极触点和源极触点的衬底的俯视图，其示出了示出器件结构的x方向和y方向的截面图。
在一个或多个实施例中，在多个竖直鳍状物沟道750周围形成WFM帽920和栅极1030，其中WFM帽920和栅极1030形成围绕鳍状物沟道750的套环，其覆帽鳍状物沟道750的高度的至少一部分。可以在中间层中形成开口并用导电材料填充以在第一源极触点1650下方形成具有第一源极1520的第一源极触点1650。可以在中间层中形成开口并且用导电材料填充以形成第一栅极触点1670，其中第一栅极触点1670可以与栅极1030的侧壁电接触。第一栅极触点1670可以与第二个栅极接点耦合以形成一个CMOS。
图45是根据示例性实施例的具有电子器件结构的漏极触点，栅极触点和源极触点的鳍状物沟道组件的侧视图，其示出了示出器件结构的y和z方向的横截面图。漏极，鳍状物沟道和源极的垂直布置允许电流通过finFet器件在垂直于衬底的方向上流动。电流可以垂直地穿过源极1520或1540中的每一个到达与漏极400或漏极600相关联的鳍状物沟道并分别到达漏极400或漏极600。
在一个或多个实施例中，第一漏极触点1600、第一栅极触点1670和第一源极触点1650可以从相应的漏极、源极和栅极层垂直延伸到布线级。触点可以包括填充有共形沉积的金属的通孔以形成到布线级的电引线。
图46是根据示例性实施例的展示电子器件结构的多个层的鳍状物沟道组件的侧视图，其示出了说明器件结构的y和z方向的横截面图。
在一个或多个实施例中，第一漏极触点1600、第一栅极触点1670及第一源极触点1650可垂直延伸穿过第一低k电介质间隔物820、第二低k电介质间隔物1220和/或层间电介质间隔物1320到布线层，其中填充的通孔可以与导电沟槽1690相交，导电沟槽1690可以用共形沉积的金属填充。导电沟槽1690可形成与其他器件和组件的电连接以形成集成电路，例如ASIC或中央处理单元(CPU)。
图47是根据说明性实施例的形成垂直finFET的示例性方法的框图/流程图。
在方法1700的方框1710中，制备衬底表面用于随后的沉积和形成步骤，其中可以通过去除天然氧化物层、清洗以去除有机和离子污染物，并且热处理以提供适合外延生长的结晶表面来制备衬底。
在框1720中，可以在制备的衬底表面的至少一部分上形成氮化物层，其中氮化物层可以是Si3N4。氮化物层可以用作后续蚀刻和成形工艺的掩模。
在方框1730中，可以通过掩模和蚀刻去除部分氮化物层，以暴露下面的衬底的一部分，同时在衬底表面的其他部分上留下氮化物岛。
在框1740中，可以蚀刻下面的衬底的暴露部分以在衬底内形成沟槽。
在框1750中，可以将电介质材料沉积在沟槽中。电介质材料可以在衬底上形成浅沟槽隔离区，其将由氮化物岛覆帽的凸起衬底部分分开。沉积的电介质材料可以填充沟槽并覆帽氮化物岛。在多个实施例中，沉积在沟槽中的电介质材料是SiO2，其中SiO2不被热生长。
在框1760中，可以对电介质材料进行化学机械抛光以去除在氮化物岛的表面上方延伸的电介质材料部分。化学机械抛光可以提供均匀的平面表面，其可以为随后的蚀刻和沉积工艺定义初始高度。
在框1770中，可以去除通过化学机械抛光而暴露的一个或多个氮化物岛，以暴露下面的衬底。暴露的氮化物岛可以通过选择性蚀刻工艺(例如Si3N4的RIE和/或磷酸溶液的解决方案)去除。
图48是根据说明性实施例的图47的形成垂直finFET的示例性方法的框图/流程图的继续。
在框1780中，可以通过蚀刻掉先前去除的氮化物岛下面的一部分衬底材料来降低下面的衬底的高度。可以通过蚀刻预定量的衬底材料来形成凹陷区域，其中凹陷区域具有暴露的底表面。在完成蚀刻之后，凹陷区域的暴露的底表面可以在相邻STI区域的底表面的上方，因此STI区域分离衬底的凹陷区域。
在方框1790中，可以在凹陷区域中沉积第一材料以形成用于finFET结构的第一漏极。第一漏极可以从衬底中的凹陷区域的暴露底表面外延生长，因此漏极具有与衬底表面相同的晶体结构和取向。在多个实施例中，衬底的组成可以是预定的或调整的，以改变衬底和底面的晶格参数以控制外延界面处的晶体应变和/或缺陷和位错。可以预先确定衬底的晶体取向和晶格常数，以在器件组件的界面处提供外延生长性质和电性质(即，控制的晶格失配、应变、最小位错)。在多个实施例中，漏极可以是n掺杂漏极或p掺杂漏极。
尽管各种实施例可被描述为具有最初在凹陷区域中形成的漏极，但这仅仅是为了描述的目的，并且在一个或多个实施例中，源极和漏极可以被交换，使得源极材料在凹陷区域中形成。
在框1800中，可以在STI区域、漏极和氮化物岛上形成硬氧化物掩模。
在框1810中，可以通过蚀刻从一个或多个氮化物岛中去除硬氧化物掩模。
在框1820中，可以去除暴露的氮化物岛以暴露下面的衬底。
在框1830中，可以通过蚀刻掉先前去除的氮化物岛下面的衬底材料的一部分来降低下面的衬底的高度。可以通过蚀刻预定量的衬底材料来形成凹陷区域，其中凹陷区域具有暴露的底表面。在完成蚀刻之后，凹陷区域的暴露的底表面可以在相邻STI区域的底表面的上方，因此STI区域分离衬底的凹陷区域。
在框1840中，可以在凹陷区域中沉积第二材料以形成用于finFET结构的第二漏极。第二漏极可以从衬底中的凹陷区域的暴露底表面外延生长，因此漏极具有与衬底表面相同的晶体结构和取向。在多个实施例中，衬底的组成可以是预定的或调整的，以改变衬底和底面的晶格参数以控制外延界面处的晶体应变和/或缺陷和位错。在多个实施例中，漏极可以是n掺杂漏极或p掺杂漏极。第二材料可以与第一材料相同或不同。
图49是根据说明性实施例的图48的形成的垂直finFET的示例性方法的框图/流程图的继续。
在框1850中，可以去除先前形成的漏极和STI区域上的硬氧化物掩模，以揭示下面的特征。在去除硬氧化物掩模之后，漏极的所有顶部表面暴露用于随后的工艺。
在框1860中，在暴露的漏极表面上形成沟道材料。沟道材料可以从暴露的漏极表面外延生长，所以沟道材料与漏极表面具有相同的晶体结构和取向。在多个实施例中，沟道材料是本征硅(Si)，而漏极是非本征材料。沟道材料可以外延生长到一个高于相邻STI区域的电介质材料高度的高度。
在方块1870中，可以去除通道材料的一部分以形成由沟槽分隔的沟道材料的柱，其中沟槽延伸到沟道材料从其生长的漏极的表面。由沟槽分隔的的沟槽材料的柱形成从下面的漏极延伸的一个或多个鳍状物沟道。在多个实施例中，基于最终finFET的预定义电流承载能力，可以在每个漏极上形成1到25个鳍状物沟道。
在框1880中，可以在鳍状物沟道上和沟槽中形成低k间隔物材料。可以在鳍状物沟道上和沟槽中共形地沉积低k间隔物材料以确保沟槽基本上完全填充，尽管，例如可能无意地发生意外的空隙和未覆帽的表面。可以通过ALD、PE-ALD、CVD、PE-CVD或其组合来沉积低k间隔物材料。在多个实施例中，低k间隔物材料可以是SiBCN、SiOCN、SiN或其组合。
在方块1890中，可以化学机械抛光沉积的低k间隔物材料以去除在鳍状物沟道的顶表面上延伸的部分低k间隔物材料。化学机械抛光可以提供均匀的平坦表面，其可以为随后的蚀刻和沉积工艺定义均匀的初始高度。
在框1900中，通过将低k间隔物材料的厚度去除到预定深度，可以减小沟槽内和与鳍状物沟道相邻的低k间隔物材料的高度。预定的深度可以与形成STI区域的SiO2的顶表面大致平齐，因此均匀的表面高度可用于随后的沉积和蚀刻。
在框1910中，在去除低k间隔物材料之后暴露的鳍状物沟道的顶表面和侧表面之上形成多层功函数金属层。可以首先在鳍状物沟道的顶部和侧表面上直接形成至少一个高k电介质材料层以电绝缘鳍状物沟道，其中高k电介质材料可以是高k氧化物材料。也可以沉积具有不同化学组分和性质的另外的高k电介质材料层，例如可以沉积HfO2层和HfSiO4层以控制界面性质。在高k电介质材料层上形成至少一个金属氮化物层以形成用于栅极材料的接触界面并控制界面的功函数。可以预先确定WFM层材料和栅极材料以实现finFET器件的预期电性质，例如电容耦合和电流-电压特性。
图50是根据说明性实施例的图49的形成垂直的finFET的示例性方法的框图/流程图的继续。
在方框1920中，可以去除沟道出翅片的顶表面上的WFM层的部分以暴露鳍状物沟道的顶表面。
在框1930中，可以在鳍状物沟道和WFM层之上形成栅极材料，并且填充覆帽鳍状物沟道的侧面的WFM层之间的沟槽。可以保形地沉积栅极材料以确保沟槽基本上完全填充，并且在WFM层和栅极材料之间实现均匀的界面。在多个实施例中，栅极材料是钨。
在框1940中，可以对栅极材料进行化学机械抛光以去除在鳍状物沟道的顶表面上方延伸的栅极材料部分。化学机械抛光可以提供均匀的平坦表面，其可以为随后的蚀刻和沉积工艺限定均匀的初始高度。WFM层和栅极材料可以从低k间隔物材料延伸到鳍状物沟道的顶表面。
在框1950中，可以通过去除一部分栅极材料以形成栅极前体来降低栅极材料的高度。由剩余的栅极材料覆帽的鳍状物沟道的高度决定了栅极的高度。
在框1960中，可以去除鳍状物沟道侧面上的WFM层以暴露鳍状物沟道的一部分。可以通过一个或多个蚀刻工艺去除WFM层的金属氮化物层和高k电介质材料层。WFM层和栅极前体可以具有相同的高度。
在框1970中，在鳍状物沟道的暴露的顶表面和侧表面以及WFM层和栅极前体的暴露表面上方形成一次性间隔物材料。一次性隔离物材料的厚度可以例如通过ALD沉积在一个原子层内精确地控制，以限定随后形成的栅极的宽度，其中在鳍状物沟道的暴露的顶表面和侧表面上共形地沉积一次性间隔物材料。
在框1980中，去除仅覆帽栅极前体的栅极材料的一次性间隔物材料的水平部分，而保留覆帽鳍状物沟道的顶部和侧表面的一次性间隔物材料以创建一次性间隔物帽。可以使用掩模和/或RIE来选择性地蚀刻栅极前体的顶表面上的一次性间隔物材料。蚀刻之后，暴露一次性隔离帽之间的栅极材料以便随后去除。
图51是根据说明性实施例图50的形成的垂直finFET的示例性方法的框图/流程图的继续。
在方框1990中，去除栅极前体的暴露的栅极材料以暴露低k间隔物并产生由沟槽分隔的两个栅极。低k间隔物将栅极与漏极电绝缘。
在方框2000中，一次性间隔帽从鳍状物沟道去除。预定高度的WFM层和栅极至少在每个鳍状物沟道的相对侧上。在多个实施例中，与在至少一侧上缺少栅极的MOSFET沟道相比，WFM层和栅极位于鳍状物沟道的四侧，其中沟道电流可被栅极电压夹断。
在方块2010中，可以在鳍状物沟道、WFM层和栅极之上形成低k间隔物材料，并填充栅极之间的沟槽。可以共形地沉积低k间隔材料以确保栅之间的沟槽基本上完全填充。在多个实施例中，低k间隔物材料可以是SiBCN、SiOCN、SiN或其组合。
在框2020中，可以化学机械抛光低k间隔物材料以去除在鳍状物沟道的顶表面上方延伸的低k间隔物材料的部分。化学机械抛光可以提供均匀的平坦表面，其可以为随后的蚀刻和沉积工艺限定均匀的初始高度。
在框2030中，可以将低k间隔物材料去除到鳍状物沟道的顶部下方的预定深度。低k间隔材料可以被蚀刻。
在框2040中，在暴露的鳍状物沟道和低k间隔物材料的暴露表面上沉积层间电介质，其中ILD可以是SiO2。
在方框2050中，化学机械抛光ILD以形成均匀平坦的表面。
图52是根据说明性实施例的图51形成垂直finFET的示例性方法的框图/流程图的继续。
在框2060中，在ILD和鳍状物沟道的顶表面上沉积第一硬掩模。
在框2070中，从ILD的选定区域去除第一硬掩模的一部分以暴露鳍状物沟道的一个或多个顶表面。
在框2080中，去除鳍状物沟道材料以在ILD中形成开口。可以将鳍状物沟道的高度降低到低k间隔物的顶表面的高度。
在框2090中，可以在ILD的开口中沉积用于形成finFET的源极的材料。源极的材料可以从鳍状物沟道外延生长，并具有与鳍状物沟道材料相同的晶体结构和取向。
在方框2100中，去除留在ILD的表面上的第一硬掩模。
在方框2110中，在ILD的表面、先前沉积的源极以及鳍状物沟道的暴露的顶部沉积第二硬掩模。
在框2120中，从ILD的选定区域去除第二硬掩模以暴露鳍状物沟道的一个或多个顶表面。
图53是根据说明性实施例的图53的形成的垂直finFET的示例性方法的框图/流程图的继续。
在框2130中，去除鳍状物沟道材料以在ILD中形成开口。可以将鳍状物沟道的高度降低到低k间隔物的顶面的高度。
在框2140中，可以在ILD的开口中沉积用于形成finFET的源极的材料。源极的材料可以从鳍状物沟道外延生长，并具有与鳍状物沟道材料相同的晶体结构和取向。与第一漏极和第二漏极相关联的每个鳍状物沟道上的源极具有与鳍状物沟道相同的晶体取向。
在框2150中，去除保留在ILD的表面上的第二硬掩模。
在多个实施例中，可以在中间层中形成开口以形成可以用导电材料填充以形成与源极，漏极和栅极的电接触的通孔。可以通过沉积一个或多个共形层并在共形层上的通孔中电沉积金属来填充通孔。
本公开的一个方面涉及一种制造垂直场效应晶体管的方法，所述方法包括：在具有预定晶体取向的衬底中形成第一凹槽，其中所述第一凹槽具有第一底部表面；从第一凹槽的底表面上外延地生长第一漏极；在衬底中形成第二凹槽，其中第二凹槽具有第二底部表面；从第二凹槽的底表面上外延地生长第二漏极；在第一漏极和第二漏极上外延生长沟道材料；在沟道材料中形成沟槽以在第一漏极上形成一个或多个鳍状物沟道以及在第二漏极上形成一个或多个鳍状物沟道，其中在第一漏极上方的沟槽延伸到第一漏极的表面，并且在第二漏上方的沟槽极延伸至第二漏极的表面；在每个鳍状物沟道上形成WFM帽；在每个所述WFM帽上形成栅极，其中WFM帽将所述栅极与所述鳍状物沟道电分离；在第一漏极上生长的每个鳍状物沟道上外延生长第一源极；以及在第二漏极上生长的每个鳍状物沟道上外延生长第二源极。
本发明的一个方面还涉及一种垂直场效应晶体管，其包括具有预定晶体取向的衬底中的第一凹槽，其中所述第一凹槽具有第一底部表面；所述第一凹槽的底表面上的第一漏极，其中所述第一漏极具有与所述第一底部表面相同的晶体取向；所述衬底中的第二凹槽，其中所述第二凹槽具有第二底部表面；在所述第二凹槽的底表面上的第二漏极，其中所述第二漏极具有与所述第二底部表面相同的晶体取向；所述第一漏极上的一个或多个鳍状物沟道，其中所述第一漏极上的所述一个或多个鳍状物沟道具有与所述第一底部表面相同的晶体取向；所述第二漏极上的一个或多个鳍状物沟道，其中所述第二漏极上的所述一个或多个鳍状物沟道具有与所述第二底部表面相同的晶体取向；每个鳍状物沟道上的WFM帽；每个WFM帽上的栅极，其中WFM帽将栅极与鳍状物沟道电分离；在所述第一漏极上生长的每个鳍状物沟道上的第一源极，其中所述第一源极具有与所述第一底部表面相同的晶体取向；以及在所述第二漏极上生长的每个鳍状物沟道上的第二源极，其中所述第二源极具有与所述第二底部表面相同的晶体取向。
已经描述了垂直晶体管制造和器件的优选实施例(其旨在是说明性的而非限制性的)，应该注意到，根据上述教导，本领域技术人员可以做出修改和变化。因此应该理解，可以在所附权利要求概述的本发明范围内对所公开的特定实施例进行改变。已经以专利法要求的细节和特殊性如此描述了本发明的各个方面，在所附权利要求书中阐述了专利证书要求保护和期望保护的内容。

Claims (20)

1.一种制造垂直场效应晶体管的方法，包括：
在衬底中形成第一凹槽，其中所述第一凹槽具有第一底部表面；
从所述第一凹槽的所述第一底部表面外延生长第一漏极；
从形成在所述衬底中的第二凹槽的第二底部表面外延生长第二漏极；
在所述第一漏极和所述第二漏极上外延生长沟道材料；
在所述沟道材料中形成沟槽以在所述第一漏极上形成一个或多个鳍状物沟道以及在所述第二漏极上形成一个或多个鳍状物沟道，其中在所述第一漏极上方的沟槽延伸到所述第一漏极的表面，并且在所述第二漏极上方的沟槽延伸至所述第二漏极的表面；
在所述一个或多个鳍状物沟道中的每一个上形成栅极结构；以及
在与所述第一漏极和所述第二漏极相关联的每个鳍状物沟道上生长源极。
2.根据权利要求1所述的方法，还包括在所述衬底中形成浅沟槽隔离区，其中所述浅沟槽隔离区位于所述第一漏极和所述第二漏极之间，并且在所述鳍状物沟道之间的所述沟槽中的每一个中形成第一低k电介质材料隔离物。
3.根据权利要求1所述的方法，还包括形成到所述第一漏极的第一漏极触点，形成到所述第一栅极的第一栅极触点，以及形成在与所述第一漏极相关联的所述鳍状物沟道中的每一个源极第一源极触点。
4.根据权利要求1所述的方法，其中在所述第一漏极上形成1至25个鳍状物沟道，并且在所述第二漏极上形成1至25个鳍状物沟道。
5.根据权利要求1所述的方法，其中所述鳍状物沟道具有在约30nm至约400nm范围内的高度，并且所述鳍状物沟道包括本征硅。
6.根据权利要求1所述的方法，其中所述第一漏极和与所述第一漏极相关联的所述鳍状物沟道上的源极包括n掺杂材料，并且所述第二漏极和与所述第二漏极相关联的所述鳍状物沟道上的源极包括p-掺杂材料。
7.根据权利要求1所述的方法，其中所述栅极结构包括通过原子层沉积(ALD)或等离子体增强原子层沉积(PE-ALD)形成在所述鳍状物沟道上的功函数金属(WFM)帽。
8.根据权利要求7所述的方法，其中，所述WFM帽中的每一个被形成为大约5nm至大约15nm范围内的厚度，并且每个所述WFM帽上的所述栅极被形成为大约2nm至约5nm范围内的厚度。
9.一种制造垂直场效应晶体管的方法，包括：
在衬底中形成浅沟槽隔离区域；
在所述衬底中形成第一凹槽，其中所述第一凹槽具有第一底部表面；
从所述第一凹槽的所述第一底部表面外延生长第一漏极；
从形成在所述衬底中的第二凹槽的第二底部表面外延生长第二漏极，其中浅沟槽隔离区域位于所述第一漏极和所述第二漏极之间；
在所述第一漏极和所述第二漏极上外延生长沟道材料，其中沟道材料包括本征硅；
在所述沟道材料中形成沟槽以在所述第一漏极上形成一个或多个鳍状物沟道以及在所述第二漏极上形成一个或多个鳍状物沟道，其中在所述第一漏极上方的沟槽延伸到所述第一漏极的表面，并且在所述第二漏极上方的沟槽延伸至所述第二漏极的表面；
在所述鳍状物沟道之间的每个所述沟槽中形成第一低k电介质材料间隔物；
在所述一个或多个鳍状物沟道的每一个上形成栅极结构；以及
在与所述第一漏极和所述第二漏极相关联的每个鳍状物沟道上生长源极。
10.根据权利要求9所述的方法，其中所述鳍状物沟道具有在约30nm至约400nm的范围内的高度，并且所述鳍状物沟道包括本征硅。
11.根据权利要求9所述的方法，其中所述栅极结构具有在约20nm至约300nm范围内的高度。
12.根据权利要求9所述的方法，其中所述一个或多个鳍状物沟道的每一个上的每个栅极结构包括形成为约5nm至约15nm范围内的厚度的WFM帽，以及形成为约2nm至约5nm范围内的厚度的每个所述WFM帽上的栅极。
13.根据权利要求12所述的方法，其中所述栅极包括钨。
14.一种垂直场效应晶体管，包括：
衬底中的第一凹槽，其中所述第一凹槽具有第一底部表面；
在所述第一凹槽的所述第一底部表面上的第一漏极，其中所述第一漏极具有与所述第一底部表面相同的晶体取向；
所述衬底中的第二凹槽，其中所述第二凹槽具有第二底部表面；
在所述衬底中形成的第二凹槽的第二底部表面上的第二漏极，其中所述第二漏极具有与所述第二底部表面相同的晶体取向；
在所述第一漏极上的一个或多个鳍状物沟道，其中所述第一漏极上的所述一个或多个鳍状物沟道具有与所述第一底部表面相同的晶体取向；
在所述第二漏极上的一个或多个鳍状物沟道，其中所述第二漏极上的所述一个或多个鳍状物沟道具有与所述第二底部表面相同的晶体取向；
每个所述鳍状物沟道上的栅极结构；以及
在与所述第一漏极和所述第二漏极相关联的每个所述鳍状物沟道上的源极，其中所述源极具有与所述鳍状物沟道相同的晶体取向。
15.根据权利要求14所述的垂直场效应晶体管，还包括在所述衬底中的浅沟槽隔离区，其中所述浅沟槽隔离区位于所述第一漏极和所述第二漏极之间，以及在每个所述沟槽中的第一低k电介质材料隔离物位于所述鳍状物沟道之间。
16.根据权利要求14所述的垂直场效应晶体管，还包括与所述第一漏极电接触的第一漏极触点，与所述第一栅极电接触的第一栅极触点以及与在与第一漏极相关联的所述鳍状物沟道上的所述源极的每一个电接触的第一源极触点。
17.根据权利要求14所述的垂直场效应晶体管，其中从1到25的鳍状物沟道在所述第一漏极上并且与所述第一漏极电接触，并且从1到25的鳍状物沟道在所述第二漏极上并且与所述第二漏极电接触。
18.根据权利要求14所述的垂直场效应晶体管，其中所述鳍状物沟道具有在约30nm至约400nm范围内的高度。
19.根据权利要求14所述的垂直场效应晶体管，其中所述第一漏极和与所述第一漏极相关联的所述鳍状物沟道上的所述源极包括n掺杂材料，并且所述第二漏极和与所述第二漏极相关联的所述鳍状物沟道上的所述源极包括p掺杂材料。
20.根据权利要求14所述的垂直场效应晶体管，其中所述第一漏极和与所述第一漏极相关联的所述鳍状物沟道上的所述源极包括硼掺杂硅锗(SiGe-B)，并且所述第二漏极和与所述第二漏极相关联的所述鳍状物沟道上的所述源极包括掺杂磷的碳化硅(SiC-P)，并且其中所述鳍状物沟道包括本征硅。
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